JPH05325553A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05325553A JPH05325553A JP4133212A JP13321292A JPH05325553A JP H05325553 A JPH05325553 A JP H05325553A JP 4133212 A JP4133212 A JP 4133212A JP 13321292 A JP13321292 A JP 13321292A JP H05325553 A JPH05325553 A JP H05325553A
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- JP
- Japan
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- serial
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- Pending
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Abstract
(57)【要約】
【目的】 簡単な構成でパラレルデータアクセスとシリ
アルデータアクセスが独立して行なうことのできる半導
体記憶装置を提供する。 【構成】 第１のワード線／ビット線と、第１のワード
線／ビット線と直交する第２のワード線／ビット線を備
えた記憶素子により、記憶素子列の一部あるいは全部を
構成し、第１のワード線にはパラレルデータアクセス用
の第１のアドレスデコーダが接続され、第２のワード線
にはシリアルデータアクセス用の第２のアドレスデコー
ダを接続し、シリアル転送用のカウンタ出力を第２のア
ドレスデコーダに接続した。
アルデータアクセスが独立して行なうことのできる半導
体記憶装置を提供する。 【構成】 第１のワード線／ビット線と、第１のワード
線／ビット線と直交する第２のワード線／ビット線を備
えた記憶素子により、記憶素子列の一部あるいは全部を
構成し、第１のワード線にはパラレルデータアクセス用
の第１のアドレスデコーダが接続され、第２のワード線
にはシリアルデータアクセス用の第２のアドレスデコー
ダを接続し、シリアル転送用のカウンタ出力を第２のア
ドレスデコーダに接続した。
Description
【０００１】
【産業上の利用分野】本発明は複数のワード線／ビット
線を備えた記憶素子を用いて、シリアルデータアクセス
とパラレルデータアクセスを独立して行なうことを可能
にした半導体記憶装置に関する。
線を備えた記憶素子を用いて、シリアルデータアクセス
とパラレルデータアクセスを独立して行なうことを可能
にした半導体記憶装置に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータの高速化・
高機能化に伴い、半導体記憶装置にも高機能化が求めら
れるようになってきている。
高機能化に伴い、半導体記憶装置にも高機能化が求めら
れるようになってきている。
【０００３】以下に従来の半導体記憶装置について説明
する。図３は従来の半導体記憶装置の構成図であり、図
４は従来の記憶素子の構成図である。１はビット線をプ
リチャージするプリチャージ装置、２はワード線を駆動
するデコーダ、３は記憶素子列、４はビット線を選択す
るセレクタ、５はデータの入出力を制御する入出力制御
装置、３１ａ、３１ｂはトランジスタ、３１ｃ、３１ｄ
はインバータである。
する。図３は従来の半導体記憶装置の構成図であり、図
４は従来の記憶素子の構成図である。１はビット線をプ
リチャージするプリチャージ装置、２はワード線を駆動
するデコーダ、３は記憶素子列、４はビット線を選択す
るセレクタ、５はデータの入出力を制御する入出力制御
装置、３１ａ、３１ｂはトランジスタ、３１ｃ、３１ｄ
はインバータである。
【０００４】以上のように構成された半導体記憶装置に
ついて、以下その動作を説明する。まず、プリチャージ
信号ＰＣＨＧがアクティブになると、１のプリチャージ
装置により、３の記憶素子列のビット線１１がプリチャ
ージされる。同時に５の入出力制御装置１により、４５
のセレクタ出力もプリチャージされる。次に、データ書
き込み／読み出しタイミング信号ＣＬＫがアクティブに
なると、２１のデコーダは２４のアドレス入力により選
択されたワード線をアクティブにし、４１〜４４のセレ
クタは２２のデコーダ出力により１１のビット線を選択
する。データ方向制御信号ＷＲがアクティブであれば、
５５のパラレルデータ入出力のパラレルデータが４１〜
４４のセレクタにより選択されたビット線に出力され
る。今、２１のデコーダにより２３ａのワード線がアク
ティブになり、２２のデコーダにより４１のセレクタが
３１の記憶素子に接続されたビット線を選択していると
すると、パラレルデータ入出力Ｄ０のデータは、５１の
入出力制御装置と４１のセレクタを介して、図４のビッ
ト線１１ａ、１１ｂに出力される。このとき１１ａのビ
ット線にはＤ０のデータが出力され、１１ｂのビット線
にはＤ０のデータを反転したデータが出力されている。
２３ａのワード線により３１ａ、３１ｂのトランジスタ
はＯＮ状態であるから、３１ｃ、３１ｄのインバータで
構成されたデータ保持装置にビット線データが書き込ま
れる。ＷＲが非アクティブの時は、２１のデコーダによ
りアクティブにされたワード線に接続された記憶素子の
記憶データがビット線に出力され、４のセレクタと５の
入出力制御装置を介して５５のパラレルデータ入出力に
出力される。
ついて、以下その動作を説明する。まず、プリチャージ
信号ＰＣＨＧがアクティブになると、１のプリチャージ
装置により、３の記憶素子列のビット線１１がプリチャ
ージされる。同時に５の入出力制御装置１により、４５
のセレクタ出力もプリチャージされる。次に、データ書
き込み／読み出しタイミング信号ＣＬＫがアクティブに
なると、２１のデコーダは２４のアドレス入力により選
択されたワード線をアクティブにし、４１〜４４のセレ
クタは２２のデコーダ出力により１１のビット線を選択
する。データ方向制御信号ＷＲがアクティブであれば、
５５のパラレルデータ入出力のパラレルデータが４１〜
４４のセレクタにより選択されたビット線に出力され
る。今、２１のデコーダにより２３ａのワード線がアク
ティブになり、２２のデコーダにより４１のセレクタが
３１の記憶素子に接続されたビット線を選択していると
すると、パラレルデータ入出力Ｄ０のデータは、５１の
入出力制御装置と４１のセレクタを介して、図４のビッ
ト線１１ａ、１１ｂに出力される。このとき１１ａのビ
ット線にはＤ０のデータが出力され、１１ｂのビット線
にはＤ０のデータを反転したデータが出力されている。
２３ａのワード線により３１ａ、３１ｂのトランジスタ
はＯＮ状態であるから、３１ｃ、３１ｄのインバータで
構成されたデータ保持装置にビット線データが書き込ま
れる。ＷＲが非アクティブの時は、２１のデコーダによ
りアクティブにされたワード線に接続された記憶素子の
記憶データがビット線に出力され、４のセレクタと５の
入出力制御装置を介して５５のパラレルデータ入出力に
出力される。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では記憶素子列に記憶された記憶データはパラ
レルデータアクセスしかできず、シリアルデータアクセ
スするためにはシリアル転送用のデータバッファを設
け、データバッファにパラレルデータを一旦転送する必
要があった。このため頻繁にシリアルデータアクセスを
する場合には、そのたびごとにデータバッファへのパラ
レルデータ転送を行なう必要があった。
来の構成では記憶素子列に記憶された記憶データはパラ
レルデータアクセスしかできず、シリアルデータアクセ
スするためにはシリアル転送用のデータバッファを設
け、データバッファにパラレルデータを一旦転送する必
要があった。このため頻繁にシリアルデータアクセスを
する場合には、そのたびごとにデータバッファへのパラ
レルデータ転送を行なう必要があった。
【０００６】本発明は上記従来の問題点を解決するもの
で、シリアル転送用のデータバッファを必要とせず、ま
たパラレルデータアクセスとシリアルデータアクセスが
独立して行なうことのできる半導体記憶装置を提供する
ことを目的とする。
で、シリアル転送用のデータバッファを必要とせず、ま
たパラレルデータアクセスとシリアルデータアクセスが
独立して行なうことのできる半導体記憶装置を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体記憶装置は、第１のワード線／ビット
線と、第１のワード線／ビット線と直交する第２のワー
ド線／ビット線を備えた記憶素子により、記憶素子列の
一部あるいは全部を構成し、第１のワード線にはパラレ
ルデータアクセス用の第１のアドレスデコーダが接続さ
れ、第２のワード線にはシリアルデータアクセス用の第
２のアドレスデコーダを接続し、シリアル転送用のカウ
ンタ出力を第２のアドレスデコーダに接続した構成を有
する。
に本発明の半導体記憶装置は、第１のワード線／ビット
線と、第１のワード線／ビット線と直交する第２のワー
ド線／ビット線を備えた記憶素子により、記憶素子列の
一部あるいは全部を構成し、第１のワード線にはパラレ
ルデータアクセス用の第１のアドレスデコーダが接続さ
れ、第２のワード線にはシリアルデータアクセス用の第
２のアドレスデコーダを接続し、シリアル転送用のカウ
ンタ出力を第２のアドレスデコーダに接続した構成を有
する。
【０００８】
【作用】この構成によりシリアルデータアクセスを行な
っているデータ領域以外であれば、シリアルデータアク
セスとパラレルデータアクセスを独立して行なうことが
可能である。また、シリアルデータアクセスのタイミン
グとパラレルデータアクセスのタイミングを時分割にす
ることで、シリアルデータアクセスとパラレルデータア
クセスを完全に独立して行なうことが可能となる。
っているデータ領域以外であれば、シリアルデータアク
セスとパラレルデータアクセスを独立して行なうことが
可能である。また、シリアルデータアクセスのタイミン
グとパラレルデータアクセスのタイミングを時分割にす
ることで、シリアルデータアクセスとパラレルデータア
クセスを完全に独立して行なうことが可能となる。
【０００９】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１０】図１は本発明の一実施例における半導体記
憶装置の構成図を示すものであり、また、図２は本発明
の一実施例における記憶素子の構成図を示すものであ
る。図１において、６は２本のワード線／ビット線を備
えた記憶素子列、７は６の記憶素子のシリアルアクセス
用のワード線を駆動するデコーダ、８はカウンタ出力が
７のデコーダ入力に接続され、シリアル転送クロックＳ
ＣＴによりカウント動作するカウンタ、１０はシリアル
アクセス用のビット線をプリチャージするプリチャージ
装置、４０はシリアルアクセス用のビット線を選択する
セレクタ、５０はシリアルデータの入出力を制御する入
出力制御装置である。図２において、６１ａ〜ｄはトラ
ンジスタ、６１ｅ、６１ｆはインバータである。
憶装置の構成図を示すものであり、また、図２は本発明
の一実施例における記憶素子の構成図を示すものであ
る。図１において、６は２本のワード線／ビット線を備
えた記憶素子列、７は６の記憶素子のシリアルアクセス
用のワード線を駆動するデコーダ、８はカウンタ出力が
７のデコーダ入力に接続され、シリアル転送クロックＳ
ＣＴによりカウント動作するカウンタ、１０はシリアル
アクセス用のビット線をプリチャージするプリチャージ
装置、４０はシリアルアクセス用のビット線を選択する
セレクタ、５０はシリアルデータの入出力を制御する入
出力制御装置である。図２において、６１ａ〜ｄはトラ
ンジスタ、６１ｅ、６１ｆはインバータである。
【００１１】以上のように構成された本実施例の半導体
記憶装置について以下その動作を説明する。まず、プリ
チャージ信号ＰＣＨＧがアクティブになると、１のプリ
チャージ装置により、３と６の記憶素子列のビット線１
１とシリアルアクセス用ビット線６０がプリチャージさ
れる。同時に５と５０の入出力制御装置により、４５と
４６のセレクタ出力もプリチャージされる。次に、デー
タ書き込み／読み出しタイミング信号ＣＬＫがアクティ
ブになると、２１のデコーダは２４のアドレス入力によ
り選択されたワード線をアクティブにし、４１〜４４の
セレクタは２２のデコーダ出力により１１のビット線を
選択する。また、シリアルデータアクセス用のデータ書
き込み／読み出しタイミング信号ＳＣＬＫがアクティブ
になると、７１のデコーダは７４のアドレス入力と８の
カウンタ出力により選択されたワード線をアクティブに
し、４０のセレクタは７２のデコーダ出力により６０の
ビット線を選択する。今、データ方向制御信号ＷＲがア
クティブ、シリアルデータ方向制御信号ＳＷＲが非アク
ティブ、２１のデコーダにより２３ｄのワード線がアク
ティブになり、２２のデコーダにより４４のセレクタが
３１の記憶素子に接続されたビット線を選択し、７１の
デコーダにより７３ａのワード線がアクティブになり、
７２のデコーダにより４０のセレクタが６１の記憶素子
に接続されたビット線を選択しているとすると、パラレ
ルデータ入出力Ｄ３のデータは、５４の入出力装置と４
４のセレクタを介して、図４のビット線１１ｃ、１１ｄ
に出力される。ワード線２３ｄがアクティブ、２３ｃが
非アクティブであるから、１１ｃ、１１ｄに出力されて
いるデータは６３の記憶素子に書き込まれる。同時に、
７３ａのワード線がアクティブであるから、６１、６３
の記憶素子の記憶データがシリアルアクセス用のビット
線６０に出力される。４０のセレクタは６１の記憶素子
に接続されたビット線を選択しているので、６１の記憶
素子の記憶データが４０のセレクタと５０の入出力制御
装置を介してシリアルデータ入出力ＳＤ０に出力され
る。
記憶装置について以下その動作を説明する。まず、プリ
チャージ信号ＰＣＨＧがアクティブになると、１のプリ
チャージ装置により、３と６の記憶素子列のビット線１
１とシリアルアクセス用ビット線６０がプリチャージさ
れる。同時に５と５０の入出力制御装置により、４５と
４６のセレクタ出力もプリチャージされる。次に、デー
タ書き込み／読み出しタイミング信号ＣＬＫがアクティ
ブになると、２１のデコーダは２４のアドレス入力によ
り選択されたワード線をアクティブにし、４１〜４４の
セレクタは２２のデコーダ出力により１１のビット線を
選択する。また、シリアルデータアクセス用のデータ書
き込み／読み出しタイミング信号ＳＣＬＫがアクティブ
になると、７１のデコーダは７４のアドレス入力と８の
カウンタ出力により選択されたワード線をアクティブに
し、４０のセレクタは７２のデコーダ出力により６０の
ビット線を選択する。今、データ方向制御信号ＷＲがア
クティブ、シリアルデータ方向制御信号ＳＷＲが非アク
ティブ、２１のデコーダにより２３ｄのワード線がアク
ティブになり、２２のデコーダにより４４のセレクタが
３１の記憶素子に接続されたビット線を選択し、７１の
デコーダにより７３ａのワード線がアクティブになり、
７２のデコーダにより４０のセレクタが６１の記憶素子
に接続されたビット線を選択しているとすると、パラレ
ルデータ入出力Ｄ３のデータは、５４の入出力装置と４
４のセレクタを介して、図４のビット線１１ｃ、１１ｄ
に出力される。ワード線２３ｄがアクティブ、２３ｃが
非アクティブであるから、１１ｃ、１１ｄに出力されて
いるデータは６３の記憶素子に書き込まれる。同時に、
７３ａのワード線がアクティブであるから、６１、６３
の記憶素子の記憶データがシリアルアクセス用のビット
線６０に出力される。４０のセレクタは６１の記憶素子
に接続されたビット線を選択しているので、６１の記憶
素子の記憶データが４０のセレクタと５０の入出力制御
装置を介してシリアルデータ入出力ＳＤ０に出力され
る。
【００１２】以上のように本実施例によれば、第１のワ
ード線／ビット線と、第１のワード線／ビット線と直交
する第２のワード線／ビット線を備えた記憶素子によ
り、記憶素子列の一部あるいは全部を構成し、第１のワ
ード線にはパラレルデータアクセス用の第１のアドレス
デコーダが接続され、第２のワード線にはシリアルデー
タアクセス用の第２のアドレスデコーダを接続し、シリ
アル転送用のカウンタ出力を第２のアドレスデコーダに
接続した構成により、シリアルデータアクセスとパラレ
ルデータアクセスを完全に独立して行なうことができ
る。
ード線／ビット線と、第１のワード線／ビット線と直交
する第２のワード線／ビット線を備えた記憶素子によ
り、記憶素子列の一部あるいは全部を構成し、第１のワ
ード線にはパラレルデータアクセス用の第１のアドレス
デコーダが接続され、第２のワード線にはシリアルデー
タアクセス用の第２のアドレスデコーダを接続し、シリ
アル転送用のカウンタ出力を第２のアドレスデコーダに
接続した構成により、シリアルデータアクセスとパラレ
ルデータアクセスを完全に独立して行なうことができ
る。
【００１３】
【発明の効果】本発明は複数のワード線／ビット線を備
えた記憶素子を用いることにより、シリアルデータアク
セスとパラレルデータアクセスを独立して行なうことが
でき、さらに記憶素子上にシリアル転送用のバッファを
設けたことにより、シリアル転送のための半導体記憶装
置からシリアル転送装置へのデータ転送が不要になると
いう効果を得ることができる優れた半導体記憶装置を実
現できるものである。
えた記憶素子を用いることにより、シリアルデータアク
セスとパラレルデータアクセスを独立して行なうことが
でき、さらに記憶素子上にシリアル転送用のバッファを
設けたことにより、シリアル転送のための半導体記憶装
置からシリアル転送装置へのデータ転送が不要になると
いう効果を得ることができる優れた半導体記憶装置を実
現できるものである。
【図１】本発明の一実施例の半導体記憶装置の構成図
【図２】本発明の一実施例の半導体記憶素子の構成図
【図３】従来の半導体記憶装置の構成図
【図４】従来の半導体記憶素子の構成図
１ プリチャージ装置 ２ デコーダ ３ 記憶素子列 ４ ビット線セレクタ ５ 入出力制御装置 ６ 記憶素子列 ７ デコーダ ８ カウンタ １０ プリチャージ装置 １１ ビット線 ２３ ワード線 ２４ パラレルアクセス用アドレス入力 ４０ ビット線セレクタ ５０ 入出力制御装置 ５５ パラレルデータ入出力 ６０ ビット線 ７３ ワード線 ７４ シリアルアクセス用アドレス入力
Claims (1)
- 【請求項１】第１のワード線／ビット線と、第１のワー
ド線／ビット線と直交する第２のワード線／ビット線を
備えた記憶素子により、記憶素子列の一部あるいは全部
を構成し、第１のワード線にはパラレルデータアクセス
用の第１のアドレスデコーダが接続され、第２のワード
線にはシリアルデータアクセス用の第２のアドレスデコ
ーダを接続し、シリアル転送用のカウンタ出力を第２の
アドレスデコーダに接続することにより、パラレルデー
タアクセスとシリアルデータアクセスを独立して行なう
手段を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4133212A JPH05325553A (ja) | 1992-05-26 | 1992-05-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4133212A JPH05325553A (ja) | 1992-05-26 | 1992-05-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325553A true JPH05325553A (ja) | 1993-12-10 |
Family
ID=15099353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4133212A Pending JPH05325553A (ja) | 1992-05-26 | 1992-05-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05325553A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140483A (ja) * | 1986-12-03 | 1988-06-13 | Nec Corp | メモリ回路 |
| JPH02232891A (ja) * | 1989-03-06 | 1990-09-14 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1992
- 1992-05-26 JP JP4133212A patent/JPH05325553A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140483A (ja) * | 1986-12-03 | 1988-06-13 | Nec Corp | メモリ回路 |
| JPH02232891A (ja) * | 1989-03-06 | 1990-09-14 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
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