JP2002304882A - 半導体メモリの動作制御方法および半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 半導体メモリを高速に動作させ、データの読
み出しレートを向上する。 【解決手段】 複数の第１メモリブロックにデータが記
憶され、このデータを再生するための再生データが第２
メモリブロックに記憶される。読み出し動作時に、選択
された第１メモリブロックからデータを直接読み出す第
１動作、または非選択の第１メモリブロックに記憶され
たデータおよび第２メモリブロックに記憶された再生デ
ータからデータを再生する第２動作が実行される。この
ため、第１メモリブロックの読み出し動作中に、さらに
この第１メモリブロックの読み出し動作を実行できる。
したがって、外部からの読み出し動作の要求を読み出し
サイクルより短い周期で受け付けできる。すなわち、半
導体メモリを高速に動作でき、データの読み出しレート
を向上できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリの高
速化に関する。

【０００２】

【従来の技術】図２３は、DRAM等の半導体メモリのメモ
リコアを示している。メモリコア（ブロックまたはバン
クとも称する）は、マトリックス状に配置された複数の
メモリセルMCを有している。これ等メモリセルMCは、図
の横方向に配線されたワード線WL0、WL1、WL2、...、お
よび図の縦方向に配線されたビット線対BL0・/BL0、BL1・
/BL1、...にそれぞれ接続されている。ビット線対BL0・/
BL0、BL1・/BL1、...は、それぞれセンスアンプSAに接続
されている。

【０００３】この種の半導体メモリの読み出し動作で
は、ワード線の選択によりメモリセルMCの転送トランジ
スタがオンすることで、メモリセルMCのデータがビット
線対に読み出される。読み出されたデータは、センスア
ンプSAで増幅され、外部に出力される。その後、ビット
線対がプリチャージ（イコライズ）されて読み出し動作
が終了する。

【０００４】例えば、図に太枠で示したメモリセルMCか
ら読み出されるデータは、ビット線対BL1、/BL1を介し
てセンスアンプSAに伝達される。すなわち、ビット線対
BL1、/BL1は、これ等メモリセルMCで共有されている。
この例では、ビット線対BL1、/BL1に接続されているメ
モリセルMCは、図の上から順に"0データ"、"1デー
タ"、"0データ"、"0データ"を保持している。

【０００５】図２４は、上述した半導体メモリの読み出
し動作を示している。図２３に示したワード線WL0が選
択されると、ワード線WL0に接続されているメモリセルM
Cからビット線BL1にデータが読み出され、ビット線BL1
の電圧が下がる（図２４（ａ））。この後、センスアン
プSAが動作し、ビット線対BL1、/BL1の電圧差を増幅す
る（図２４（ｂ））。"0データ"が読み出された後、ビ
ット線対BL1、/BL1がプリチャージされ、読み出しサイ
クルが終了する（図２４（ｃ））。

【０００６】

【発明が解決しようとする課題】ワード線WL0の選択中
に、ワード線WL1が選択されると、"1データ"を保持して
いるメモリセルMCからビット線BL1にデータが読み出さ
れる（図２４（ｄ））。このとき、ビット線対BL1の電
圧は、増幅されて低レベルになっているため、"1デー
タ"を保持しているメモリセルMCのデータは破壊され
る。ビット線/BL1に接続され、"0データ"を保持してい
るメモリセルMCからデータが読み出された場合も、これ
等メモリセルMCのデータは、破壊される（図２４
（ｅ））。

【０００７】このように、メモリコア内の複数のワード
線を同時に活性化するとデータが破壊される。このた
め、同一のビット線に接続された複数のメモリセルMCの
読み出し動作を、サイクルタイムより短い周期で動作で
きなかった。換言すれば、一つのメモリコアに対する読
み出し動作の要求間隔は、読み出しサイクル（サイクル
タイム）以上にする必要があった。

【０００８】上記問題は、半導体メモリの高速動作の阻
害となり、データの読み出しレートを向上する妨げにな
っている。特に、DRAMでは、プリチャージ時間が必要で
あり、また、メモリコアの面積を縮小するためビット線
を長く配線することが多いため、SRAM等に比べてサイク
ルタイムが長い。したがって、上記問題は深刻である。
本発明の目的は、半導体メモリを高速に動作させ、デー
タの読み出しレートを向上できる半導体メモリを提供す
ることにある。

【０００９】

【課題を解決するための手段】請求項１、請求項３の半
導体メモリの動作制御方法および請求項５、請求項７の
半導体メモリでは、複数の第１メモリブロックにデータ
が記憶され、第１メモリブロックに記憶されたデータを
再生するための再生データが第２メモリブロックに記憶
される。読み出し動作時に、第１動作または第２動作が
実行され、データが読み出される。第１動作では、複数
の第１メモリブロックのうち選択された第１メモリブロ
ックからデータが直接読み出される。第２動作では、選
択された第１メモリブロックは動作せず、非選択の第１
メモリブロックに記憶されたデータおよび第２メモリブ
ロックに記憶された再生データからデータが再生され
る。

【００１０】このため、第１動作および第２動作の少な
くともいずれかを並列に動作することで、第１メモリブ
ロックがデータを読み出し中に、さらにこの第１メモリ
ブロックのデータを読み出すことができる。したがっ
て、外部からの読み出し動作の要求を、第１メモリブロ
ックが読み出し動作を１回実行するために必要な読み出
しサイクルより短い周期で受け付けできる。この結果、
半導体メモリを高速に動作でき、データの読み出しレー
トを向上できる。

【００１１】なお、書き込み動作時には、例えば、複数
の第１メモリブロックのうち選択された第１メモリブロ
ックにデータが書き込まれ、同時に、第１メモリブロッ
クに記憶されたデータを再生するための再生データが第
２メモリブロックに書き込まれる。請求項４の半導体メ
モリの動作制御方法および請求項１０の半導体メモリで
は、第２メモリブロックには、第１メモリブロックのパ
リティビットが再生データとして記憶される。第１メモ
リブロックの各メモリセルを再生するための再生データ
が１ビットで構成できるため、第２メモリブロックの記
憶容量を最小限にできる。したがって、第２メモリブロ
ックのレイアウトサイズを小さくでき、半導体メモリの
チップサイズを小さくできる。

【００１２】請求項８の半導体メモリでは、複数の第１
メモリブロックのうち所定数と、複数の第２メモリブロ
ックのいずれかとで構成される複数のメモリブロックグ
ループを有している。各第１メモリブロックは、複数の
メモリブロックグループに属し、一つのメモリブロック
グループに属する第１メモリブロックは、他のメモリブ
ロックグループでは互いに同じにならない。

【００１３】例えば、第１メモリブロックをマトリック
ス状に配置し、横方向および縦方向に並ぶ複数の第１メ
モリブロックに対応してそれぞれ第２メモリブロックを
割り当てることで、メモリブロックグループを容易に構
成できる（２次元構成のメモリブロックグループ）。こ
のとき、メモリブロックグループは、アドレス信号によ
り識別され、メモリブロックグループに属する第１メモ
リブロックは、アドレス信号の一部のビットが共通にな
る。第１および第２メモリブロックを簡単な規則で配置
できるため、レイアウト設計が容易になる。したがっ
て、第１および第２メモリブロックを相互に接続する配
線が複雑になることを防止でき、配線に必要なレイアウ
ト面積を小さくできる。この結果、半導体メモリのチッ
プサイズを小さくできる。また、上記配線長が短くなる
ことで、第１および第２メモリブロックをより高速に動
作できる。

【００１４】外部からの読み出し動作の要求を、第１メ
モリブロックの読み出しサイクルより短い周期で受け付
け、複数のメモリブロックグループにおいて、第１動作
および第２動作の少なくともいずれかが並列に動作する
ことで、読み出し動作の受け付け間隔（サイクルタイ
ム）を短くできる。請求項９の半導体メモリは、複数の
フラグ回路と、ブロック選択回路とを有している。フラ
グ回路は、第１および第２メモリブロックの動作状態を
それぞれ表す。ブロック選択回路は、フラグ回路の出力
およびアドレス信号に応じて第１および第２メモリブロ
ックの少なくともいずれかを選択すればよいため、回路
規模を小さくできる。フラグ回路は、例えば、このフラ
グ回路に対応するブロック選択回路が出力するメモリブ
ロック選択信号の出力に応答して動作状態を「動作」に
変化させ、対応するメモリブロック選択信号の出力から
所定の時間後に動作状態を「非動作」に変化させる。

【００１５】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の基本原理を示してい
る。半導体メモリは、外部から書き込まれたデータを記
憶する第１メモリブロックM0、M1、M2、M3と、第１メモ
リブロックM0〜M3に記憶されたデータを再生するための
再生データを記憶する第２メモリブロックH0と、読み出
し制御回路１０とを有している。第１メモリブロックM0
〜M3は、２ビットのアドレス信号A0、A1（ブロック選択
アドレス）により識別される。第１メモリブロックM0〜
M3内のメモリセルは、下位のアドレスにより識別され
る。第２メモリブロックH0は、第１メモリブロックM0〜
M3内のメモリセルに対応するメモリセルを有している。
第２メモリブロックH0には、再生データとして例えば第
１メモリブロックM0〜M3のパリティビットが書き込まれ
る。第１メモリブロックM0〜M3および第２メモリブロッ
クH0は、それぞれ独立して動作可能である。

【００１６】図１（ａ）は、書き込み動作において、第
１メモリブロックM2のうち太枠で示した所定の領域にデ
ータが書き込まれる状態を示している。書き込み動作の
前に、第１メモリブロックM0の太枠領域には、"0"デー
タが記憶され、太枠領域に対応する第１メモリブロック
M1、M2、M3には、それぞれ"0データ"、"1データ"、"0デ
ータ"が記憶されている。太枠領域に対応する２メモリ
ブロックH0には、第１メモリブロックM0〜M3に記憶され
ているデータの偶数パリティビット（この例では"1デー
タ"）が記憶されている。すなわち、第１メモリブロッ
クM0〜M3のデータと第２メモリブロックH0のデータとの
和は、偶数になる。

【００１７】書き込み動作において、読み出し制御回路
１０は、第１メモリブロックM2の太枠の領域に"1デー
タ"を書き込む。次に、読み出し制御回路１０は、第１
メモリブロックM0〜M3からデータを読み出し、これ等デ
ータの偶数パリティビットを第２メモリブロックH0に書
き込む。書き込み動作により、第１メモリブロックM0〜
M3および第２メモリブロックH0には、図１（ｂ）に示し
たデータが記憶される。

【００１８】なお、書き込み動作において、読み出し制
御回路１０は、まず第１メモリブロックM2に記憶されて
いる"0データ"および第２メモリブロックH0に記憶され
ている"1データ"を読み出し、新たに書き込むデータが
第１メモリブロックM2に記憶されているデータと異なる
ときのみ第２メモリブロックH0に逆のデータを書き込ん
でもよい。

【００１９】読み出し動作において、読み出し制御回路
１０は、図１（ｂ）に示す第１動作または図１（ｃ）に
示す第２動作を実行する。第１動作では、読み出し制御
回路１０は、アドレス信号に応じて選択された第１メモ
リブロックM2から"1データ"を直接読み出す。第２動作
では、読み出し制御回路１０は、選択された第１メモリ
ブロックM2を動作せず、非選択の第１メモリブロックM
0、M1、M3および第２メモリブロックH0を動作させる。
そして、読み出し制御回路１０は、図１（ｃ）に太枠で
示した領域から"0データ"、"1データ"、"0データ"、"0
データ"をそれぞれ読み出し、これ等データのパリティ
ビットを第１メモリブロックM2に記憶されているデータ
として出力する。すなわち、第２動作では、選択された
第１メモリブロックM2は動作することなく、第１メモリ
ブロックM2に記憶されているデータが再生される。

【００２０】図２は、上述した半導体メモリの読み出し
動作のタイミングを示している。この例では、第１メモ
リブロックM2（A0=0、A1=1）に対する読み出しコマンド
RDが連続して供給される。読み出しコマンドRDの供給間
隔（半導体メモリのカタログ仕様である見かけのサイク
ルタイム）は、第１メモリブロックM0〜M3および第２メ
モリブロックH0の読み出し動作に必要なサイクルタイム
（内部サイクルタイム）の２分の１である。

【００２１】まず、外部から読み出しコマンドRDおよび
アドレス信号（A0=0、A1=1、および下位アドレス）が供
給される（図２（ａ））。読み出し制御回路１０は、第
１メモリブロックM2からデータを直接読み出すため、第
１メモリブロックM2の所定のワード線WLを選択する（図
２（ｂ））。ワード線WLと位相がほぼ逆の波形は、プリ
チャージ信号の波形である。ビット線BL、/BLは、プリ
チャージ信号が高レベルのときにプリチャージされる。

【００２２】第１メモリブロックM2がビット線BL、/BL
上のデータを増幅中に、第１メモリブロックM2に対する
次の読み出しコマンドRDが供給される（図２（ｃ））。
第１メモリブロックM2が動作中であるため、読み出し制
御回路１０は、第１メモリブロックM0、M1、M3および第
２メモリブロックH0の動作を開始する（図２（ｄ））。
第１メモリブロックM0、M1、M3および第２メモリブロッ
クH0を動作中に、第１メモリブロックM2からの読み出し
データが出力される（図２（ｅ））。

【００２３】第１メモリブロックM0、M1、M3および第２
メモリブロックH0がビット線BL、/BL上のデータを増幅
中に、次の読み出しコマンドRDが供給される（図２
（ｆ））。第１メモリブロックM2が動作していないた
め、読み出し制御回路１０は、第１メモリブロックM2の
動作を開始する（図２（ｇ））。第１メモリブロックM2
の動作中に、読み出し制御回路１０は、第１メモリブロ
ックM0、M1、M3および第２メモリブロックH0から読み出
されたデータのパリティビットを第１メモリブロックM2
の読み出しデータとして出力する（図２（ｈ））。

【００２４】このように本発明では、第１メモリブロッ
クM2が動作中であっても、別の第１メモリブロックM0、
M1、M3および第２メモリブロックH0を使用して、第１メ
モリブロックM2のデータを間接的に読み出すことができ
る。したがって、第１メモリブロックM2の動作中に、さ
らに第１メモリブロックM2に対する読み出し要求を受け
付けできる。この結果、外部からの読み出しコマンドRD
の供給間隔である見かけのサイクルタイムを半分にで
き、半導体メモリのデータ読み出しレートを、従来の２
倍にできる。すなわち、半導体メモリを高速に動作でき
る。

【００２５】図３は、本発明の第１の実施形態を示して
いる。この実施形態は、請求項１、請求項３ないし請求
項５、請求項７および請求項１０に対応している。上述
した基本原理と同じ要素には同じ符号を付している。こ
の半導体メモリは、クロック同期式のSDRAM（Synchrono
us DRAM）として形成されている。SDRAMは、４×４のマ
トリックス状に配置された１６個の第１メモリブロック
M0〜M15、４個の第２メモリブロックH0〜H3、および読
み出し制御回路１２を有している。SDRAMは、図に示し
た以外にもアドレス信号、クロック信号、およびコマン
ド信号の入力回路、データ信号の入出力回路、コマンド
デコーダと、読み出し動作、書き込み動作、およびリフ
レッシュ動作を実行するための制御回路等とを有してい
る。以下、第１および第２メモリブロックを単にブロッ
クとも称する。読み出し制御回路１２は、図１の読み出
し制御回路１０とほぼ同じ機能を有している。

【００２６】ブロックM0〜M15は、外部から供給される
４ビットのアドレス信号A0〜A3（ブロック選択アドレ
ス）により識別される。各ブロックM0〜M15は、ワード
線およびビット線にそれぞれ接続された複数のメモリセ
ルを有しており、独立に動作可能である。ブロックM0〜
M15は、読み出し動作時に上位のアドレス信号に応じて
ワード線を選択し、このワード線に接続されるメモリセ
ルからデータをビット線に出力する。ビット線に出力さ
れたデータは、センスアンプにより増幅される。そし
て、増幅されたデータのうち、下位のアドレス信号に対
応するデータが読み出しデータとして外部に出力され
る。

【００２７】第２メモリブロックH0〜H3は、それぞれ第
１メモリブロックM0〜M3、M4〜M7、M8〜M11、M12〜M15
に対応して形成されている。第２メモリブロックH0〜H3
の各メモリセルは、対応する４つの第１メモリブロック
に保持されたデータのパリティビットを再生データとし
て保持する。再生データは、１ビットでよいため、第２
メモリブロックH0〜H3の記憶容量を第１メモリブロック
M0〜M15の記憶容量と同一にできる。第２メモリブロッ
クH0〜H3の記憶容量を最小限にできるため、第２メモリ
ブロックH0〜H3のレイアウトサイズを小さくできる。

【００２８】次に、図３および図４を用いて上述したSD
RAMの読み出し動作を説明する。この例では、ブロックM
6に対する読み出し動作が３回連続して実行された後、
ブロックM8に対する読み出し動作が１回実行される。図
３（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）は、図４
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）にそれぞれ対
応しており、２クロックサイクル分の動作を示してい
る。図３および図４において、太い破線は、そのブロッ
クが読み出し動作の前半を実行していることを示してい
る。網掛けは、そのブロックが読み出し動作の後半を実
行していることを示している。読み出し動作の前半は、
ワード線の選択からセンスアンプの動作開始までに対応
し、読み出し動作の後半は、センスアンプの動作から読
み出しデータの出力およびビット線のプリチャージまで
に対応している。各ブロックの読み出し動作（内部のサ
イクルタイム）は、図４に示すように４クロックサイク
ル（前半＋後半）が必要である。

【００２９】（ａ）まず、SDRAMは、クロック信号CLKに
同期して読み出しコマンドRDおよびブロックM6をアクセ
スするためのアドレス信号を受信する。読み出し制御回
路１２は、太い破線で示したブロックM6を選択し、上述
した基本原理と同様に第１動作を開始する。 （ｂ）SDRAMは、２番目のクロック信号CLKに同期して読
み出しコマンドRDおよびブロックM6をアクセスするため
のアドレス信号を受信する。読み出し制御回路１２は、
図３に太い破線で示したブロックM4、M5、M7、H1を選択
し、上述した基本原理と同様に第２動作を開始する。網
掛けで示したブロックM6は、読み出し動作の後半を実行
し、読み出しデータを出力する。

【００３０】（ｃ）次に、４番目のクロック信号CLKに
同期して読み出しコマンドRDおよびブロックM6をアクセ
スするためのアドレス信号が供給される。ブロックM6の
動作が完了しているため、読み出し制御回路１２は、太
い破線で示したブロックM6を再び選択し、第１動作を開
始する。網掛けで示したブロックM4、M5、M7、H1は、読
み出し動作の後半を実行し、読み出しデータを出力す
る。

【００３１】（ｄ）次に、６番目のクロック信号CLKに
同期して読み出しコマンドRDおよびブロックM8をアクセ
スするためのアドレス信号が供給される。ブロックM8は
動作していないため、読み出し制御回路１２は、太い破
線で示したブロックM8を選択し、第１動作を開始する。
網掛けで示したブロックM6は、読み出し動作の後半を実
行し、読み出しデータを出力する。

【００３２】（ｅ）この後、８、９番目のクロック信号
CLKに同期してブロックM8の読み出し動作の後半が実行
され、読み出しデータが出力される。以上、本実施形態
においても、上述した基本原理と同様の効果を得ること
ができる。さらに、この実施形態では、読み出し動作時
に、選択された第１メモリブロックからデータを直接読
み出す第１動作、または非選択の第１メモリブロックに
記憶されたデータおよび第２メモリブロックに記憶され
た再生データからデータを再生する第２動作を実行し
た。このため、読み出し動作の要求を、読み出しサイク
ルより短い周期で受け付けできる。すなわち、読み出し
動作の受け付け間隔（サイクルタイム）を従来に比べ短
くできる。この結果、SDRAMを高速に動作でき、データ
の読み出しレートを向上できる。

【００３３】第２メモリブロックH0〜H3に、第１メモリ
ブロックM0〜M15のパリティビットを再生データとして
記憶した。第１メモリブロックM0〜M15の各メモリセル
を再生するための再生データは、１ビットでよいため、
第２メモリブロックH0〜H3の記憶容量を最小限にでき
る。したがって、第２メモリブロックH0〜H3のレイアウ
トサイズを小さくでき、SDRAMのチップサイズを小さく
できる。

【００３４】図５は、本発明の第２の実施形態を示して
いる。この実施形態は、請求項１、請求項３ないし請求
項５、請求項７ないし請求項１０に対応している。上述
した基本原理および第１の実施形態と同じ要素には同じ
符号を付している。この半導体メモリは、クロック同期
式のSDRAM（Synchronous DRAM）として形成されてい
る。SDRAMは、４×４のマトリックス状に配置された１
６個の第１メモリブロックM0〜M15、８個の第２メモリ
ブロックH0〜H3、V0〜V3、ブロック選択回路１４、フラ
グ回路部１６、スイッチ回路部１８、およびデータ入出
力回路２０を有している。ブロック選択回路１４、フラ
グ回路部１６、スイッチ回路部１８、およびデータ入出
力回路２０は、読み出し制御回路としても動作する。こ
れ等回路は、上述した基本原理と同様に第１動作または
第２動作を実行する。各第１メモリブロックM0〜M15の
記憶容量と各第２メモリブロックH0〜H3、V0〜V3の記憶
容量は、同一である。なお、SDRAMは、図に示した以外
にもアドレス信号、クロック信号、およびコマンド信号
の入力回路、コマンドデコーダと、読み出し動作、書き
込み動作、およびリフレッシュ動作を実行するための制
御回路等とを有している。

【００３５】ブロックM0〜M15は、外部から供給される
４ビットのアドレス信号A0〜A3（ブロック選択アドレ
ス）により識別される。第２メモリブロックH0〜H3は、
それぞれ第１メモリブロックM0〜M3、M4〜M7、M8〜M1
1、M12〜M15に対応して形成されている。第２メモリブ
ロックV0〜V3は、それぞれ第１メモリブロック（M0、M
4、M8、M12）、（M1、M5、M9、M14）、（M2、M6、M10、
M14）、（M3、M7、M11、M15）に対応して形成されてい
る。

【００３６】この実施形態では、図の横方向または縦方
向に並ぶ４つの第１メモリブロックと１つの第２メモリ
ブロックにより、８つのメモリブロックグループGH0、G
H1、GH2、GH3、GV0、GV1、GV2、GV3が構成されている。
すなわち、１つの第１メモリブロックは、２方向に延び
る２つのメモリブロックグループに含まれている（２次
元構成のメモリブロックグループ）。メモリブロックグ
ループGH0、GH1、GH2、GH3は、アドレス信号A0〜A3のう
ち上位の２ビットA2、A3により識別される。メモリブロ
ックグループGV0、GV1、GV2、GV3は、アドレス信号A0〜
A3のうち下位の２ビットA0、A1により識別される。換言
すれば、１つの第１メモリブロックは、必ず２つのメモ
リブロックグループに属している。例えば、第１メモリ
ブロックM0は、ブロックM0、M1、M2、M3、H0からなるメ
モリブロックグループGH0と、ブロックM0、M4、M8、M1
2、V0からなるメモリブロックグループGV0に属してい
る。

【００３７】また、１つのメモリブロックグループに属
する第１メモリブロックは、他のメモリブロックグルー
プでは互いに同じにならない。例えば、メモリブロック
グループGH0のブロックM0、M1、M2、M3のうちの複数
が、他の同一のメモリブロックグループに属することは
ない。第２メモリブロックH0〜H3、V0〜V3の各メモリセ
ルは、メモリブロックグループ内の４つの第１メモリブ
ロックに保持されたデータのパリティビットを保持す
る。

【００３８】ブロック選択回路１４は、外部からのアド
レス信号およびフラグ回路部１６からの情報を受け、ブ
ロック選択信号SM0-SM15、SH0-SH3、SV0-SV3を第１およ
び第２メモリブロックに出力している。フラグ回路部１
６は、ブロック選択回路１４からの制御信号に応じて、
第１および第２メモリブロックの動作状態を表すフラグ
回路（後述）をセットまたはリセットする。

【００３９】スイッチ回路部１８は、第１および第２メ
モリブロックから出力されるデータをデータ入出力回路
２０に伝達し、第１メモリブロックからのパリティデー
タを第２メモリブロックに伝達し、データ入出力回路２
０から出力されるデータを第１および第２メモリブロッ
クに伝達する。データ入出力回路２０は、外部からのデ
ータ信号DQ（書き込みデータ）をスイッチ回路部１８に
供給し、スイッチ回路部１８からの読み出しデータをデ
ータ信号DQとして外部に出力する。

【００４０】図６は、フラグ回路部１６およびブロック
選択回路１４の詳細を示している。フラグ回路部１６
は、第１メモリブロックM0〜M15にそれぞれ対応するフ
ラグ回路FM0〜FM15と、第２メモリブロックH0〜H3、V0
〜V3にそれぞれ対応するフラグ回路FH0〜FH3、FV0〜FV3
を有している。フラグ回路FM0〜FM15は、それぞれセッ
ト信号SET0〜SET15を受けたときに、フラグ信号FLM0〜F
LM15をセットし、リセット信号RESET0〜RESET15を受け
たときに、フラグ信号FLM0〜FLM15をリセットする。フ
ラグ回路FH0〜FH3、FV0〜FV3は、それぞれセット信号SE
TH0〜SETH3、SETV0〜SETV3を受けたときに、フラグ信号
FLH0〜FLH3、FLV0〜FLV3をセットし、リセット信号RESE
TH0〜RESETH3、RESETV0〜RESETV3を受けたときに、フラ
グ信号FLH0〜FLH3、FLV0〜FLV3をリセットする。

【００４１】ブロック選択回路１４は、デコーダ２２、
動作判定回路２４、第２メモリブロック選択回路２６、
第１メモリブロック選択回路２８、および遅延回路３０
を有している。デコーダ２２は、アドレス信号A0〜A3を
デコードし、第１メモリブロックM0〜M15を選択するた
めの選択信号S0〜S15のいずれかを出力する。動作判定
回路２４は、選択信号S0〜S15およびフラグ信号FLM0〜F
LM15を受け、動作中信号OP0〜OP15を出力している。動
作判定回路２４は、活性化された選択信号に対応する第
１メモリブロックが動作可能か判定する。例えば、動作
反対回路２４は、選択信号S0の活性化を受け、選択信号
S0に対応するフラグ信号FLM0がセットされているとき動
作中信号OP0を活性化し、フラグ信号FLM0がリセットさ
れているとき動作中信号OP0を非活性化する。同様に、
動作反対回路２４は、選択信号S6の活性化を受け、対応
するフラグ信号FLM6がセットされているとき動作中信号
OP6を活性化し、フラグ信号FLM6がリセットされている
とき動作中信号OP6を非活性化する。

【００４２】第２メモリブロック選択回路２６は、選択
信号S0〜S15および動作中信号OP0〜OP15を受け、第２メ
モリブロックH0〜H3、V0〜V3を選択するブロック選択信
号SH0〜SH3、SV0〜SV3を出力している。ブロック選択信
号SH0〜SH3、SV0〜SV3は、セット信号SETH0〜SETH3、SE
TV0〜SETV3としてフラグ回路部１８のフラグ回路FH0〜F
H3、FV0〜FV3にそれぞれ出力される。第２メモリブロッ
ク選択回路２６は、動作中信号OP0〜OP15の非活性化を
受け、ブロック選択信号SH0〜SH3、SV0〜SV3を非活性化
する。第２メモリブロック選択回路２６は、動作中信号
OP0〜OP15のいずれかの活性化を受け、ブロック選択信
号SH0〜SH3、SV0〜SV3のいずれかを活性化する。例え
ば、ブロックM6が動作中（動作中信号OP6が活性化）に
選択信号S6が活性化されたとき、ブロックM6を含むメモ
リブロックグループGH1（またはGV2）のブロックH1（ま
たはV2）を選択するためのブロック選択信号SH1（また
はSV2）が活性化される。

【００４３】第１メモリブロック選択回路２８は、選択
信号S0〜S15、ブロック選択信号SH0〜SH3、SV0〜SV3、
および動作中信号OP0〜OP15を受け、第１メモリブロッ
クM0〜M15を選択するためのブロック選択信号SM0〜SM15
を出力している。ブロック選択信号SM0〜SM15は、セッ
ト信号SET0〜SET15としてフラグ回路部１８のフラグ回
路FM0〜FM15にそれぞれ出力される。第１メモリブロッ
ク選択回路２８は、動作中信号OP0〜OP15が非活性化さ
れているとき、選択されている選択信号を、ブロック選
択信号として出力する。例えば、ブロックM6が非動作中
（動作中信号OP6が非活性化）に選択信号S6が活性化さ
れたとき、ブロック選択信号SM6が活性化される。ブロ
ック選択信号SM6のみが活性化されることで、ブロックM
6に対する第１動作が実行される。

【００４４】第１メモリブロック選択回路２８は、動作
中信号OP0〜OP15のいずれかが活性化されているとき、
活性化されている動作中信号に対応する第１メモリブロ
ックを含むメモリブロックグループのうち、この動作中
信号に対応する第１メモリブロックを除くブロック選択
信号を活性化する。例えば、第１メモリブロック選択回
路２８は、ブロックM6が動作中（動作中信号OP6が活性
化）に選択信号S6の活性化およびブロック選択信号SH1
の活性化を受けたとき、メモリブロックグループGH1の
ブロックM4、M5、M7に対応するブロック選択信号SM4、S
M5、SM7を活性化する。ブロック選択信号SM4、SM5、SM7
およびSH1が活性化されることで、ブロックM6に対する
第２動作が実行される。

【００４５】遅延回路３０は、ブロック選択信号SM0〜S
M15、SH0〜SH3、およびSV0〜SV3を所定時間遅延させた
リセット信号RESET0〜RESET15、RESETH0〜RESETH3、お
よびRESETV0〜RESETV3を出力している。リセット信号RE
SET0〜RESET15、RESETH0〜RESETH3、およびRESETV0〜RE
SETV3は、フラグ回路部１８のフラグ回路FM0〜FM15、FH
0〜FH3、FV0〜FV3にそれぞれ出力される。遅延回路３０
の遅延時間は、第１および第２メモリブロックの実際の
動作時間に対応して設定されている。すなわち、リセッ
ト信号RESET0〜RESET15、RESETH0〜RESETH3、およびRES
ETV0〜RESETV3は、第１および第２メモリブロックの動
作完了に応答して出力される。

【００４６】図７は、スイッチ回路部１８の詳細を示し
ている。スイッチ回路部１８は、複数のスイッチ回路C1
およびスイッチ回路C2を有している。スイッチ回路C1
は、入出力ポートP10に供給された信号を入出力ポートP
11、P12のいずれかに出力し、入出力ポートP11、P12に
供給された信号の排他的論理和を入出力ポートP10に出
力する。以下、入出力ポートを単にポートとも称する。
第１メモリブロックM0〜M15は、図の最も下に示したス
イッチ回路C1のポートP11、P12のいずれかに接続されて
いる。スイッチ回路C1のポートP10は、順次一つ上のス
イッチ回路C1のポートP11またはP12に接続されている。
最も上に示したスイッチ回路C1のポートP10はスイッチ
回路C2のポートP21に接続されている。

【００４７】スイッチ回路C2は、入出力ポートP20に供
給された信号を入出力ポートP21に出力し、入出力ポー
トP21、P22に供給された信号の排他的論理和を入出力ポ
ートP20に出力する。また、スイッチ回路C2は、ポートP
21に供給された信号をポートP22に出力する。ポートP20
は、データ入出力回路２０の入出力ポートに接続されて
いる。ポートP22は、パリティビット用のデータバスを
介して第２メモリブロックH0〜H3、V0〜V3に接続されて
いる。

【００４８】図８は、スイッチ回路C1の詳細を示してい
る。スイッチ回路C1は、出力がポートP10に接続されたE
OR回路２２ａ、ポートP11をEOR回路２２ａの一方の入力
またはポートP10に接続するスイッチ２２ｂ、ポートP12
をEOR回路２２ａの他方の入力またはポートP10に接続す
るスイッチ２２ｃ、および読み書き切り換え信号に応じ
てスイッチ２２ａ、２２ｂを制御するスイッチ制御回路
２２ｄを有している。

【００４９】スイッチ制御回路２２ｄは、書き込み動作
時に、ポートP10をポートP11またはP12に接続する。ス
イッチ制御回路２２ｄは、読み出し動作時（第１動作お
よび第２動作時）にポートP11、P12をEOR回路２２ａの
入力に接続する。図９は、スイッチ回路C2の詳細を示し
ている。スイッチ回路C2は、EOR回路２４ａ、ポートP20
をポートP21またはEOR回路２４ａの出力に接続するスイ
ッチ２４ｂ、ポートP21をポートP22に直接接続するスイ
ッチ２４ｃ、および第１メモリブロック用の読み書き切
り換え信号と第２メモリブロック用の読み書き切り替え
信号に応じてスイッチ２４ｂ、２４ｃを制御するスイッ
チ制御回路２４ｄを有している。ポートP21、P22は、そ
れぞれEOR回路２４ａの入力に接続されている。

【００５０】スイッチ制御回路２４ｄは、書き込み動作
時に、スイッチ２４ｂを介してポートP20をポートP21に
接続し（第１メモリブロックへのデータの書き込み）、
その後スイッチ２４ｃを介してポートP21をポートP22に
接続する（第２メモリブロックへのパリティビットの書
き込み）。スイッチ制御回路２２ｄは、読み出し動作時
（第１動作および第２動作時）に、スイッチ２４ｂを介
してEOR回路２２ａの出力をポートP20に接続する。

【００５１】図１０は、上述したSDRAMの読み出し動作
を示している。この例では、ブロックM6に対する読み出
し動作が２回連続して実行された後、ブロックM7に対す
る読み出し動作が２回連続して実行され、この後、ブロ
ックM15に対する読み出し動作が２回実行される。上述
した図４と同様に、図中の太い破線は、読み出し動作の
前半を示し、網掛けは、読み出し動作の後半を示してい
る。読み出しコマンドRDの供給間隔（見かけのサイクル
タイム）は、内部のサイクルタイムの２分の１である。
このため、第１動作および第２動作の少なくともいずれ
かが並列に動作される。

【００５２】（ａ）SDRAMは、クロック信号CLKに同期し
て読み出しコマンドRDおよびブロックM6をアクセスする
ためのアドレス信号を受信する。読み出しコマンドRDを
受けたとき、ブロックM0〜M15は動作していないため、
図６に示したフラグ回路部１６は、フラグ信号FLM0〜FL
M15を非活性化している。このため、ブロック選択回路
１４の動作判定回路２４は、デコーダ２２からの選択信
号S6を受けるが、動作中信号OP6を活性化しない。

【００５３】第２メモリブロック選択回路２６は、動作
中信号OP0〜OP15の非活性化を受けて、ブロック選択信
号SH0〜SH3、SV0〜SV3を非活性化する。第１メモリブロ
ック選択回路２８は、動作中信号OP0〜OP15の非活性化
およびブロック選択信号SH0〜SH3、SV0〜SV3の非活性化
を受け、選択信号S6をブロック選択信号SM6として出力
する。すなわち、ブロック選択信号SM6のみが活性化さ
れ、第１動作が開始される。

【００５４】フラグ回路部１６は、ブロック選択信号SM
6の活性化に応じてフラグ回路FM6をセットし、フラグ信
号FLM6を活性化（セット）する。すなわち、フラグ回路
FM6は、第１メモリブロックM6の動作状態を「動作」に
変化する。このように、フラグ回路FM0〜FM15、FH0〜FH
3、FV0〜FV3は、これ等フラグ回路に対応するブロック
選択信号SM0〜SM15、SH0〜SH3、SV0〜SV3の出力に応答
してセットされる。

【００５５】（ｂ）SDRAMは、２番目のクロック信号CLK
に同期して読み出しコマンドRDおよびブロックM6をアク
セスするためのアドレス信号を受信する。図６の動作判
定回路２４は、デコーダ２２からの選択信号S6およびフ
ラグ回路FM6からのフラグ信号FLM6を受け、動作中信号O
P6を活性化する。第２メモリブロック選択回路２６は、
動作中信号OP6の活性化を受け、第１メモリブロックM6
と同じメモリブロックグループGH1（図５）に含まれる
第２メモリブロックH1を動作させるためのブロック選択
信号SH1を活性化する。第１メモリブロック選択回路２
８は、選択信号S6、動作中信号OP6、およびブロック選
択信号SH1の活性化を受け、ブロックH1を含むメモリブ
ロックグループGH1のうちブロックM6を除くブロックM
4、M5、M7を動作させるブロック選択信号SM4、SM5、SM7
を活性化する。

【００５６】この結果、ブロック選択回路１４によりブ
ロックM4、M5、M7、H1（メモリブロックグループGH1）
が選択され、上述した基本原理と同様に第２動作が開始
される。すなわち、外部から供給された４ビットのアド
レス信号A0〜A3のうち上位の２ビットA2、A3のみが使用
される。フラグ回路部１６は、ブロック選択信号SM4、S
M5、SM7、SH1の活性化に応じてフラグ信号FLM4、FLM5、
FLM7、FLH1を活性化する。

【００５７】図１１は、ブロックM6の第１動作の後半に
おけるスイッチ回路部１８の動作を示している。図中の
太い矢印は、データの伝達経路を示している。×印のス
イッチは、オフしていることを示しており、オフしてい
るスイッチに接続されたEOR回路の入力には"0データ"が
供給される。そして、ブロックM6から読み出されたデー
タは、複数のスイッチ回路C1で"0データ"と論理演算
（排他的論理和）され、スイッチ回路C2を介してデータ
入出力回路２０に伝達される。結果として読み出しデー
タは、論理レベルを変えることなくスイッチ回路C2に伝
達される。

【００５８】図６に示した遅延回路３０は、ブロックM6
に対する第１動作の完了に合わせてリセット信号RESET6
を出力する。フラグ回路FM6は、リセット信号RESET6を
受けてリセットされ、フラグ信号FLM6を非活性化する。
すなわち、フラグ回路FM6は、ブロック選択信号SM6の活
性化から所定の時間後に第１メモリブロックM6の動作状
態を「非動作」に変化する。このように、フラグ回路FM
0〜FM15、FH0〜FH3、FV0〜FV3は、これ等フラグ回路に
対応するブロック選択信号SM0〜SM15、SH0〜SH3、SV0〜
SV3の活性化から所定の時間後に応答してリセットされ
る。

【００５９】（ｃ）次に、４番目のクロック信号CLKに
同期して読み出しコマンドRDおよびブロックM7をアクセ
スするためのアドレス信号が供給される。読み出しコマ
ンドRDを受けたとき、ブロックM6に対する第２動作が実
行されており、図６に示したフラグ回路部１６は、フラ
グ信号FLM4、FLM5、FLM7、およびFLH1を活性化してい
る。このため、動作判定回路２４は、デコーダ２２から
の選択信号S7を受けて、動作中信号OP7を活性化する。

【００６０】第２メモリブロック選択回路２６は、動作
中信号OP7の活性化を受け、第１メモリブロックM7と同
じメモリブロックグループGV3に含まれる第２メモリブ
ロックV3を動作させるためのブロック選択信号SV3を活
性化する。第１メモリブロック選択回路２８は、選択信
号S7、動作中信号OP7、およびブロック選択信号SV3の活
性化を受け、ブロックV3を含むメモリブロックグループ
GV3のブロックM7を除くブロックM3、M11、M15を動作さ
せるためのブロック選択信号SM3、SM11、SM15を活性化
する。

【００６１】この結果、ブロック選択回路１４によりブ
ロックM3、M11、M15、V3（メモリブロックグループGV
3）が選択され、第２動作が開始される。すなわち、外
部から供給された４ビットのアドレス信号A0〜A3のうち
下位の２ビットA0、A1のみが使用される。フラグ回路部
１６は、ブロック選択信号SM3、SM11、SM15の活性化に
応じてフラグ信号FLM3、FLM11、FLM15、およびFLV3を活
性化する。

【００６２】図１２は、ブロックM4、M5、M7、H1の第２
動作の後半におけるスイッチ回路部１８の動作を示して
いる。図１１と同様にオフしているスイッチに接続され
たEOR回路の入力には"0データ"が供給される。ブロック
M4、M5から読み出されたデータは、スイッチ回路C1のEO
R回路で論理演算（排他的論理和）される（図１２
（ａ））。演算結果は、スイッチ回路C2のEOR回路にお
いてブロックM7から読み出されたデータと論理演算され
る（図１２（ｂ））。この演算結果は、スイッチ回路C1
を介して伝達され、さらにブロックH1から読み出された
データと論理演算される（図１２（ｃ））。これ等論理
演算によりブロックM6の再生データが生成され、データ
入出力回路２０に伝達される。

【００６３】図６に示した遅延回路３０は、ブロックM
4、M5、M7、H1に対する第２動作の完了に合わせてリセ
ット信号RESET4、RESET5、RESET7、RESETH1を出力す
る。フラグ回路FM6は、これ等リセット信号を受けてリ
セットされ、フラグ信号FLM4、FLM5、FLM7、FLH1を非活
性化する。（ｄ）次に、６番目のクロック信号CLKに同
期して読み出しコマンドRDおよびブロックM7をアクセス
するためのアドレス信号が供給される。ブロックM7は、
動作を完了しているため、ブロック選択回路１４は、太
い破線で示したブロックM7を選択し、上述した（ａ）と
同様に第１動作を開始する。SDRAMは、上述した（ｃ）
と同様に、網掛けで示したブロックM3、M11、M15、V3に
おいて第２動作の後半を実行し、読み出しデータを出力
する。

【００６４】（ｅ）８番目のクロック信号CLKに同期し
て読み出しコマンドRDおよびブロックM15をアクセスす
るためのアドレス信号が供給される。ブロックM15は、
動作していないため、ブロック選択回路１４は、上述し
た（ａ）と同様に第１動作を開始する。また、SDRAM
は、上述した（ｂ）と同様に、網掛けで示したブロック
M7において第１動作の後半を実行し、読み出しデータを
出力する。

【００６５】（ｆ）１０、１１番目のクロック信号に同
期して、ブロックM15の第１動作の後半が実行される。 （ｇ）１２番目のクロック信号CLKに同期して読み出し
コマンドRDおよびブロックM15をアクセスするためのア
ドレス信号が供給される。ブロックM15は、動作してい
ないため、読み出し制御回路１２は、上述した（ａ）と
同様に第１動作を開始する。

【００６６】（ｈ）１４、１５番目のクロック信号に同
期して、ブロックM15の第１動作の後半が実行される。 図１３（ａ）〜（ｈ）は、図１０（ａ）〜（ｈ）に示し
た読み出し動作の概要を示している。太い破線で示した
ブロックは、読み出し動作の前半を実行し、網掛けで示
したブロックは、読み出し動作の後半を実行している。

【００６７】図１４は、図６に示した第２メモリブロッ
ク選択回路２６の制御を変えた場合の読み出し動作の例
を示している。この例では、２番目のクロック信号CLK
に同期した読み出しコマンドRD（ブロックM6の読み出
し）において、第２メモリブロック選択回路２６は、図
１０に示したブロック選択信号H1ではなく、ブロック選
択信号V2を活性化する。このとき、４、６、８番目のク
ロック信号に対応する読み出し動作として、それぞれ、
第１動作、第２動作、第２動作が実行される。

【００６８】図１５は、SDRAMの書き込み動作の概要を
示している。第１メモリブロックM6にデータが書き込ま
れる場合、ブロックM6を含むメモリブロックグループGH
1、GV2の全ブロックM4、M5、M6、M7、H1、M2、M10、M1
4、V2が活性化される（図１５（ａ））。次に、書き込
みデータがブロックM6に書き込まれる（図１５
（ｂ））。

【００６９】次に、ブロックM4、M5、M6、M7からデータ
が読み出され、読み出されたデータの排他的論理和（パ
リティビット）がブロックH1に書き込まれる（図１５
（ｃ））。また、ブロックM2、M6、M10、M14からデータ
が読み出され、読み出されたデータの排他的論理和（パ
リティビット）がブロックV2に書き込まれる（図１５
（ｄ））。そして、活性化されたブロックM4、M5、M6、
M7、H1、M2、M10、M14、V2のプリチャージ動作が実行さ
れ、書き込み動作が完了する（図１５（ｅ））。

【００７０】図１６は、上述した書き込み動作におい
て、パリティビットがブロックH1に書き込まれるときの
スイッチ回路部１８（図７）の動作を示している。図中
の太い矢印は、データの伝達経路を示している。×印の
スイッチは、オフしていることを示しており、オフして
いるスイッチに接続されたEOR回路の入力には"0データ"
が供給される。そして、ブロックM4、M5、M6、M7から読
み出されたデータの排他的論理和（パリティビット）が
ブロックH1に書き込まれる。

【００７１】この実施形態においても、上述した基本原
理および第１の実施形態と同様の効果を得ることができ
る。さらに、この実施形態では、各第１メモリブロック
を複数のメモリブロックグループに属させ、一つのメモ
リブロックグループに属する第１メモリブロックが他の
メモリブロックグループでは互いに同じにならないよう
にした。具体的には、第１メモリブロックM0〜M15を４
×４のマトリックス状に配置し、横方向および縦方向に
並ぶ複数の第１メモリブロックに対応してそれぞれ第２
メモリブロックを割り当てた。このため、メモリブロッ
クグループGH0〜GH3、GV0〜GV3を容易に構成できる。第
１および第２メモリブロックM0〜M15、H0〜H3、V0〜V3
を簡単な規則で配置できるため、レイアウト設計が容易
になる。したがって、第１および第２メモリブロックM0
〜M15、H0〜H3、V0〜V3を相互に接続する配線が複雑に
なることを防止でき、配線に必要なレイアウト面積を小
さくできる。この結果、SDRAMのチップサイズを小さく
できる。また、上記配線長が短くなることで、第１およ
び第２メモリブロックM0〜M15、H0〜H3、V0〜V3をより
高速に動作できる。

【００７２】ブロック選択回路１４は、フラグ回路FM0
〜FM15、FH0〜FH3、FV0〜FV3から出力されるフラグ信号
FLM0〜FLM15、FLH0〜FLH3、FLV0〜FLV3およびアドレス
信号A0-A3に応じて第１および第２メモリブロックM0〜M
15、H0〜H3、V0〜V3の少なくともいずれかを選択すれば
よいため、回路規模を小さくできる。図１７および図１
８は、本発明の第３の実施形態を示している。この実施
形態は、請求項１ないし請求項８、請求項１０に対応し
ている。上述した基本原理および第２の実施形態と同じ
要素には同じ符号を付している。

【００７３】この半導体メモリは、クロック同期式のSD
RAM（Synchronous DRAM）として形成されている。SDRAM
は、第２の実施形態と同様に、４×４のマトリックス状
に配置された１６個の第１メモリブロックM0〜M15、８
個の第２メモリブロックH0〜H3、V0〜V3、および図示し
ないブロック選択回路（読み出し制御回路）、データ入
出力回路等を有している。この実施形態は、SDRAMが、
第２動作のみを実行することを特徴としている。このた
め、ブロック選択回路は、第１動作および第２動作のい
ずれを実行するかの判断はしない。

【００７４】図１７（ａ）〜（ｈ）および図１８（ａ）
〜（ｈ）は、それぞれ図１３（ａ）〜（ｈ）および図１
０（ａ）〜（ｈ）に対応した動作である。すなわち、こ
の例においても、ブロックM6に対する読み出し動作（第
２動作）が２回連続して実行された後、ブロックM7に対
する読み出し動作（第２動作）が２回連続して実行さ
れ、この後、ブロックM15に対する読み出し動作（第２
動作）が２回実行される。読み出しコマンドRDの供給間
隔（見かけのサイクルタイム）は、内部のサイクルタイ
ムの２分の１である。このため、複数の第２動作が並列
に動作される。

【００７５】なお、この実施形態では、第２メモリブロ
ックH0〜H3を含む第２動作および第２メモリブロックV0
〜V3を含む第２動作を交互に実行する例を示したが、例
えば、第２メモリブロックH0〜H3または第２メモリブロ
ックV0〜V3を含む第２動作を複数回連続して実行しても
よい。この実施形態においても、上述した第１の実施形
態と同様の効果を得ることができる。さらに、この実施
形態では、読み出し動作時に、第２動作のみを実行し
た。このため、第１動作および第２動作のいずれを実行
するかの判断が不要になり、制御回路を簡易に構成でき
る。この結果、半導体メモリのチップサイズを小さくで
き、製造コストを低減できる。

【００７６】図１９は、本発明の第４の実施形態を示し
ている。この実施形態は、請求項１、請求項３ないし請
求項８、請求項１０に対応している。この半導体メモリ
は、クロック同期式のSDRAM（Synchronous DRAM）とし
て形成されている。SDRAMは、４×１６のマトリックス
状に配置された６４個の第１メモリブロックM0a〜M15
a、M0b〜M15b、M0c〜M15c、M0d〜M15d、４８個の第２メ
モリブロックH0a〜H3a、H0b〜H3b、H0c〜H3c、H0d〜H3
d、V0a〜V3a、V0b〜V3b、V0c〜V3c、V0d〜V3d、Z0〜Z15
および図示しないブロック選択回路（読み出し制御回
路）、データ入出力回路等を有している。第１メモリブ
ロックは、外部から供給される６ビットのアドレス信号
A0〜A5（ブロック選択アドレス）により識別される。こ
の実施形態においても、SDRAMは第２動作のみを実行す
る。

【００７７】頭に"H"が付く第２メモリブロックは、そ
れぞれアドレス信号A2〜A5が同一の４つの第１メモリブ
ロックのパリティビットを記憶する。頭に"V"が付く第
２メモリブロックは、アドレス信号A0、A1、A4、A5が同
一の４つの第１メモリブロックのパリティビットを記憶
する。頭に"Z"が付く第２メモリブロックは、アドレス
信号A1〜A3が同一の４つの第１メモリブロックのパリテ
ィビットを記憶する。

【００７８】そして、４ビットのアドレス信号が同一の
４つの第１メモリブロックと、これ等第１メモリブロッ
クのパリティビットを記憶する第２メモリブロックとで
メモリブロックグループが構成されている。したがっ
て、１つの第１メモリブロックは、３つのメモリブロッ
クグループに属している。１つのメモリブロックグルー
プに属する第１メモリブロックは、他のメモリブロック
グループでは互いに同じにならない。

【００７９】図２０は、第１および第２メモリブロック
の関係を示している。この実施形態では、図５に示した
４×４構成の第１メモリブロックが、図の奥行き方向に
４段積み重ねられ、この積層方向にもパリティビットを
記憶する第２メモリブロックZ0〜Z15が構成されてい
る。１つの第１メモリブロックは、３方向に延びる３つ
のメモリブロックグループに含まれている（３次元構成
のメモリブロックグループ）。

【００８０】図２１は、上述したSDRAMの読み出し動作
を示している。この例では、図２０に網掛けで示したブ
ロックM6dに対する読み出し動作が３回連続して実行さ
れる。上述した図４と同様に、図中の太い破線は、読み
出し動作の前半を示し、網掛けは、読み出し動作の後半
を示している。本実施形態のSDRAMは、上述した実施形
態の１.５倍の周波数で動作する。参考のため上述した
実施形態のクロック信号CLKを図の上部に記載してい
る。クロック信号CLKの６周期が、第１および第２メモ
リブロックの読み出し動作に必要なサイクルタイムであ
る。

【００８１】（ａ）まず、クロック信号CLKに同期して
読み出しコマンドRDおよびブロックM6dをアクセスする
ためのアドレス信号が供給される。SDRAMは、ブロックM
4d、M5d、M7d、H1dを活性化して第２動作を開始する。 （ｂ）２番目のクロック信号CLKに同期して読み出しコ
マンドRDおよびブロックM6dをアクセスするためのアド
レス信号が供給される。SDRAMは、ブロックM2d、M10d、
M14d、V2dを活性化して第２動作を開始する。

【００８２】（ｃ）４番目のクロック信号CLKに同期し
て読み出しコマンドRDおよびブロックM6dをアクセスす
るためのアドレス信号が供給される。SDRAMは、ブロッ
クM6c、M6b、M6a、Z6を活性化して第２動作を開始す
る。すなわち、この実施形態では、サイクルタイムの間
に読み出しコマンドを３回受け付けることができる。こ
の実施形態においても、上述した実施形態と同様の効果
を得ることができる。

【００８３】なお、上述した第２および第３の実施形態
では、第１メモリブロックM0〜M15を４×４のマトリッ
クス状に配置し、２方向に延びる２次元のメモリブロッ
クグループGH0〜GH3、GV0〜GV3を構成した例について述
べた。本発明はかかる実施形態に限定されるものではな
い。例えば、図２２に示すように、第１メモリブロック
M0〜M15および第２メモリブロックH0〜H3、V0〜V3を一
列に配置し、図に破線で接続したようにメモリブロック
グループGH0〜GH3、GV0〜GV3を構成してもよい。この場
合にも、第２および第３の実施形態と同様にメモリブロ
ックグループH0〜H3、V0〜V3は、２次元構成になる。

【００８４】上述した実施形態では、メモリブロックグ
ループを２次元構成または３次元構成にした例について
述べた。本発明はかかる実施形態に限定されるものでは
ない。例えば、メモリブロックグループを４次元以上の
構成にしてもよい。この場合、さらに見かけのサイクル
タイムを短縮でき、データの読み出しレートを向上でき
る。

【００８５】上述した第２実施形態では、遅延回路３０
の遅延時間を利用してリセット信号RESET0〜RESET15、R
ESETH0〜RESETH3を生成し、フラグ回路FM0〜FM15、FH0
〜FH3、FV0〜FV3をリセットした例について述べた。本
発明はかかる実施形態に限定されるものではない。例え
ば、第１および第２メモリブロックから動作が終了した
ことを示す信号を出力し、この信号でフラグ回路FM0〜F
M15、FH0〜FH3、FV0〜FV3をリセットしてもよい。

【００８６】上述した実施形態では、本発明をSDRAMに
適用した例について述べた。本発明はかかる実施形態に
限定されるものではない。例えば、本発明をSRAMまたは
クロック非同期のDRAMに適用してもよい。特に、本発明
は、揮発性の半導体メモリに適用すると有効である。さ
らに、本発明をシステムLSIに搭載されるDRAM等のコア
に適用してもよい。

【００８７】上述した実施形態では、第２メモリブロッ
クに第１メモリブロックのパリティビットを記憶した例
について述べた。本発明はかかる実施形態に限定される
ものではない。例えば、符号理論で扱われる他の誤り検
出・誤り訂正の手法を利用して、その符号を第２メモリ
ブロックに記憶してもよい。以上の実施形態において説
明した発明を整理して、付記として開示する。

【００８８】（付記１） 書き込み動作時に、複数の第
１メモリブロックのうち選択された該第１メモリブロッ
クにデータを書き込むとともに、前記第１メモリブロッ
クに記憶されたデータを再生するための再生データを第
２メモリブロックに書き込み、読み出し動作時に、選択
された前記第１メモリブロックから前記データを直接読
み出す第１動作と、選択された前記第１メモリブロック
を動作せず、非選択の第１メモリブロックに記憶された
前記データおよび前記第２メモリブロックに記憶された
前記再生データから前記データを再生する第２動作との
少なくともいずれかを実行することで、前記データを読
み出すことを特徴とする半導体メモリの動作制御方法。

【００８９】（付記２） 付記１記載の半導体メモリの
動作制御方法において、前記読み出し動作が連続して実
行される時に、前記第２動作のみを順次実行することで
前記データを読み出すことを特徴とする半導体メモリの
動作制御方法。 （付記３） 付記２記載の半導体メモリの動作制御方法
において、前記第２動作を並列に動作させることを特徴
とする半導体メモリの動作制御方法。

【００９０】（付記４） 付記１記載の半導体メモリの
動作制御方法において、前記第１動作および前記第２動
作の少なくともいずれかを並列に動作させることを特徴
とする半導体メモリの動作制御方法。 （付記５） 付記４記載の半導体メモリの動作制御方法
において、前記読み出し動作の外部からの要求を、前記
第１メモリブロックが読み出し動作を１回実行するため
に必要な読み出しサイクルより短い周期で受け付けるこ
とを特徴とする半導体メモリの動作制御方法。

【００９１】（付記６） 付記１記載の半導体メモリの
動作制御方法において、前記第２メモリブロックの再生
データは、前記第１メモリブロックのパリティビットで
あることを特徴とする半導体メモリの動作制御方法。 （付記７） データを記憶する複数の第１メモリブロッ
クと、前記第１メモリブロックに記憶された前記データ
を再生するための再生データを記憶する第２メモリブロ
ックと、読み出し動作時に、選択された前記第１メモリ
ブロックから前記データを直接読み出す第１動作と、選
択された前記第１メモリブロックを動作せず、非選択の
第１メモリブロックに記憶された前記データおよび前記
第２メモリブロックに記憶された前記再生データから前
記データを再生する第２動作との少なくともいずれかを
実行する読み出し制御回路とを備えていることを特徴と
する半導体メモリ。

【００９２】（付記８） 付記７記載の半導体メモリに
おいて、前記読み出し制御回路は、前記読み出し動作時
に、前記第２動作のみを実行することで前記データを読
み出すことを特徴とする半導体メモリ。 （付記９） 付記８記載の半導体メモリの動作制御方法
において、前記第２動作を並列に動作させることを特徴
とする半導体メモリの動作制御方法。

【００９３】（付記１０） 付記７記載の半導体メモリ
において、前記読み出し制御回路は、前記第１動作およ
び前記第２動作の少なくともいずれかを並列動作させる
ことを特徴とする半導体メモリ。 （付記１１） 付記１０記載の半導体メモリにおいて、
前記読み出し動作の外部からの要求を、前記第１メモリ
ブロックが読み出し動作を１回実行するために必要な読
み出しサイクルより短い周期で受け付けることを特徴と
する半導体メモリ。

【００９４】（付記１２） 付記７記載の半導体メモリ
において、複数の前記第１メモリブロックのうち所定数
と、複数の前記第２メモリブロックのいずれかとで構成
される複数のメモリブロックグループを備え、前記各第
１メモリブロックは、複数の前記メモリブロックグルー
プに属し、一つの前記メモリブロックグループに属する
前記第１メモリブロックは、他の前記メモリブロックグ
ループでは互いに同じにならないことを特徴とする半導
体メモリ。

【００９５】（付記１３） 付記１２記載の半導体メモ
リにおいて、前記読み出し制御回路は、一つの前記第１
メモリブロックが属する複数の前記メモリブロックグル
ープにおいて、前記第１動作および前記第２動作の少な
くともいずれかを並列動作させることを特徴とする半導
体メモリ。 （付記１４） 付記１２記載の半導体メモリにおいて、
前記メモリブロックグループは、アドレス信号により識
別され、該メモリブロックグループに属する前記第１メ
モリブロックは、前記アドレス信号の一部のビットが共
通であることを特徴とする半導体メモリ。

【００９６】（付記１５） 付記７記載の半導体メモリ
において、前記第１および第２メモリブロックの動作状
態をそれぞれ表す複数のフラグ回路と、前記フラグ回路
の出力およびアドレス信号に応じて前記第１および第２
メモリブロックの少なくともいずれかを選択するブロッ
ク選択回路とを備えていることを特徴とする半導体メモ
リ。

【００９７】（付記１６） 付記１５記載の半導体メモ
リにおいて、前記フラグ回路は、該フラグ回路に対応す
る前記ブロック選択回路が出力するメモリブロック選択
信号に応じて前記動作状態を変化することを特徴とする
半導体メモリ。 （付記１７） 付記１６記載の半導体メモリにおいて、
前記フラグ回路は、該フラグ回路に対応する前記メモリ
ブロック選択信号の出力に応答して前記動作状態を「動
作」に変化させ、対応する前記メモリブロック選択信号
の出力から所定の時間後に前記動作状態を「非動作」に
変化させることを特徴とする半導体メモリ。

【００９８】（付記１８） 付記７記載の半導体メモリ
において、前記第２メモリブロックの再生データは、前
記第１メモリブロックのパリティビットであることを特
徴とする半導体メモリ。

【００９９】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。

【０１００】

【発明の効果】請求項１、請求項３の半導体メモリの動
作制御方法および請求項５、請求項７の半導体メモリで
は、読み出し動作の受け付け間隔（サイクルタイム）を
従来に比べ短くできる。この結果、半導体メモリを高速
に動作でき、データの読み出しレートを向上できる。

【０１０１】請求項２の半導体メモリの動作制御方法お
よび請求項６の半導体メモリでは、制御回路を簡易に構
成できる。この結果、半導体メモリのチップサイズを小
さくでき、製造コストを低減できる。請求項４の半導体
メモリの動作制御方法および請求項１０の半導体メモリ
では、第２メモリブロックの記憶容量を最小限にでき
る。したがって、第２メモリブロックのレイアウトサイ
ズを小さくでき、半導体メモリのチップサイズを小さく
できる。

【０１０２】請求項８の半導体メモリでは、第１および
第２メモリブロックを簡単な規則で配置できるため、レ
イアウト設計が容易になる。配線に必要なレイアウト面
積を小さくできる。この結果、半導体メモリのチップサ
イズを小さくできる。また、上記配線長が短くなること
で、第１および第２メモリブロックをより高速に動作で
きる。請求項９の半導体メモリでは、ブロック選択回路
の回路規模を小さくできる。

【図面の簡単な説明】

【図１】本発明の基本原理を示す説明図である。

【図２】図１の半導体メモリの読み出し動作を示すタイ
ミング図である。

【図３】本発明の第１の実施形態を示す説明図である。

【図４】図３のSDRAMの読み出し動作を示すタイミング
図である。

【図５】本発明の第２の実施形態を示すブロック図であ
る。

【図６】図５のフラグ回路部およびブロック選択回路の
詳細を示すブロック図である。

【図７】図５のスイッチ回路部８の詳細を示すブロック
図である。

【図８】図７のスイッチ回路C1の詳細を示すブロック図
である。

【図９】図７のスイッチ回路C2の詳細を示すブロック図
である。

【図１０】第２の実施形態のSDRAMの読み出し動作を示
すタイミング図である。

【図１１】図１０の第１動作におけるスイッチ回路部の
動作を示す説明図である。

【図１２】図１０の第２動作におけるスイッチ回路部の
動作を示す説明図である。

【図１３】図１０の読み出し動作の概要を示す説明図で
ある。

【図１４】第２の実施形態における読み出し動作の別の
制御例を示す説明図である。

【図１５】第２の実施形態のSDRAMの書き込み動作の概
要を示すタイミング図である。

【図１６】第２の実施形態のSDRAMの書き込み動作時の
スイッチ回路部の動作を示すタイミング図である。

【図１７】本発明の第３の実施形態を示す説明図であ
る。

【図１８】第３の実施形態の読み出し動作の概要を示す
説明図である。

【図１９】本発明の第４の実施形態を示す説明図であ
る。

【図２０】図１９の第１および第２メモリブロックの関
係を示す説明図である。

【図２１】第４の実施形態のSDRAMの読み出し動作を示
すタイミング図である。

【図２２】第２の実施形態における第１および第２メモ
リブロックの別の配置例を示す説明図である。

【図２３】従来の半導体メモリのメモリコアを示す回路
図である。

【図２４】従来の読み出し動作の問題点を示すタイミン
グ図である。

【符号の説明】

１０ 読み出し制御回路 １２ 読み出し制御回路 １４ ブロック選択回路 １６ フラグ回路部 １８ スイッチ回路部 ２０ データ入出力回路 ２２ デコーダ ２２ａ EOR回路 ２２ｂ スイッチ ２２ｃ スイッチ ２２ｄ 制御回路 ２４ 動作判定回路 ２４ａ EOR回路 ２４ｂ スイッチ ２４ｃ スイッチ ２４ｄ 制御回路 ２６ 第２メモリブロック選択回路 ２８ 第１メモリブロック選択回路 ３０ および遅延回路 A0〜A5 アドレス信号 BL、/BL ビット線 C1、C2 スイッチ回路 CLK クロック信号 DQ データ信号 FH0〜FH3、FV0〜FV3 フラグ回路 FLH0〜FLH3、FLV0〜FLV3 フラグ信号 FLM0〜FLM15 フラグ信号 FM0〜FM15 フラグ回路 GH0〜GH3、GV0〜GV3 メモリブロックグループ H0a〜H0d、...、H3a〜H3d 第２メモリブロック H0〜H3 第２メモリブロック M0〜M15 第１メモリブロック M0a〜M0d、M1a〜M1d、...、M15a〜M15d 第１メモリブ
ロック OP0〜OP15 動作中信号 P00、P01、P02 入出力ポート P20、P21、P22 入出力ポート RD 読み出しコマンド RESET0〜RESET15 リセット信号 RESETH0〜RESETH3、RESETV0〜RESETV3 リセット信号 S0〜S15 選択信号 SET0〜SET15 セット信号 SETH0〜SETH3、SETV0〜SETV3 セット信号 SM0-SM15、SH0-SH3、SV0-SV3 ブロック選択信号 V0〜V3 第２メモリブロック V0a〜V0d、...、V3a〜V3d 第２メモリブロック WL ワード線 Z0〜Z15 第２メモリブロック

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B060 DA04 5M024 AA50 BB27 BB30 BB35 BB36 DD73 DD90 DD95 DD99 GG20 LL01 MM09 PP01 PP02 PP03 PP07 PP10

Claims (10)

【特許請求の範囲】
1. 【請求項１】 書き込み動作時に、複数の第１メモリブ
   ロックのうち選択された該第１メモリブロックにデータ
   を書き込むとともに、前記第１メモリブロックに記憶さ
   れたデータを再生するための再生データを第２メモリブ
   ロックに書き込み、 読み出し動作時に、選択された前記第１メモリブロック
   から前記データを直接読み出す第１動作と、選択された
   前記第１メモリブロックを動作せず、非選択の第１メモ
   リブロックに記憶された前記データおよび前記第２メモ
   リブロックに記憶された前記再生データから前記データ
   を再生する第２動作との少なくともいずれかを実行する
   ことで、前記データを読み出すことを特徴とする半導体
   メモリの動作制御方法。
2. 【請求項２】 請求項１記載の半導体メモリの動作制御
   方法において、 前記読み出し動作が連続して実行される時に、前記第２
   動作のみを順次実行することで前記データを読み出すこ
   とを特徴とする半導体メモリの動作制御方法。
3. 【請求項３】 請求項１記載の半導体メモリの動作制御
   方法において、 前記第１動作および前記第２動作の少なくともいずれか
   を並列に動作させることを特徴とする半導体メモリの動
   作制御方法。
4. 【請求項４】 請求項１記載の半導体メモリの動作制御
   方法において、 前記第２メモリブロックの再生データは、前記第１メモ
   リブロックのパリティビットであることを特徴とする半
   導体メモリの動作制御方法。
5. 【請求項５】 データを記憶する複数の第１メモリブロ
   ックと、 前記第１メモリブロックに記憶された前記データを再生
   するための再生データを記憶する第２メモリブロック
   と、 読み出し動作時に、選択された前記第１メモリブロック
   から前記データを直接読み出す第１動作と、選択された
   前記第１メモリブロックを動作せず、非選択の第１メモ
   リブロックに記憶された前記データおよび前記第２メモ
   リブロックに記憶された前記再生データから前記データ
   を再生する第２動作との少なくともいずれかを実行する
   読み出し制御回路とを備えていることを特徴とする半導
   体メモリ。
6. 【請求項６】 請求項５記載の半導体メモリにおいて、 前記読み出し制御回路は、前記読み出し動作時に、前記
   第２動作のみを実行することで前記データを読み出すこ
   とを特徴とする半導体メモリ。
7. 【請求項７】 請求項５記載の半導体メモリにおいて、 前記読み出し制御回路は、前記第１動作および前記第２
   動作の少なくともいずれかを並列動作させることを特徴
   とする半導体メモリ。
8. 【請求項８】 請求項５記載の半導体メモリにおいて、 複数の前記第１メモリブロックのうち所定数と、複数の
   前記第２メモリブロックのいずれかとで構成される複数
   のメモリブロックグループを備え、 前記各第１メモリブロックは、複数の前記メモリブロッ
   クグループに属し、 一つの前記メモリブロックグループに属する前記第１メ
   モリブロックは、他の前記メモリブロックグループでは
   互いに同じにならないことを特徴とする半導体メモリ。
9. 【請求項９】 請求項５記載の半導体メモリにおいて、 前記第１および第２メモリブロックの動作状態をそれぞ
   れ表す複数のフラグ回路と、 前記フラグ回路の出力およびアドレス信号に応じて前記
   第１および第２メモリブロックの少なくともいずれかを
   選択するブロック選択回路とを備えていることを特徴と
   する半導体メモリ。
10. 【請求項１０】 請求項５記載の半導体メモリにおい
    て、 前記第２メモリブロックの再生データは、前記第１メモ
    リブロックのパリティビットであることを特徴とする半
    導体メモリ。