CN1380698A - 半导体存储器中高速读出操作的方法和装置 - Google Patents

Abstract

数据被存储到多个第一存储器块中,而用来再生此数据的再生数据被存储到第二存储器块中。在读出操作中,直接从被选择的第一存储器块读出数据,或从存储在未被选择的第一存储器块中的数据以及存储在第二存储器块中的再生数据来再生此数据。就有可能在此第一存储器块的读出操作过程中执行一个额外的读出操作。因此,来自外部的读出操作请求能够在短于读出周期的间隔内被接收。亦即,半导体存储器能够以更高的速度运行,其数据读出速率得以改善。

Description

半导体存储器中高速读出操作的方法和装置

技术领域

本发明涉及到提高半导体存储器的速度。

背景技术

图1示出了诸如DRAM的半导体存储器的存储核心。存储核心(也称为存储块或存储块体)具有多个排列成矩阵的存储器单元MC。这些存储器单元MC被分别连接到沿图中水平方向布置的字线WL0、WL1、WL2、…以及沿图垂直方向布置的位线对BL0-/BL0、BL1-/BL1、…。位线对BL0-/BL0、BL1-/BL1、…被连接到各自的读出放大器SA。

在这种类型的半导体存储器的读出操作中，字线被选择来开启存储器单元MC的传送晶体管，使存储器单元MC的数据被读出到位线对。读出的数据被读出放大器SA放大，并被输出到外部。然后，位线对被预充电(被平衡)，从而完成读出操作。

例如，从图中粗方框所示的存储器单元MC读出的数据段，通过位线对BL1，/BL1被传输到读出放大器SA。亦即，位线对BL1，/BL1在这些存储器单元MC中被共享。在此例子中，连接到位线对BL1，/BL1的存储器单元MC从图中顶部开始保持“0数据”、“1数据”、“0数据”和“0数据”。

图2示出了上述DRAM的读出操作。当图1所示字线WL0被选择时，数据从连接到字线WL0的存储器单元MC被读出到位线BL1。这降低了位线BL1的电压(图2(a))。然后，读出放大器SA工作，以放大位线对BL1，/BL1中的电压差(图2(b))。在“0数据”读出之后，位线对BL1，/BL1被预充电，从而完成读出周期(图2(c))。

若在选择字线WL0的选择过程中字线WL1被选择，则数据从保持“1数据”的存储器单元MC被读出到位线BL1(图2(d))。此处，由于位线BL1的电压已经被放大到低电平，故在保持“1数据”的存储器单元MC中发生数据崩溃。若数据从连接到位线/BL1并保持“0数据”的存储器单元MC被读出，则在这些存储器单元MC中也发生数据崩溃(图2(e))。

如上所述，存储核心中的多个字线的同时激活引起数据崩溃。因此，已经不可能在短于周期间隔的时间内在连接到同一个位线的多个存储器单元MC上执行读出操作。换言之，单个存储核心上读出操作的请求间隔已经必须大于或等于读出周期(周期时间)。

上述问题是半导体存储器高速运行的一个障碍，阻碍了数据读出速率的改善。特别是，由于需要预充电时间且为了减小存储核心面积常常配备有更长的位线，故DRAM具有比SRAM等更长的周期时间。这样，上述问题就很严重。

发明内容

本发明的目的是提供一种能够高速运行以改善数据读出速率的半导体存储器。

根据本发明的一种情况，数据被存储在多个第一存储器块中，而用来产生存储在第一存储器块中的数据的再生数据被存储在第二存储器块中。在读出操作中，执行第一操作或第二操作来读出数据。在第一操作中，数据被直接从多个第一存储器块中的被选择的第一存储器块读出。在第二操作中，被选择的第一存储器块不工作，数据从存储在未被选择的第一存储器块中的数据以及存储在第二存储器块中的再生数据被再生。

于是，并行执行第一操作或第二操作，使得在第一存储器块被读出数据的情况下能够读出第一存储器块中的数据。因此，从存储器外部提出的读出操作请求，能够在短于第一存储器块执行单个读出操作所需的读出周期的间隔内被接收。结果，半导体能够高速运行，数据读出速率得到了改善。

例如，在写入操作中，数据被写入到多个第一存储器块中的一个被选择的第一存储器块。同时，用来再生存储在第一存储器块中的数据的再生数据，被写入到第二存储器块。

根据本发明的另一种情况，第一存储器块的奇偶校验位被存储在第二存储器块中作为再生数据。由于用来再生第一存储器块的各个存储器单元的再生数据能够被构造成单个位，故有可能将第二存储器块的存储容量减为最小。因此，第二存储器块的布局尺寸能够被缩小，半导体存储器的芯片尺寸得以减小。

根据本发明的另一种情况，半导体存储器包括多个存储器块组，各由多个第一存储器块中的预定数目(除了“1”以外)的第一存储器块以及多个第二存储器块中的任何一个组成。每个第一存储器块属于多个存储器块组。属于一个存储器块组的多个第一存储器块，不同时属于其它存储器块组。

借助于例如将第一存储器块排列成矩阵并指定对应于分别沿水平方向和垂直方向对准的多个第一存储器块的第二存储器块(二维结构的存储器块组)，能够容易地构成存储器块组。此处，由地址信号来指明存储器块组。属于一个存储器块组的第一存储器块的地址位，部分地具有相同的值。由于能够用简单的规则来安排第一和第二存储器块，故方便了布局设计。这能够防止互连第一和第二存储器块的布线复杂化并减小布线所需的布局尺寸。结果，能够制造芯片尺寸更小的半导体存储器。此外，上述布线长度的减小使得有可能在更高的速度下运行第一和第二存储器块。

由于来自存储器外部的读出操作请求在短于第一存储器块的读出周期的间隔内被接收，且至少第一操作或第二操作在多个存储器块组上被并行执行，故有可能缩短请求被接收的间隔(周期时间)。

根据本发明的另一种情况，半导体存储器包括多个标志电路和块选择电路。标志电路分别指出第一和第二存储器块的工作状态。由于块选择电路仅仅必须根据标志电路的输出和地址信号来选择至少第一或第二存储器块，故电路规模能够更小。例如，标志电路响应于对应此标志电路的存储器块选择信号的输出，将工作状态改变为“工作”，块选择信号从块选择电路输出。在相应的存储器块选择信号输出之后的预定时间，它们将工作状态改变为“不工作”。

根据本发明的另一种情况，在连续执行读出操作的过程中，半导体存储器仅仅相继执行第二操作以读出数据。这消除了对应该执行第一操作还是第二操作作出决定的需要，致使能够简单地构成控制电路。结果，能够使半导体存储器的芯片尺寸更小，制造成本得以降低。

附图说明

从结合附图的下列详细描述中，本发明的性质、原理、和用途将变得更为明显，在这些附图中用相同的参考号来表示相同的部分，其中：

图1是电路图，示出了常规半导体存储器的存储核心；

图2是时间图，示出了常规读出操作中的问题；

图3A-3C是说明图，示出了本发明的基本原理；

图4是时间图，示出了图3的半导体存储器的读出操作；

图5是说明图，示出了本发明的第一实施方案；

图6是时间图，示出了图5的SDRAM的读出操作；

图7是方框图，示出了本发明的第二实施方案；

图8是方框图，示出了图7的标志电路单元和块选择电路的细节；

图9是方框图，示出了图7的开关电路单元的细节；

图10是方框图，示出了图9的开关电路C1的细节；

图11是方框图，示出了图9的开关电路C2的细节；

图12是时间图，示出了第二实施方案中的SDRAM的读出操作；

图13是说明图，示出了开关电路单元在图12的第一操作过程中的工作；

图14是说明图，示出了开关电路单元在图12的第二操作过程中的工作；

图15是说明图，示出了图12的读出操作概况；

图16是说明图，示出了第二实施方案中的读出操作控制的另一个例子；

图17是时间图，示出了第二实施方案中的SDRAM的写入操作概况；

图18是说明图，示出了开关电路单元在第二实施方案中的SDRAM的写入操作过程中的操作；

图19是说明图，示出了本发明的第三实施方案；

图20是说明图，示出了第三实施方案中的读出操作概况；

图21是说明图，示出了本发明的第四实施方案；

图22是说明图，示出了图21的第一和第二存储器块之间的关系；

图23是时间图，示出了第四实施方案中的SDRAM的读出操作；而

图24是说明图，示出了第二实施方案中的第一和第二存储器块的安排的另一个例子。

具体实施方式

以下参照附图来描述本发明的实施方案。

图3示出了本发明的基本原理。

半导体存储器具有：第一存储器块M0、M1、M2和M3，用来存储从存储器外部写入的数据；第二存储器块H0，用来存储储存在第一存储器块M0-M3中的再生数据的再生数据；以及读出控制电路10。第一存储器块M0-M3由地址信号位A0和A1的2位(块选择地址)来指明。第一存储器块M0-M3中的存储器单元由较低的地址来指明。第二存储器块H0具有对应于第一存储器块M0(或M1-M3)中的存储器单元的存储器单元。诸如第一存储器块M0-M3的奇偶校验位的再生数据，被写入到第二存储器块H0。第一存储器块M0-M3和第二存储器块H0能够彼此独立地工作。

图3A示出了写入操作，其中数据被写入到粗方框所示的第一存储器块M2的预定区域。在写入操作之前，第一存储器块M2的粗方框区域包含“0数据”。对应于粗方框区域的第一存储器块M0、M1和M3分别包含“0数据”、“1数据”和“0数据”。对应于粗方框区域的第二存储器块H0包含存储在第一存储器块M0-M3中的数据(此例子中是“1数据”)的偶数奇偶校验位。亦即，第一存储器块M0-M3的“1数据”的数目与第二存储器块H0的“1数据”的数目加起来为偶数。

在写入操作中，读出控制电路10将“1数据”写入到第一存储器块M2的粗方框区域。接着，读出控制电路10从第一存储器块M0-M3读出数据，并将这些数据段的偶数奇偶校验位写入到第二存储器块H0。利用写入操作，图3B所示的数据被存储在第一存储器块M0-M3以及第二存储器块H0中。

顺便说一下，在写入操作中，读出控制电路10可以从读取存储在第一存储器块M2中的“0数据”和存储在第二存储器块H0中的“1数据”开始，并仅当待要新写入的数据不同于存储在第一存储器块M2中的数据时，才将反转的数据写入到第二存储器块H0。

对于读出操作，读出控制电路10执行图3B所示的第一操作或图3C所示的第二操作。在第一操作中，读出控制电路10直接从根据地址信号被选择的第一存储器块M2读取“1数据”。在第二操作中，读出控制电路10不操作被选择的第一存储器块M2，而是操作未被选择的第一存储器块M0、M1、M3、以及第二存储器块H0。然后，读出控制电路10从图3C中粗方框所示的各个区域分别读取“0数据”、“1数据”、“0数据”和“0数据”，并输出这些数据段的奇偶校验位作为存储在第一存储器块M2中的数据。亦即，在第二操作中，存储在存储器块M2中的数据被再生而无需操作被选择的第一存储器块M2。

图4示出了在上述半导体存储器中的读出操作的时刻。在此例子中，第一存储器块M2(A0＝0，A1＝1)的读出命令RD被顺序馈送。馈送读出命令RD的间隔(作为半导体存储器产品规格的外部周期时间)是第一存储器块M0-M3和第二存储器块H0的读出操作所需周期时间(内部周期时间)的一半。

一开始，读出命令RD以及地址信号(A0＝0，A1＝1和更低的地址)从存储器外部被馈送(图4(a))。读出控制电路10选择第一存储器块M2中的一个预定的字线WL，以便直接从第一存储器块M2读出数据(图4(b))。顺便说一下，波形几乎与字线WL相反，相位与预充电信号相同。当预充电信号处于高电平时，位线BL和/BL被预充电。

当第一存储器块M2正放大其位线BL和/BL上的数据时，第一存储器块M2的下一个读出命令RD被馈送(图4(c))。由于第一存储器块M2处于运行中，故读出控制电路10开始第一存储器块M0、M1、M3、以及第二存储器块H0的运行(图4(d))。在第一存储器块M0、M1、M3、以及第二存储器块H0的运行过程中，读出数据从第一存储器块M2被输出(图4(e))。

当第一存储器块M0、M1、M3、以及第二存储器块H0正放大其位线BL和/BL上的数据时，下一个读出命令RD被馈送(图4(f))。由于第一存储器块M2不处于运行中，故读出控制电路10开始第一存储器块M2的运行(图4(g))。在第一存储器块M2的运行过程中，读出控制电路10输出从第一存储器块M0、M1、M3、以及第二存储器块H0读出的数据的奇偶校验位作为在第一存储器块M2的读出数据(图4(h))。

以这种方式，根据本发明，即使第一存储器块M2处于操作中，其它的第一存储器块M0、M1、M3、以及第二存储器块H0也能够被用来间接读出第一存储器块M2的数据。这使得有可能在第一存储器块M2的工作过程中接收对第一存储器块M2的下一个读出请求。结果，外部周期时间，即从存储器外部馈送读出命令RD的间隔，能够被减小到一半，使半导体存储器的数据读出速率二倍于之前。亦即，半导体存储器能够以更高的速度运行。

图5示出了本发明的第一实施方案。与上述基本原理相同的元件用相同的参考号或符号来表示。此半导体存储器被制作成时钟同步DRAM(SDRAM)。此SDRAM具有16个排列在4×4矩阵中的第一存储器块M0-M15、4个第二存储器块H0-H3、以及一个读出控制电路12。除了图中所示的那些外，此SDRAM还包括地址输入电路、时钟输入电路、命令信号输入电路、数据信号的输入/输出电路、命令译码器、用来执行读出、写入和刷新操作的控制电路、等等。第一和第二存储器块以下也可以简称为块。读出控制电路12具有与图3的读出控制电路10几乎相同的功能。

块M0-M15用从存储器外部馈送的地址信号A0-A3(块选择地址)的4位来指明。块M0-M15各具有多个分别连接到字线和位线的存储器单元，并能够独立地工作。在读出操作中，块M0-M15根据上地址信号选择一个字线，并将数据从连接到此字线的存储器单元输出到位线。输出到位线的数据被读出放大器放大。在被放大的数据段中，对应于较低地址信号的则被输出到外部作为读出数据。

分别制作第一存储器块M0-3、M4-7、M8-11、M12-15的第二存储器块H0-H3。第二存储器块H0-H3中的各个存储器单元保持其相应4个第一存储器块中保持的数据的奇偶校验位作为再生数据。再生数据可以是单个位。因此，第二存储器块H0-H3可以具有相同于第一存储器块M0-M15的存储容量。由于第二存储器块H0-H3的存储容量能够被减为最小，故有可能减小第二存储器块H0-H3的布局尺寸。

接着，参照图5和6来给出上述SDRAM中的读出操作的描述。在此例子中，在块M8上执行单个读出操作之前，在块M6上执行3个相继的读出操作。图5(a)、(b)、(c)、(d)和(e)分别对应于图6(a)、(b)、(c)、(d)和(e)，示出了操作的二个时钟周期。在图5和6中，粗虚线表示正执行读出操作前半部分的那些块。阴影表示正执行读出操作后半部分的那些块。读出操作的前半部分对应于从选择字线到开始读出放大器工作。读出操作的后半部分对应于从读出放大器工作到输出读出数据和对位线进行预充电。如图6所示，各个块的读出操作(内部周期)需要4个时钟周期(前半部分+后半部分)。

(a)一开始，与时钟信号CLK同步，SDRAM接收读出命令RD和用来访问块M6的地址信号。读出控制电路12选择粗虚线所示的块M6，并以相同于上述基本原理的方式开始第一操作。

(b)与第二时钟信号CLK同步，SDRAM接收读出命令RD和用来访问块M6的地址信号。读出控制电路12选择图5中粗虚线所示的块M4、M5、M7和H1，并以相同于上述基本原理的方式开始第二操作。阴影块M6执行读出操作的后半部分以输出读出数据。

(c)接着，与第四时钟信号CLK同步，馈送读出命令RD和用来访问块M6的地址信号。由于块M6的操作已经完成，故读出控制电路12重新选择粗虚线所示的块M6，并开始第一操作。阴影块M4、M5、M7和H1执行读出操作的后半部分以输出读出数据。

(d)接着，与第六时钟信号CLK同步，馈送读出命令RD和用来访问块M8的地址信号。由于块M9不处于工作中，故读出控制电路12选择粗虚线所示的块M8，并开始第一操作。阴影块M6执行读出操作的后半部分以输出读出数据。

(e)接着，与第八和第九时钟信号CLK同步，执行块M8的读出操作的后半部分，输出读出数据。如已经描述的那样，本实施方案能够提供相同于上述基本原理的效果。而且，在此实施方案中，在读出操作中，执行第一操作，直接从被选择的第一存储器块读出数据，或者执行第二操作，从存储在未被选择的第一存储器块中的数据以及存储在第二存储器块中的再生数据而再生数据。因此，读出操作的请求能够在短于读出周期的间隔内被接收。亦即，读出命令被接收的间隔(周期时间)能够比先前更短。结果，SDRAM能够以更高的速度运行，数据读出速率得以改善。

第二存储器块H0-H3包含第一存储器块M0-M15的奇偶校验位作为再生数据。由于用来再生第一存储器块M0-M15中的各个存储器单元的再生数据可以是单个位，故第二存储器块H0-H3的存储容量能够被减为最小。因此，第二存储器块H0-H3的布局尺寸能够更小，SDRAM的芯片尺寸得以减小。

图7示出了本发明的第二实施方案。相同于上述基本原理和第一实施方案的元件，用完全相同的参考号或符号来表示。此半导体存储器被制作成时钟同步DRAM(SDRAM)。

此SDRAM具有16个排列在4×4矩阵中的第一存储器块M0-M15、8个第二存储器块H0-H3和V0-V3、块选择电路14、标志电路单元16、开关电路单元18、以及数据输入/输出电路20。块选择电路14、标志电路单元16、开关电路单元18、以及数据输入/输出电路20还用作读出控制电路。这些电路以相同于上述基本原理的方式执行第一操作或第二操作。各个第一存储器块M0-M15的存储容量与各个第二存储器块H0-H3和V0-V3的存储容量完全相同。除了图中所示的那些外，此SDRAM还包括地址输入电路、时钟输入电路、命令信号输入电路、命令译码器、用来执行读出、写入和刷新操作的控制电路、等等。

块M0-M15用从存储器外部馈送的地址信号A0-A3(块选择地址)的4位来指明。分别形成了第一存储器块M0-3、M4-7、M8-11、M12-15的第二存储器块H0-H3。分别形成了第一存储器块(M0，M4，M8，M12)、(M1，M5，M9，M14)、(M2，M6，M10，M14)以及(M3，M7，M11，M15)的第二存储器块V0-V3。

在此实施方案中，8个存储器块组GH0、GH1、GH2、GH3、GV0、GV1、GV2和GV3，各由4个沿图的水平方向或垂直方向对准的第一存储器块和单个第二存储器块组成。亦即，各个单个第一存储器块被包括在沿二个方向延伸的二个存储器块组(亦即二维结构的块组)中。存储器块组GH0、GH1、GH2和GH3用地址信号A0-A3中的上二位A2和A3来指明。存储器块组GV0、GV1、GV2和GV3用地址信号A0-A3中的下二位A0和A1来指明。换言之，各个单个第一存储器块属于二个存储器块组。例如，第一存储器块M0属于由块M0、M1、M2、M3和H0组成的存储器块组GH0以及由块M0、M4、M8、M12和V0组成的存储器块组GV0。

属于一个存储器块组的第一存储器块与属于另一存储器块组的多半彼此不重合。例如，在存储器块组GH0中，块M0、M1、M2、M3中的多个块决不一起属于另一存储器块。第二存储器块H0-H3和V0-V3中的各个存储器单元保持着其存储器块组中4个第一存储器块中保持的数据的奇偶校验位。

块选择电路14接收来自存储器外部的地址信号以及来自标志电路16的信息，并将块选择信号SM0-SM15、SH0-SH3、SV0-SV3输出到第一和第二存储器块。标志电路单元16根据来自块选择电路14的控制信号而设定或复位用来指明第一和第二存储器块的工作状态的标志电路(稍后要描述)。

开关电路单元18将第一和第二存储器块输出的数据传输到数据输入/输出电路20，将来自第一存储器块的奇偶数据传输到第二存储器块，并将数据输入/输出电路20输出的数据传输到第一和第二存储器块。

数据输入/输出电路20将来自外部的数据信号DQ(写入数据)馈送到开关电路单元18，并将来自开关电路单元18的读出数据输出到外部作为数据信号DQ。

图8示出了标志电路单元16和块选择电路14的细节。标志电路单元16具有分别对应于第一存储器块M0-M15的标志电路FM0-FM15以及分别对应于第二存储器块H0-H3和V0-V3的标志电路FH0-FH3和FV0-FV3。标志电路FM0-FM15在接收设定信号SET0-SET15时，分别设定标志信号FLM0-FLM15。在接收复位信号RESET0-RESET15时，它们分别使标志信号FLM0-FLM15复位。标志电路FH0-FH3和FV0-FV3在接收设定信号SETH0-SETH3和SETV0-SETV3时，分别设定标志信号FLH0-FLH3和FLV0-FLV3。在接收复位信号RESETH0-RESETH3和RESETV0-RESETV3时，它们分别使标志信号FLH0-FLH3和FLV0-FLV3复位。

块选择电路14具有译码器22、操作决定电路24、第二存储器块选择电路26、第一存储器块选择电路28、以及延迟电路30。译码器22对地址信号A0-A3进行译码，以便输出选择信号S0-S15中的任何一个，用来选择第一存储器块M0-M15。

操作决定电路24接收选择信号S0-S15和标志信号FLM0-FLM15，并输出操作信号OP0-OP15。操作决定电路24确定对应于被激活的选择信号的第一存储器块是否可操作。例如，操作决定电路24接收选择信号S0的激活，当对应于选择信号S0的标志信号FLM0被设定时，激活操作信号OP0，而当标志信号FLM0被复位时，使操作信号OP0不激活。同样，操作决定电路24接收选择信号S6的激活，当对应的标志信号FLM6被设定时，激活操作信号OP6，而当标志信号FLM6被复位时，使操作信号OP6不激活。

第二存储器块选择电路26接收选择信号S0-15和操作信号OP0-OP15，并输出块选择信号SH0-SH3和SV0-SV3，用来选择第二存储器块H0-H3和V0-V3。块选择信号SH0-SH3和SV0-SV3被输出到标志电路单元18的标志电路FH0-FH3和FV0-FV3，分别作为设定信号SETH0-SETH3和SETV0-SETV3。第二存储器块选择电路26接收操作信号OP0-OP15的不激活，从而使块选择信号SH0-SH3和SV0-SV3不激活。第二存储器块选择电路26接收操作信号OP0-OP15中任何一个的激活，从而使块选择信号SH0-SH3和SV0-SV3中的任何一个都不激活。例如，当选择信号S6被激活，同时块M6处于工作中(操作信号OP6被激活)时，用来选择包含块M6的存储器块组GH1(或GV2)的块选择信号SH1(或SV2)被激活。

第一存储器块选择电路28接收选择信号S0-S15、块选择信号SH0-SH3和SV0-SV3、以及操作信号OP0-OP15，并输出块选择信号SM0-SM15，用来选择第一存储器块M0-M15。块选择信号SM0-SM15被输出到标志电路单元18的标志电路FM0-FM15，分别作为设定信号SET0-SET15。当操作信号OP0-OP15不被激活时，第一存储器块选择电路28输出被选择的选择信号作为块选择信号。例如，若选择信号S6被激活，同时块M6不处于工作中(操作信号OP6不被激活)，则块选择信号SM6被激活。块选择信号SM6的排他性激活在块M6上实现第一操作。

当操作信号OP0-OP15中的任何一个被激活时，第一存储器块选择电路28激活包括除了对应于这一操作信号之外的对应于被激活的操作信号的第一存储器块的存储器块组中的第一存储器块的块选择信号。例如，当第一存储器块选择电路28接收选择信号S6的激活以及块选择信号SH1的激活，同时块M6处于工作中(操作信号OP6被激活)时，它激活对应于存储器块组GH1的块M4、M5、M7的块选择信号SM4、SM5、SM7。块选择信号SM4、SM5、SM7、和SH1的激活在块M6上实现第二操作。

延迟电路30输出复位信号RESET0-RESET15、RESETH0-RESETH3和RESETV0-RESETV3，这些是延迟了预定时间的块选择信号SM0-SM15、SH0-SH3和SV0-SV3。复位信号RESET0-RESET15、RESETH0-RESETH3和RESETV0-RESETV3分别被输出到标志电路单元18的标志电路FM0-FM15、FH0-FH3、和FV0-FV3。延迟电路30的延迟时间根据第一和第二存储器块的实际工作时间来设定。亦即，复位信号RESET0-RESET15、RESETH0-RESETH3和RESETV0-RESETV3响应于第一和第二存储器块工作的完成而被输出。

图9示出了开关电路单元18的细节。

开关电路单元18具有多个开关电路C1和开关电路C2。各个开关电路C1将馈送到其输入/输出端子P10的信号输出到其输入/输出端子P11和P12中的一个，并将馈送到输入/输出端子P11和P12的信号的异或输出到输入/输出端子P10。以下输入/输出端子简称端子。第一存储器块M0-M15各被连接到图低部所示开关电路C1的端子P11和P12中的任何一个。开关电路C1的端子P10被相继连接到上部开关电路C1的端子P11或P12。顶部所示开关电路C1的端子P10被连接到开关电路C2的端子P21。

开关电路C2将馈送到其输入/输出端子P20的信号输出到其输入/输出端子P21，并将馈送到输入/输出端子P21和P22的信号的异或输出到输入/输出端子P20。此外，开关电路C2将馈送到端子P21的信号输出到端子P22。端子P20被连接到数据输入/输出电路20的输入/输出端子。端子P22通过奇偶校验位的数据总线被连接到第二存储器块H0-H3和V0-V3。

图10示出了开关电路C1的细节。

开关电路C1包括EOR电路22，它具有连接到端子P10的输出、用来将端子P11连接到EOR电路22a的一个输入或端子P10的开关22b、用来将端子P12连接到EOR电路22a的另一个输入或端子P10的开关22c、以及用来根据读出/写入转换信号而控制开关22a和22b的开关控制电路22d。

在写入操作中，开关控制电路22d将端子P10连接到端子P11或P12。在读出操作中(在第一和第二操作中)，开关控制电路22d将端子P11和P12连接到EOR电路22a的输入。

图11示出了开关电路C2的细节。

开关电路C2包括EOR电路24a、用来将端子P20连接到端子P21或EOR电路24a的输出的开关24b、用来将端子P21直接连接到端子P22的开关24c、以及用来根据第一存储器块的读出/写入转换信号以及第二存储器块的读出/写入转换信而控制开关24b和24c的开关控制电路24d。端子P21和P22被分别连接到EOR电路24a的各个输入。

在写入操作中，开关控制电路22d通过开关24b将端子P20连接到端子P21(数据写入到第一存储器块)，然后通过开关24c将端子P21连接到端子P22(奇偶校验位写入到第二存储器块)。在读出操作中(在第一和第二操作中)，开关控制电路24d通过开关24b将EOR电路24b的输出连接到端子P20。

图12示出了上述SDRAM的读出操作。

在此例子中，在块M7上执行二个相继读出操作之前，在块M6上执行2个相继的读出操作，随之以在块M15上的二个读出操作。如上述图6那样，图中的粗虚线表示读出操作的前半部分，而阴影表示读出操作的后半部分。读出命令RD的馈送间隔(外部周期时间)是内部周期时间的一半。因此，第一操作和第二操作中的至少一个被并行执行。

(a)与时钟信号CLK同步，SDRAM接收读出命令RD和用来访问块M6的地址信号。在接收读出命令RD时，块M0-M15不处于工作中。图8所示的标志电路单元16因而保持标志信号FLM0-FLM15不被激活。因此，当块选择电路24中的操作决定电路24从译码器22接收选择信号S6时，不激活操作信号OP6。

第二存储器块选择电路26接收操作信号OP0-OP15的不激活，以便不激活块选择信号SH0-SH3和SV0-SV3。第一存储器块选择电路28接收操作信号OP0-OP15的不激活以及块选择信号SH0-SH3和SV0-SV3的不激活，并输出选择信号S6作为块选择信号SM6。亦即，仅仅块选择信号SM6被激活，从而开始第一操作。

标志电路单元16响应于块选择信号SM6的激活而设定标志电路FM6，从而激活(设定)标志信号FLM6。亦即，标志电路FM6将第一存储器块M6的运行状态改变为“处于工作”。以这种方式，标志电路FM0-FM15、FH0-FH3和FV0-FV3响应于对应这些标志电路的块选择信号SM0-SM15、SH0-SH3和SV0-SV3的输出而被设定。

(b)与第二时钟信号CLK同步，SDRAM接收读出命令RD和用来访问块M6的地址信号。图8的读出决定电路24接收来自译码器22的选择信号S6和来自标志电路FM6的标志信号FLM6，并激活操作信号OP6。

第二存储器块选择电路26接收操作信号OP6的激活，并激活用来操作包括在与第一存储器块M6所在相同的存储器块组GH1中的第二存储器块H1的块选择信号SH1(图7)。第一存储器块选择电路28接收选择信号S6、操作信号OP6、以及块选择信号SH1的激活，并激活用来操作除了块M6之外的包括块H1的存储器块组GH1中的块M4、M5和M7的块选择信号SM4、SM5和SM7。

结果，块选择电路14选择块M4、M5、M7和H1(存储器块组GH1)，从而以相同于上述基本原理的方式开始第二操作。亦即，在从存储器外部馈送的地址信号A0-A3的4位中，较高的二位A2和A3被排他性地使用。根据块选择信号SM4、SM5、SM7和SH1的激活，标志电路单元16激活标志信号FLM4、FLM5、FLM7和FLH1。

图13示出了第一操作后半部分中开关电路单元18在块M6上的操作。图中粗箭头示出了数据传输路径。用叉号注明的开关是关闭的。“0数据”被馈送到连接于关闭开关的EOR电路的输入。从块M6读出的数据用多个开关电路C1与“0数据”进行逻辑运算(异或)，并通过开关电路C2被传输到数据输入/输出电路20。结果，读出的数据在逻辑电平不改变的情况下被传输到开关电路C2。

图8所示的延迟电路30在块M6上完成第一操作时，输出复位信号RESET6。标志电路FM6响应于复位信号RESET6而被复位，使标志信号FLM6不激活。亦即，标志电路FM6将第一存储器块M6的工作状态改变为“不工作”。以这种方式，标志电路FM0-FM15、FH0-GH3和FV0-FV3响应于对应这些标志电路的块选择信号SM0-SM15、SH0-SH3和SV0-SV3的激活之后的预定时间而被复位。

(c)接着，与第四时钟信号CLK同步(图12)，馈送读出命令RD和用来访问块M7的地址信号。在接收读出命令RD时，块M6上的第二操作处于执行中。图8所示的标志电路单元16的标志信号FLM4、FLM5、FLM7和FLH1被激活。因此，操作决定电路24从译码器22接收选择信号S7，从而激活操作信号OP7。

第二存储器块选择电路26接收操作信号OP7的激活，并激活用来操作包括在与第一存储器块M7所在相同的存储器块组GV3中的第二存储器块V3的块选择信号SV3。第一存储器块选择电路28接收选择信号S7、操作信号OP7、以及块选择信号SV3的激活，并激活用来操作除了包括块M3的存储器块组GV3中的M7之外的块M3、M11和M15的块选择信号SM3、SM11和SM15。

结果，块选择电路14选择块M3、M11、M15和V3(存储器块组GV3)，从而开始第二操作。亦即，在从存储器外部馈送的地址信号A0-A3的4位中，较低的二位A0和A1被排他性地使用。根据块选择信号SM3、SM11、SM15和SV3的激活，标志电路单元16激活标志信号FLM3、FLM11、FLM15和FLV3。

图14示出了第二操作后半部分中开关电路单元18在块M4、M5、M7和H1上的操作。如图13中那样，“0数据”被馈送到连接于关闭开关的EOR电路的输入。从块M4和M5读出的数据段用开关电路C1的EOR电路进行逻辑运算(异或)(图14(a))。操作的结果用另一个开关电路C1的EOR电路与从块M7读出的数据进行逻辑运算(图14(b))。此运算结果通过开关电路C1被传输，以便与从块H1读出的数据进行进一步的逻辑运算(图14(c))。通过这些逻辑运算，产生块M6的再生数据，并被传输到数据输入/输出电路20。

在块M4、M5、M7和H1上完成第二操作时，图8所示的延迟电路30输出复位信号RESET4、RESET5、RESET7和RESETH1。标志电路FM6响应于这些复位信号而被复位，使标志信号FLM4、FLM5、FLM7和FLH1不激活。

(d)接着，与第六时钟信号CLK同步(图12)，馈送读出命令RD和用来访问块M7的地址信号。由于块M7已经完成其操作，故读出控制电路14选择粗虚线所示的块M7，并以相同于上述(a)的方式开始第一操作。如在上述(c)中那样，SDRAM在阴影所示的块M3、M11、M15和V3上执行第二操作的后半部分。

(e)与第八时钟信号CLK同步，馈送读出命令RD和用来访问块M15的地址信号。由于块M15不处于工作中，故块选择电路14以相同于上述(a)的方式开始第一操作。如在上述(b)中那样，SDRAM也在阴影所示的块M7上执行第一操作的后半部分，从而输出读出数据。

(f)与第10和第11时钟信号CLK同步，执行块M15上的第一操作的后半部分。

(g)与第12时钟信号CLK同步，馈送读出命令RD和用来访问块M15的地址信号。由于块M15不处于工作中，故块选择电路14以相同于上述(a)的方式开始第一操作。

(h)与第14和第15时钟信号同步，执行块M15上的第一操作的后半部分。

图15(a)-(h)示出了图12(a)-(h)所示的读出操作的概况。粗虚线指出的块处于读出操作的前半部分，而阴影部分指出的处于读出操作的后半部分。

图16示出了图8所示的第二存储器块选择电路26执行不同控制的读出操作例子。

在此例子中，在读出命令RD与第二时钟信号CLK同步(块M6的读出)时，第二存储器块选择电路26激活块选择信号V2，而不是图12所示的块选择信号H1。此处，对应于第四、第六、和第八时钟信号的读出操作分别被执行为第一、第二和第二操作。

图17示出了SDRAM中的写入操作的概况。

在将数据写入到第一存储器块M6的情况下，包括块M6的存储器块组GH1和GV1二者中的所有的块M4、M5、M6、M7、H1、M2、M10、M14和V2被激活(图17(a))。然后，写入数据被写入到块M6(图17(b))。

接着，从块M4、M5、M6和M7读出数据。读出数据的异或(奇偶校验位)被写入到块H1(图17(c))。此外，从块M2、M6、M10和M14读出数据，且读出数据的异或(奇偶校验位)被写入到块V2(图17(d))。然后，在被激活的块M4、M5、M6、M7、H1、M2、M10、M14和V2上执行预充电操作，从而完成写入操作(图17(e))。

图18示出了当奇偶校验位在上述写入操作中被写入到块H1时，开关电路单元18的工作(图9)。图中的粗箭头示出了数据传输路径。叉号注明的开关是关闭的。“0数据”被馈送到连接于关闭的开关的EOR电路的输入。然后，从块M4、M5、M6和M7读出的数据的异或(奇偶校验位)被写入到块H1。

此实施方案能够提供与上述基本原理和第一实施方案相同的效果。而且，在此实施方案中，各个第一存储器块被指定到多个存储器块组，致使属于一个存储器块组的多个第一存储器块不一起属于另一个存储器块组。具体地说，第一存储器块M0-M15被安置在4×4矩阵中，且沿水平方向和垂直方向对准的多个第一存储器块被指定到第二存储器块。这方便了存储器块组GH0-GH3和GV0-GV3的构造。由于能够用简单的规则来安置第一和第二存储器块M0-M15、H0-H3和V0-V3，故布局设计变得更容易。因此，能够防止互连第一和第二存储器块M0-M15、H0-H3和V0-V3的布线复杂化，使得能够减小布线所需的布局面积。结果，SDRAM的芯片尺寸能够被做得更小。此外，上述的布线长度的减小使得第一和第二存储器块M0-M15、H0-H3和V0-V3能够以更高的速度运行。

块选择电路14仅仅需要根据从标志电路FM0-FM15、FH0-FH3、FV0-FV3输出的标志信号FLM0-FLM15、FLH0-FLH3、FLV0-FLV3以及地址信号A0-A3来选择第一和第二存储器块M0-M15、H0-H3和V0-V3中的任何一个。这使得能够减小电路规模。

图19和20示出了本发明的第三实施方案。与上述基本原理和第二实施方案相同的元件，用完全相同的参考号或符号来表示。

此半导体存储器被制作成时钟同步DRAM(SDRAM)。与第二实施方案相似，此SDRAM具有16个排列成4×4矩阵的第一存储器块M0-M15、8个第二存储器块H0-H3和V0-V3、以及未示出的块选择电路(读出控制电路)、数据输入/输出电路等。此实施方案的特征是SDRAM仅仅执行第二操作。于是，块选择电路将不作出第一操作或第二操作中哪一个要执行的决定。

图19(a)-(h)和图20(a)-(h)分别示出了对应于图15(a)-(h)和图12(a)-(h)的操作。亦即，即使在此例子中，也在块M7上执行二个相继的读出操作(第二操作)之前，在块M6上执行二个相继的读出操作(第二操作)，随之以在块M15上执行二个读出操作(第二操作)。馈送读出命令RD的间隔(外部周期时间)是内部周期时间的一半。因此，多个第二操作被并行执行。

顺便说一下，此实施方案处置的是涉及到第二存储器块H0-H3的第二操作与涉及到第二存储器块V0-V3的第二操作被轮流执行的情况。虽然如此，涉及到例如第二存储器块H0-H3或第二存储器块V0-V3的多个第二操作还是可以被相继地执行。

此实施方案能够提供与上述第一实施方案相同的效果。而且，在此实施方案中，在读出操作中仅仅执行第二操作。这消除了决定第一操作或第二操作中哪一个要执行的需要，致使能够简单地构造控制电路。结果，有可能减小半导体存储器的芯片尺寸，其制造成本得以降低。

图21示出了本发明的第四实施方案。

此半导体存储器被制作成时钟同步DRAM(SDRAM)。此SDRAM包括：64个排列成4×16矩阵的第一存储器块M0a-M15a、M0b-M15b、M0c-M15c和M0d-M15d；48个第二存储器块H0a-H3a、H0b-H3b，H0c-H3c、H0d-H3d、V0a-V3a、V0b-V3b、V0c-V3c，V0d-V3d、和Z0-Z15；以及未示出的块选择电路(读出控制电路)、数据输入/输出电路等。第一存储器块用地址信号A0-A5(块选择地址)的6位指明。即使在此实施方案中，SDRAM也仅仅执行第二操作。

“H”领头的第二存储器块存储具有相同地址信号A2-A5的4个存储器块的奇偶校验位。“V”领头的第二存储器块存储具有相同地址信号A0、A1、A4和A5的4个存储器块的奇偶校验位。“Z”领头的第二存储器块存储具有相同地址信号A1-A3的4个存储器块的奇偶校验位。

然后，各个存储器块组由4个具有地址信号相同的4位的第一存储器块和一个用来存储这些第一存储器块的奇偶校验位的第二存储器块组构成。因此，各单个第一存储器块属于3个存储器块组。属于一个存储器块组的多个第一存储器块不一起属于另一个存储器块组。

图22示出了第一和第二存储器块之间的关系。

在此实施方案中，图7所示的4×4结构的第一存储器块沿图的深度方向被堆垛成多达4级。沿这一堆垛方向，还安排了用来存储奇偶校验位的第二存储器块Z0-Z15。各单个第一存储器块被包括在沿3个方向延伸的3个存储器块组中(三维结构的存储器块组)。

图23示出了上述SDRAM的读出操作。在此实施方案中，在图22中被示为阴影的块M6d上执行3个相继的读出操作。如上述图6那样，图中的粗虚线示出了读出操作的前半部分，而阴影示出了读出操作的后半部分。此实施方案的SDRAM以前述各实施方案1.5倍的频率运行。前述实施方案的时钟信号CLK被示于图的顶部作为参考。时钟信号CLK的6个周期是第一和第二存储器块的读出操作所需的周期时间。

(a)一开始，与时钟信号CLK同步，馈送读出命令RD和用来访问块M6d的地址信号。SDRAM激活块M4d、M5d、M7d和H1d，从而开始第二操作。

(b)与第二时钟信号CLK同步，馈送读出命令RD和用来访问块M6d的地址信号。SDRAM激活块M2d、M10d、M14d和V2d，从而开始第二操作。

(c)与第四时钟信号CLK同步，馈送读出命令RD和用来访问块M6d的地址信号。SDRAM激活块M6c、M6b、M6a和Z6，从而开始第二操作。亦即，在此实施方案中，在周期时间内能够接收3个读出命令。

此实施方案能够提供与上述各个实施方案相同的效果。

顺便说一下，上述第二和第三实施方案已经处置了4×4结构中的第一存储器块M0-M15构成沿二个方向延伸的二维存储器块组GH0-GH3和GV0-GV3的情况。但本发明不局限于这些实施方案。例如，如图24所示，第一存储器块M0-M15以及第二存储器块H0-H3和V0-V3可以被排列成一行，以存储器块组GH0-GH3和GV0-GV3构造成被图中的虚线连接。即使在这种情况下，存储器块组GH0-GH3和GV0-GV3也是如第二和第三实施方案中那样的二维结构。

上述各个实施方案已经处置了存储器块组为二维结构或三维结构的情况。但本发明不局限于这些实施方案。例如，存储器块组可以被构造成四维或更多维。在此情况下，能够进一步缩短外部周期时间，其数据读出速率得以改善。

上述的第二实施方案已经处置了延迟电路30的延迟时间被用来产生复位信号RESET0-RESET15、RESETH0-RESETH3和RESETV0-RESETV3，以便对标志电路FM0-FM15、FH0-FH3和FV0-FV3进行复位的情况。但本发明不局限于这些实施方案。例如，第一和第二存储器块可以输出用来表明操作完成的信号，以便用这一信号来对标志信号FM0-FM15、FH0-FH3和FV0-FV3进行复位。

上述各个实施方案已经处置了本发明被应用于SDRAM的情况。但本发明不局限于这些实施方案。例如，本发明可以被应用于SRAM或时钟同步DRAM。特别是本发明可以应用于易失半导体存储器。本发明还可以被应用于待要在系统LSI上实现的DRAM的核心等。

上述各个实施方案已经处置了第一存储器块的奇偶校验位被存储到第二存储器块中的情况。但本发明不局限于这些实施方案。例如，可以采用涉及编码理论的其它误差探测/误差修正技术，以便编码被存储到第二存储器块中。

本发明不局限于上述各个实施方案，而是可以作出各种各样的修正而不偏离本发明的构思与范围。在部分或所有的元件中可以作出任何的改进。

Claims (18)

1.一种半导体存储器的操作方法，它包含下列步骤：

在写入操作中，将数据写入到选自多个第一存储器块中的一个第一存储器块中，并将用来产生存储在所述第一存储器块中的所述数据的再生数据写入到第二存储器块；以及

在读出操作中执行第一操作或第二操作，以便读出所述数据，所述第一操作用来直接从被选择的所述第一存储器块读出所述数据，所述第二操作用来从存储在未被选择的第一存储器块中的所述数据以及存储在所述第二存储器块中的所述再生数据，再生所述数据。

2.根据权利要求1的半导体存储器的操作方法，其中在相继执行所述读出操作的过程中，仅仅所述第二操作被相继执行以读出所述数据。

3.根据权利要求2的半导体存储器的操作方法，其中所述第二操作被并行执行。

4.根据权利要求1的半导体存储器的操作方法，其中所述第一操作或所述第二操作中的至少一个被并行执行。

5.根据权利要求4的半导体存储器的操作方法，其中所述读出操作请求在短于所述第一存储器块执行单个读出操作所需读出周期的间隔内被接收。

6.根据权利要求1的半导体存储器的操作方法，其中所述第二存储器块中的所述再生数据是所述第一存储器块的奇偶校验位。

7.一种半导体存储器，它包含：

多个用来存储数据的第一存储器块；

用以存储用来再生存储在所述第一存储器块中的所述数据的再生数据的第二存储器块；以及

用来在读出操作中执行第一操作或第二操作的读出控制电路，所述第一操作用来直接从被选择的所述第一存储器块读出所述数据，所述第二操作用来从存储在未被选择的第一存储器块中的所述数据以及存储在所述第二存储器块中的所述再生数据，再生所述数据。

8.根据权利要求7的半导体存储器，其中所述读出控制电路在所述读出操作中仅仅执行所述第二操作以读出所述数据。

9.根据权利要求8的半导体存储器，其中所述读出控制电路并行执行所述第二操作。

10.根据权利要求7的半导体存储器，其中所述读出控制电路并行执行所述第一操作或所述第二操作中的至少一个。

11.根据权利要求10的半导体存储器，其中所述读出操作请求在短于所述第一存储器块执行单个读出操作所需读出周期的间隔内被接收。

12.根据权利要求7的半导体存储器，它包含

多个存储器块组，各由所述多个第一存储器块中的预定数目的第一存储器块以及多个所述第二存储器块中任何一个组成，且其中：

各个所述第一存储器块属于所述多个存储器块组；且

属于一个所述存储器块组的多个所述第一存储器块不同时属于任何其它的存储器块组。

13.根据权利要求12的半导体存储器，其中

所述读出控制电路在所述第一存储器块之一所属的多个所述存储器块组上并行执行所述第一操作或所述第二操作中的至少一个。

14.根据权利要求12的半导体存储器，其中

所述存储器块组用地址信号指明，且属于所述存储器块组之一的多个所述第一存储器块的地址部分地具有相同的位值。

15.根据权利要求7的半导体存储器，它包含：

用来分别表示所述第一和第二存储器块的工作状态的多个标志电路；以及

用来根据所述标志电路的输出和地址信号而选择所述第一或第二存储器块中的至少一个的块选择电路。

16.根据权利要求15的半导体存储器，其中

所述标志电路根据对应于所述标志电路的存储器块选择信号而改变工作状态，所述存储器块选择信号从所述块选择电路被输出。

17.根据权利要求16的半导体存储器，其中

所述标志电路响应于对应所述标志电路的所述存储器块选择信号的输出而将工作状态改变为“工作”，并在所述对应的存储器块选择信号输出之后的预定时间将工作状态改变为“不工作”。

18.根据权利要求7的半导体存储器，其中

所述第二存储器块中的所述再生数据是所述第一存储器块的奇偶校验位。

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