JP4712214B2 - 半導体メモリの動作制御方法および半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリの高速化に関する。
【０００２】
【従来の技術】
図２３は、DRAM等の半導体メモリのメモリコアを示している。メモリコア（ブロックまたはバンクとも称する）は、マトリックス状に配置された複数のメモリセルMCを有している。これ等メモリセルMCは、図の横方向に配線されたワード線WL0、WL1、WL2、...、および図の縦方向に配線されたビット線対BL0・/BL0、BL1・/BL1、...にそれぞれ接続されている。ビット線対BL0・/BL0、BL1・/BL1、...は、それぞれセンスアンプSAに接続されている。
【０００３】
この種の半導体メモリの読み出し動作では、ワード線の選択によりメモリセルMCの転送トランジスタがオンすることで、メモリセルMCのデータがビット線対に読み出される。読み出されたデータは、センスアンプSAで増幅され、外部に出力される。その後、ビット線対がプリチャージ（イコライズ）されて読み出し動作が終了する。
【０００４】
例えば、図に太枠で示したメモリセルMCから読み出されるデータは、ビット線対BL1、/BL1を介してセンスアンプSAに伝達される。すなわち、ビット線対BL1、/BL1は、これ等メモリセルMCで共有されている。この例では、ビット線対BL1、/BL1に接続されているメモリセルMCは、図の上から順に"0データ"、"1データ"、"0データ"、"0データ"を保持している。
【０００５】
図２４は、上述した半導体メモリの読み出し動作を示している。図２３に示したワード線WL0が選択されると、ワード線WL0に接続されているメモリセルMCからビット線BL1にデータが読み出され、ビット線BL1の電圧が下がる（図２４（ａ））。この後、センスアンプSAが動作し、ビット線対BL1、/BL1の電圧差を増幅する（図２４（ｂ））。"0データ"が読み出された後、ビット線対BL1、/BL1がプリチャージされ、読み出しサイクルが終了する（図２４（ｃ））。
【０００６】
【発明が解決しようとする課題】
ワード線WL0の選択中に、ワード線WL1が選択されると、"1データ"を保持しているメモリセルMCからビット線BL1にデータが読み出される（図２４（ｄ））。このとき、ビット線対BL1の電圧は、増幅されて低レベルになっているため、"1データ"を保持しているメモリセルMCのデータは破壊される。ビット線/BL1に接続され、"0データ"を保持しているメモリセルMCからデータが読み出された場合も、これ等メモリセルMCのデータは、破壊される（図２４（ｅ））。
【０００７】
このように、メモリコア内の複数のワード線を同時に活性化するとデータが破壊される。このため、同一のビット線に接続された複数のメモリセルMCの読み出し動作を、サイクルタイムより短い周期で動作できなかった。換言すれば、一つのメモリコアに対する読み出し動作の要求間隔は、読み出しサイクル（サイクルタイム）以上にする必要があった。
【０００８】
上記問題は、半導体メモリの高速動作の阻害となり、データの読み出しレートを向上する妨げになっている。特に、DRAMでは、プリチャージ時間が必要であり、また、メモリコアの面積を縮小するためビット線を長く配線することが多いため、SRAM等に比べてサイクルタイムが長い。したがって、上記問題は深刻である。
本発明の目的は、半導体メモリを高速に動作させ、データの読み出しレートを向上できる半導体メモリを提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体メモリの動作制御方法および本発明の半導体メモリでは、複数の第１メモリブロックにデータが記憶され、第１メモリブロックに記憶されたデータを再生するための再生データが第２メモリブロックに記憶される。読み出し動作時に、第１動作または第２動作が実行され、データが読み出される。第１動作では、複数の第１メモリブロックのうち選択された第１メモリブロックからデータが直接読み出される。第２動作では、選択された第１メモリブロックは動作せず、非選択の第１メモリブロックに記憶されたデータおよび第２メモリブロックに記憶された再生データからデータが再生される。
【００１０】
このため、第１動作および第２動作の少なくともいずれかを並列に動作することで、第１メモリブロックがデータを読み出し中に、さらにこの第１メモリブロックのデータを読み出すことができる。したがって、外部からの読み出し動作の要求を、第１メモリブロックが読み出し動作を１回実行するために必要な読み出しサイクルより短い周期で受け付けできる。この結果、半導体メモリを高速に動作でき、データの読み出しレートを向上できる。
【００１１】
なお、書き込み動作時には、例えば、複数の第１メモリブロックのうち選択された第１メモリブロックにデータが書き込まれ、同時に、第１メモリブロックに記憶されたデータを再生するための再生データが第２メモリブロックに書き込まれる。
本発明の半導体メモリの動作制御方法および本発明の半導体メモリでは、第２メモリブロックには、第１メモリブロックのパリティビットが再生データとして記憶される。第１メモリブロックの各メモリセルを再生するための再生データが１ビットで構成できるため、第２メモリブロックの記憶容量を最小限にできる。したがって、第２メモリブロックのレイアウトサイズを小さくでき、半導体メモリのチップサイズを小さくできる。
【００１２】
本発明の半導体メモリでは、複数の第１メモリブロックのうち所定数と、複数の第２メモリブロックのいずれかとで構成される複数のメモリブロックグループを有している。各第１メモリブロックは、複数のメモリブロックグループに属し、一つのメモリブロックグループに属する第１メモリブロックは、他のメモリブロックグループでは互いに同じにならない。
【００１３】
例えば、第１メモリブロックをマトリックス状に配置し、横方向および縦方向に並ぶ複数の第１メモリブロックに対応してそれぞれ第２メモリブロックを割り当てることで、メモリブロックグループを容易に構成できる（２次元構成のメモリブロックグループ）。このとき、メモリブロックグループは、アドレス信号により識別され、メモリブロックグループに属する第１メモリブロックは、アドレス信号の一部のビットが共通になる。第１および第２メモリブロックを簡単な規則で配置できるため、レイアウト設計が容易になる。したがって、第１および第２メモリブロックを相互に接続する配線が複雑になることを防止でき、配線に必要なレイアウト面積を小さくできる。この結果、半導体メモリのチップサイズを小さくできる。また、上記配線長が短くなることで、第１および第２メモリブロックをより高速に動作できる。
【００１４】
外部からの読み出し動作の要求を、第１メモリブロックの読み出しサイクルより短い周期で受け付け、複数のメモリブロックグループにおいて、第１動作および第２動作の少なくともいずれかが並列に動作することで、読み出し動作の受け付け間隔（サイクルタイム）を短くできる。
本発明の半導体メモリは、複数のフラグ回路と、ブロック選択回路とを有している。フラグ回路は、第１および第２メモリブロックの動作状態をそれぞれ表す。ブロック選択回路は、フラグ回路の出力およびアドレス信号に応じて第１および第２メモリブロックの少なくともいずれかを選択すればよいため、回路規模を小さくできる。フラグ回路は、例えば、このフラグ回路に対応するブロック選択回路が出力するメモリブロック選択信号の出力に応答して動作状態を「動作」に変化させ、対応するメモリブロック選択信号の出力から所定の時間後に動作状態を「非動作」に変化させる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の基本原理を示している。
半導体メモリは、外部から書き込まれたデータを記憶する第１メモリブロックM0、M1、M2、M3と、第１メモリブロックM0〜M3に記憶されたデータを再生するための再生データを記憶する第２メモリブロックH0と、読み出し制御回路１０とを有している。第１メモリブロックM0〜M3は、２ビットのアドレス信号A0、A1（ブロック選択アドレス）により識別される。第１メモリブロックM0〜M3内のメモリセルは、下位のアドレスにより識別される。第２メモリブロックH0は、第１メモリブロックM0〜M3内のメモリセルに対応するメモリセルを有している。第２メモリブロックH0には、再生データとして例えば第１メモリブロックM0〜M3のパリティビットが書き込まれる。第１メモリブロックM0〜M3および第２メモリブロックH0は、それぞれ独立して動作可能である。
【００１６】
図１（ａ）は、書き込み動作において、第１メモリブロックM2のうち太枠で示した所定の領域にデータが書き込まれる状態を示している。書き込み動作の前に、第１メモリブロックM2の太枠領域には、"0"データが記憶され、太枠領域に対応する第１メモリブロックM0、M1、M3には、それぞれ"0データ"、"1データ"、"0データ"が記憶されている。太枠領域に対応する第２メモリブロックH0には、第１メモリブロックM0〜M3に記憶されているデータの偶数パリティビット（この例では"1データ"）が記憶されている。すなわち、第１メモリブロックM0〜M3のデータと第２メモリブロックH0のデータとの和は、偶数になる。
【００１７】
書き込み動作において、読み出し制御回路１０は、第１メモリブロックM2の太枠の領域に"1データ"を書き込む。次に、読み出し制御回路１０は、第１メモリブロックM0〜M3からデータを読み出し、これ等データの偶数パリティビットを第２メモリブロックH0に書き込む。書き込み動作により、第１メモリブロックM0〜M3および第２メモリブロックH0には、図１（ｂ）に示したデータが記憶される。
【００１８】
なお、書き込み動作において、読み出し制御回路１０は、まず第１メモリブロックM2に記憶されている"0データ"および第２メモリブロックH0に記憶されている"1データ"を読み出し、新たに書き込むデータが第１メモリブロックM2に記憶されているデータと異なるときのみ第２メモリブロックH0に逆のデータを書き込んでもよい。
【００１９】
読み出し動作において、読み出し制御回路１０は、図１（ｂ）に示す第１動作または図１（ｃ）に示す第２動作を実行する。第１動作では、読み出し制御回路１０は、アドレス信号に応じて選択された第１メモリブロックM2から"1データ"を直接読み出す。第２動作では、読み出し制御回路１０は、選択された第１メモリブロックM2を動作せず、非選択の第１メモリブロックM0、M1、M3および第２メモリブロックH0を動作させる。そして、読み出し制御回路１０は、図１（ｃ）に太枠で示した領域から"0データ"、"1データ"、"0データ"、"0データ"をそれぞれ読み出し、これ等データのパリティビットを第１メモリブロックM2に記憶されているデータとして出力する。すなわち、第２動作では、選択された第１メモリブロックM2は動作することなく、第１メモリブロックM2に記憶されているデータが再生される。
【００２０】
図２は、上述した半導体メモリの読み出し動作のタイミングを示している。この例では、第１メモリブロックM2（A0=0、A1=1）に対する読み出しコマンドRDが連続して供給される。読み出しコマンドRDの供給間隔（半導体メモリのカタログ仕様である見かけのサイクルタイム）は、第１メモリブロックM0〜M3および第２メモリブロックH0の読み出し動作に必要なサイクルタイム（内部サイクルタイム）の２分の１である。
【００２１】
まず、外部から読み出しコマンドRDおよびアドレス信号（A0=0、A1=1、および下位アドレス）が供給される（図２（ａ））。読み出し制御回路１０は、第１メモリブロックM2からデータを直接読み出すため、第１メモリブロックM2の所定のワード線WLを選択する（図２（ｂ））。ワード線WLと位相がほぼ逆の波形は、プリチャージ信号の波形である。ビット線BL、/BLは、プリチャージ信号が高レベルのときにプリチャージされる。
【００２２】
第１メモリブロックM2がビット線BL、/BL上のデータを増幅中に、第１メモリブロックM2に対する次の読み出しコマンドRDが供給される（図２（ｃ））。第１メモリブロックM2が動作中であるため、読み出し制御回路１０は、第１メモリブロックM0、M1、M3および第２メモリブロックH0の動作を開始する（図２（ｄ））。第１メモリブロックM0、M1、M3および第２メモリブロックH0を動作中に、第１メモリブロックM2からの読み出しデータが出力される（図２（ｅ））。
【００２３】
第１メモリブロックM0、M1、M3および第２メモリブロックH0がビット線BL、/BL上のデータを増幅中に、次の読み出しコマンドRDが供給される（図２（ｆ））。第１メモリブロックM2が動作していないため、読み出し制御回路１０は、第１メモリブロックM2の動作を開始する（図２（ｇ））。第１メモリブロックM2の動作中に、読み出し制御回路１０は、第１メモリブロックM0、M1、M3および第２メモリブロックH0から読み出されたデータのパリティビットを第１メモリブロックM2の読み出しデータとして出力する（図２（ｈ））。
【００２４】
このように本発明では、第１メモリブロックM2が動作中であっても、別の第１メモリブロックM0、M1、M3および第２メモリブロックH0を使用して、第１メモリブロックM2のデータを間接的に読み出すことができる。したがって、第１メモリブロックM2の動作中に、さらに第１メモリブロックM2に対する読み出し要求を受け付けできる。この結果、外部からの読み出しコマンドRDの供給間隔である見かけのサイクルタイムを半分にでき、半導体メモリのデータ読み出しレートを、従来の２倍にできる。すなわち、半導体メモリを高速に動作できる。
【００２５】
図３は、本発明の第１の実施形態を示している。上述した基本原理と同じ要素には同じ符号を付している。この半導体メモリは、クロック同期式のSDRAM（Synchronous DRAM）として形成されている。
SDRAMは、４×４のマトリックス状に配置された１６個の第１メモリブロックM0〜M15、４個の第２メモリブロックH0〜H3、および読み出し制御回路１２を有している。SDRAMは、図に示した以外にもアドレス信号、クロック信号、およびコマンド信号の入力回路、データ信号の入出力回路、コマンドデコーダと、読み出し動作、書き込み動作、およびリフレッシュ動作を実行するための制御回路等とを有している。以下、第１および第２メモリブロックを単にブロックとも称する。読み出し制御回路１２は、図１の読み出し制御回路１０とほぼ同じ機能を有している。
【００２６】
ブロックM0〜M15は、外部から供給される４ビットのアドレス信号A0〜A3（ブロック選択アドレス）により識別される。各ブロックM0〜M15は、ワード線およびビット線にそれぞれ接続された複数のメモリセルを有しており、独立に動作可能である。ブロックM0〜M15は、読み出し動作時に上位のアドレス信号に応じてワード線を選択し、このワード線に接続されるメモリセルからデータをビット線に出力する。ビット線に出力されたデータは、センスアンプにより増幅される。そして、増幅されたデータのうち、下位のアドレス信号に対応するデータが読み出しデータとして外部に出力される。
【００２７】
第２メモリブロックH0〜H3は、それぞれ第１メモリブロックM0〜M3、M4〜M7、M8〜M11、M12〜M15に対応して形成されている。第２メモリブロックH0〜H3の各メモリセルは、対応する４つの第１メモリブロックに保持されたデータのパリティビットを再生データとして保持する。再生データは、１ビットでよいため、第２メモリブロックH0〜H3の記憶容量を第１メモリブロックM0〜M15の記憶容量と同一にできる。第２メモリブロックH0〜H3の記憶容量を最小限にできるため、第２メモリブロックH0〜H3のレイアウトサイズを小さくできる。
【００２８】
次に、図３および図４を用いて上述したSDRAMの読み出し動作を説明する。この例では、ブロックM6に対する読み出し動作が３回連続して実行された後、ブロックM8に対する読み出し動作が１回実行される。図３（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）は、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）にそれぞれ対応しており、２クロックサイクル分の動作を示している。図３および図４において、太い破線は、そのブロックが読み出し動作の前半を実行していることを示している。網掛けは、そのブロックが読み出し動作の後半を実行していることを示している。読み出し動作の前半は、ワード線の選択からセンスアンプの動作開始までに対応し、読み出し動作の後半は、センスアンプの動作から読み出しデータの出力およびビット線のプリチャージまでに対応している。各ブロックの読み出し動作（内部のサイクルタイム）は、図４に示すように４クロックサイクル（前半＋後半）が必要である。
【００２９】
（ａ）まず、SDRAMは、クロック信号CLKに同期して読み出しコマンドRDおよびブロックM6をアクセスするためのアドレス信号を受信する。読み出し制御回路１２は、太い破線で示したブロックM6を選択し、上述した基本原理と同様に第１動作を開始する。
（ｂ）SDRAMは、２番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM6をアクセスするためのアドレス信号を受信する。読み出し制御回路１２は、図３に太い破線で示したブロックM4、M5、M7、H1を選択し、上述した基本原理と同様に第２動作を開始する。網掛けで示したブロックM6は、読み出し動作の後半を実行し、読み出しデータを出力する。
【００３０】
（ｃ）次に、４番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM6をアクセスするためのアドレス信号が供給される。ブロックM6の動作が完了しているため、読み出し制御回路１２は、太い破線で示したブロックM6を再び選択し、第１動作を開始する。網掛けで示したブロックM4、M5、M7、H1は、読み出し動作の後半を実行し、読み出しデータを出力する。
【００３１】
（ｄ）次に、６番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM8をアクセスするためのアドレス信号が供給される。ブロックM8は動作していないため、読み出し制御回路１２は、太い破線で示したブロックM8を選択し、第１動作を開始する。網掛けで示したブロックM6は、読み出し動作の後半を実行し、読み出しデータを出力する。
【００３２】
（ｅ）この後、８、９番目のクロック信号CLKに同期してブロックM8の読み出し動作の後半が実行され、読み出しデータが出力される。
以上、本実施形態においても、上述した基本原理と同様の効果を得ることができる。さらに、この実施形態では、読み出し動作時に、選択された第１メモリブロックからデータを直接読み出す第１動作、または非選択の第１メモリブロックに記憶されたデータおよび第２メモリブロックに記憶された再生データからデータを再生する第２動作を実行した。このため、読み出し動作の要求を、読み出しサイクルより短い周期で受け付けできる。すなわち、読み出し動作の受け付け間隔（サイクルタイム）を従来に比べ短くできる。この結果、SDRAMを高速に動作でき、データの読み出しレートを向上できる。
【００３３】
第２メモリブロックH0〜H3に、第１メモリブロックM0〜M15のパリティビットを再生データとして記憶した。第１メモリブロックM0〜M15の各メモリセルを再生するための再生データは、１ビットでよいため、第２メモリブロックH0〜H3の記憶容量を最小限にできる。したがって、第２メモリブロックH0〜H3のレイアウトサイズを小さくでき、SDRAMのチップサイズを小さくできる。
【００３４】
図５は、本発明の第２の実施形態を示している。上述した基本原理および第１の実施形態と同じ要素には同じ符号を付している。この半導体メモリは、クロック同期式のSDRAM（Synchronous DRAM）として形成されている。
SDRAMは、４×４のマトリックス状に配置された１６個の第１メモリブロックM0〜M15、８個の第２メモリブロックH0〜H3、V0〜V3、ブロック選択回路１４、フラグ回路部１６、スイッチ回路部１８、およびデータ入出力回路２０を有している。ブロック選択回路１４、フラグ回路部１６、スイッチ回路部１８、およびデータ入出力回路２０は、読み出し制御回路としても動作する。これ等回路は、上述した基本原理と同様に第１動作または第２動作を実行する。各第１メモリブロックM0〜M15の記憶容量と各第２メモリブロックH0〜H3、V0〜V3の記憶容量は、同一である。なお、SDRAMは、図に示した以外にもアドレス信号、クロック信号、およびコマンド信号の入力回路、コマンドデコーダと、読み出し動作、書き込み動作、およびリフレッシュ動作を実行するための制御回路等とを有している。
【００３５】
ブロックM0〜M15は、外部から供給される４ビットのアドレス信号A0〜A3（ブロック選択アドレス）により識別される。第２メモリブロックH0〜H3は、それぞれ第１メモリブロックM0〜M3、M4〜M7、M8〜M11、M12〜M15に対応して形成されている。第２メモリブロックV0〜V3は、それぞれ第１メモリブロック（M0、M4、M8、M12）、（M1、M5、M9、M14）、（M2、M6、M10、M14）、（M3、M7、M11、M15）に対応して形成されている。
【００３６】
この実施形態では、図の横方向または縦方向に並ぶ４つの第１メモリブロックと１つの第２メモリブロックにより、８つのメモリブロックグループGH0、GH1、GH2、GH3、GV0、GV1、GV2、GV3が構成されている。すなわち、１つの第１メモリブロックは、２方向に延びる２つのメモリブロックグループに含まれている（２次元構成のメモリブロックグループ）。メモリブロックグループGH0、GH1、GH2、GH3は、アドレス信号A0〜A3のうち上位の２ビットA2、A3により識別される。メモリブロックグループGV0、GV1、GV2、GV3は、アドレス信号A0〜A3のうち下位の２ビットA0、A1により識別される。換言すれば、１つの第１メモリブロックは、必ず２つのメモリブロックグループに属している。例えば、第１メモリブロックM0は、ブロックM0、M1、M2、M3、H0からなるメモリブロックグループGH0と、ブロックM0、M4、M8、M12、V0からなるメモリブロックグループGV0に属している。
【００３７】
また、１つのメモリブロックグループに属する第１メモリブロックは、他のメモリブロックグループでは互いに同じにならない。例えば、メモリブロックグループGH0のブロックM0、M1、M2、M3のうちの複数が、他の同一のメモリブロックグループに属することはない。第２メモリブロックH0〜H3、V0〜V3の各メモリセルは、メモリブロックグループ内の４つの第１メモリブロックに保持されたデータのパリティビットを保持する。
【００３８】
ブロック選択回路１４は、外部からのアドレス信号およびフラグ回路部１６からの情報を受け、ブロック選択信号SM0-SM15、SH0-SH3、SV0-SV3を第１および第２メモリブロックに出力している。フラグ回路部１６は、ブロック選択回路１４からの制御信号に応じて、第１および第２メモリブロックの動作状態を表すフラグ回路（後述）をセットまたはリセットする。
【００３９】
スイッチ回路部１８は、第１および第２メモリブロックから出力されるデータをデータ入出力回路２０に伝達し、第１メモリブロックからのパリティデータを第２メモリブロックに伝達し、データ入出力回路２０から出力されるデータを第１および第２メモリブロックに伝達する。
データ入出力回路２０は、外部からのデータ信号DQ（書き込みデータ）をスイッチ回路部１８に供給し、スイッチ回路部１８からの読み出しデータをデータ信号DQとして外部に出力する。
【００４０】
図６は、フラグ回路部１６およびブロック選択回路１４の詳細を示している。
フラグ回路部１６は、第１メモリブロックM0〜M15にそれぞれ対応するフラグ回路FM0〜FM15と、第２メモリブロックH0〜H3、V0〜V3にそれぞれ対応するフラグ回路FH0〜FH3、FV0〜FV3を有している。フラグ回路FM0〜FM15は、それぞれセット信号SET0〜SET15を受けたときに、フラグ信号FLM0〜FLM15をセットし、リセット信号RESET0〜RESET15を受けたときに、フラグ信号FLM0〜FLM15をリセットする。フラグ回路FH0〜FH3、FV0〜FV3は、それぞれセット信号SETH0〜SETH3、SETV0〜SETV3を受けたときに、フラグ信号FLH0〜FLH3、FLV0〜FLV3をセットし、リセット信号RESETH0〜RESETH3、RESETV0〜RESETV3を受けたときに、フラグ信号FLH0〜FLH3、FLV0〜FLV3をリセットする。
【００４１】
ブロック選択回路１４は、デコーダ２２、動作判定回路２４、第２メモリブロック選択回路２６、第１メモリブロック選択回路２８、および遅延回路３０を有している。デコーダ２２は、アドレス信号A0〜A3をデコードし、第１メモリブロックM0〜M15を選択するための選択信号S0〜S15のいずれかを出力する。
動作判定回路２４は、選択信号S0〜S15およびフラグ信号FLM0〜FLM15を受け、動作中信号OP0〜OP15を出力している。動作判定回路２４は、活性化された選択信号に対応する第１メモリブロックが動作可能か判定する。例えば、動作判定回路２４は、選択信号S0の活性化を受け、選択信号S0に対応するフラグ信号FLM0がセットされているとき動作中信号OP0を活性化し、フラグ信号FLM0がリセットされているとき動作中信号OP0を非活性化する。同様に、動作判定回路２４は、選択信号S6の活性化を受け、対応するフラグ信号FLM6がセットされているとき動作中信号OP6を活性化し、フラグ信号FLM6がリセットされているとき動作中信号OP6を非活性化する。
【００４２】
第２メモリブロック選択回路２６は、選択信号S0〜S15および動作中信号OP0〜OP15を受け、第２メモリブロックH0〜H3、V0〜V3を選択するブロック選択信号SH0〜SH3、SV0〜SV3を出力している。ブロック選択信号SH0〜SH3、SV0〜SV3は、セット信号SETH0〜SETH3、SETV0〜SETV3としてフラグ回路部１８のフラグ回路FH0〜FH3、FV0〜FV3にそれぞれ出力される。第２メモリブロック選択回路２６は、動作中信号OP0〜OP15の非活性化を受け、ブロック選択信号SH0〜SH3、SV0〜SV3を非活性化する。第２メモリブロック選択回路２６は、動作中信号OP0〜OP15のいずれかの活性化を受け、ブロック選択信号SH0〜SH3、SV0〜SV3のいずれかを活性化する。例えば、ブロックM6が動作中（動作中信号OP6が活性化）に選択信号S6が活性化されたとき、ブロックM6を含むメモリブロックグループGH1（またはGV2）のブロックH1（またはV2）を選択するためのブロック選択信号SH1（またはSV2）が活性化される。
【００４３】
第１メモリブロック選択回路２８は、選択信号S0〜S15、ブロック選択信号SH0〜SH3、SV0〜SV3、および動作中信号OP0〜OP15を受け、第１メモリブロックM0〜M15を選択するためのブロック選択信号SM0〜SM15を出力している。ブロック選択信号SM0〜SM15は、セット信号SET0〜SET15としてフラグ回路部１８のフラグ回路FM0〜FM15にそれぞれ出力される。第１メモリブロック選択回路２８は、動作中信号OP0〜OP15が非活性化されているとき、選択されている選択信号を、ブロック選択信号として出力する。例えば、ブロックM6が非動作中（動作中信号OP6が非活性化）に選択信号S6が活性化されたとき、ブロック選択信号SM6が活性化される。ブロック選択信号SM6のみが活性化されることで、ブロックM6に対する第１動作が実行される。
【００４４】
第１メモリブロック選択回路２８は、動作中信号OP0〜OP15のいずれかが活性化されているとき、活性化されている動作中信号に対応する第１メモリブロックを含むメモリブロックグループのうち、この動作中信号に対応する第１メモリブロックを除くブロック選択信号を活性化する。例えば、第１メモリブロック選択回路２８は、ブロックM6が動作中（動作中信号OP6が活性化）に選択信号S6の活性化およびブロック選択信号SH1の活性化を受けたとき、メモリブロックグループGH1のブロックM4、M5、M7に対応するブロック選択信号SM4、SM5、SM7を活性化する。ブロック選択信号SM4、SM5、SM7およびSH1が活性化されることで、ブロックM6に対する第２動作が実行される。
【００４５】
遅延回路３０は、ブロック選択信号SM0〜SM15、SH0〜SH3、およびSV0〜SV3を所定時間遅延させたリセット信号RESET0〜RESET15、RESETH0〜RESETH3、およびRESETV0〜RESETV3を出力している。リセット信号RESET0〜RESET15、RESETH0〜RESETH3、およびRESETV0〜RESETV3は、フラグ回路部１８のフラグ回路FM0〜FM15、FH0〜FH3、FV0〜FV3にそれぞれ出力される。遅延回路３０の遅延時間は、第１および第２メモリブロックの実際の動作時間に対応して設定されている。すなわち、リセット信号RESET0〜RESET15、RESETH0〜RESETH3、およびRESETV0〜RESETV3は、第１および第２メモリブロックの動作完了に応答して出力される。
【００４６】
図７は、スイッチ回路部１８の詳細を示している。
スイッチ回路部１８は、複数のスイッチ回路C1およびスイッチ回路C2を有している。スイッチ回路C1は、入出力ポートP10に供給された信号を入出力ポートP11、P12のいずれかに出力し、入出力ポートP11、P12に供給された信号の排他的論理和を入出力ポートP10に出力する。以下、入出力ポートを単にポートとも称する。第１メモリブロックM0〜M15は、図の最も下に示したスイッチ回路C1のポートP11、P12のいずれかに接続されている。スイッチ回路C1のポートP10は、順次一つ上のスイッチ回路C1のポートP11またはP12に接続されている。最も上に示したスイッチ回路C1のポートP10はスイッチ回路C2のポートP21に接続されている。
【００４７】
スイッチ回路C2は、入出力ポートP20に供給された信号を入出力ポートP21に出力し、入出力ポートP21、P22に供給された信号の排他的論理和を入出力ポートP20に出力する。また、スイッチ回路C2は、ポートP21に供給された信号をポートP22に出力する。ポートP20は、データ入出力回路２０の入出力ポートに接続されている。ポートP22は、パリティビット用のデータバスを介して第２メモリブロックH0〜H3、V0〜V3に接続されている。
【００４８】
図８は、スイッチ回路C1の詳細を示している。
スイッチ回路C1は、出力がポートP10に接続されたEOR回路２２ａ、ポートP11をEOR回路２２ａの一方の入力またはポートP10に接続するスイッチ２２ｂ、ポートP12をEOR回路２２ａの他方の入力またはポートP10に接続するスイッチ２２ｃ、および読み書き切り換え信号に応じてスイッチ２２ａ、２２ｂを制御するスイッチ制御回路２２ｄを有している。
【００４９】
スイッチ制御回路２２ｄは、書き込み動作時に、ポートP10をポートP11またはP12に接続する。スイッチ制御回路２２ｄは、読み出し動作時（第１動作および第２動作時）にポートP11、P12をEOR回路２２ａの入力に接続する。
図９は、スイッチ回路C2の詳細を示している。
スイッチ回路C2は、EOR回路２４ａ、ポートP20をポートP21またはEOR回路２４ａの出力に接続するスイッチ２４ｂ、ポートP21をポートP22に直接接続するスイッチ２４ｃ、および第１メモリブロック用の読み書き切り換え信号と第２メモリブロック用の読み書き切り替え信号に応じてスイッチ２４ｂ、２４ｃを制御するスイッチ制御回路２４ｄを有している。ポートP21、P22は、それぞれEOR回路２４ａの入力に接続されている。
【００５０】
スイッチ制御回路２４ｄは、書き込み動作時に、スイッチ２４ｂを介してポートP20をポートP21に接続し（第１メモリブロックへのデータの書き込み）、その後スイッチ２４ｃを介してポートP21をポートP22に接続する（第２メモリブロックへのパリティビットの書き込み）。スイッチ制御回路２４ｄは、読み出し動作時（第１動作および第２動作時）に、スイッチ２４ｂを介してEOR回路２４ａの出力をポートP20に接続する。
【００５１】
図１０は、上述したSDRAMの読み出し動作を示している。
この例では、ブロックM6に対する読み出し動作が２回連続して実行された後、ブロックM7に対する読み出し動作が２回連続して実行され、この後、ブロックM15に対する読み出し動作が２回実行される。上述した図４と同様に、図中の太い破線は、読み出し動作の前半を示し、網掛けは、読み出し動作の後半を示している。読み出しコマンドRDの供給間隔（見かけのサイクルタイム）は、内部のサイクルタイムの２分の１である。このため、第１動作および第２動作の少なくともいずれかが並列に動作される。
【００５２】
（ａ）SDRAMは、クロック信号CLKに同期して読み出しコマンドRDおよびブロックM6をアクセスするためのアドレス信号を受信する。読み出しコマンドRDを受けたとき、ブロックM0〜M15は動作していないため、図６に示したフラグ回路部１６は、フラグ信号FLM0〜FLM15を非活性化している。このため、ブロック選択回路１４の動作判定回路２４は、デコーダ２２からの選択信号S6を受けるが、動作中信号OP6を活性化しない。
【００５３】
第２メモリブロック選択回路２６は、動作中信号OP0〜OP15の非活性化を受けて、ブロック選択信号SH0〜SH3、SV0〜SV3を非活性化する。第１メモリブロック選択回路２８は、動作中信号OP0〜OP15の非活性化およびブロック選択信号SH0〜SH3、SV0〜SV3の非活性化を受け、選択信号S6をブロック選択信号SM6として出力する。すなわち、ブロック選択信号SM6のみが活性化され、第１動作が開始される。
【００５４】
フラグ回路部１６は、ブロック選択信号SM6の活性化に応じてフラグ回路FM6をセットし、フラグ信号FLM6を活性化（セット）する。すなわち、フラグ回路FM6は、第１メモリブロックM6の動作状態を「動作」に変化する。このように、フラグ回路FM0〜FM15、FH0〜FH3、FV0〜FV3は、これ等フラグ回路に対応するブロック選択信号SM0〜SM15、SH0〜SH3、SV0〜SV3の出力に応答してセットされる。
【００５５】
（ｂ）SDRAMは、２番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM6をアクセスするためのアドレス信号を受信する。図６の動作判定回路２４は、デコーダ２２からの選択信号S6およびフラグ回路FM6からのフラグ信号FLM6を受け、動作中信号OP6を活性化する。
第２メモリブロック選択回路２６は、動作中信号OP6の活性化を受け、第１メモリブロックM6と同じメモリブロックグループGH1（図５）に含まれる第２メモリブロックH1を動作させるためのブロック選択信号SH1を活性化する。第１メモリブロック選択回路２８は、選択信号S6、動作中信号OP6、およびブロック選択信号SH1の活性化を受け、ブロックH1を含むメモリブロックグループGH1のうちブロックM6を除くブロックM4、M5、M7を動作させるブロック選択信号SM4、SM5、SM7を活性化する。
【００５６】
この結果、ブロック選択回路１４によりブロックM4、M5、M7、H1（メモリブロックグループGH1）が選択され、上述した基本原理と同様に第２動作が開始される。すなわち、外部から供給された４ビットのアドレス信号A0〜A3のうち上位の２ビットA2、A3のみが使用される。フラグ回路部１６は、ブロック選択信号SM4、SM5、SM7、SH1の活性化に応じてフラグ信号FLM4、FLM5、FLM7、FLH1を活性化する。
【００５７】
図１１は、ブロックM6の第１動作の後半におけるスイッチ回路部１８の動作を示している。図中の太い矢印は、データの伝達経路を示している。×印のスイッチは、オフしていることを示しており、オフしているスイッチに接続されたEOR回路の入力には"0データ"が供給される。そして、ブロックM6から読み出されたデータは、複数のスイッチ回路C1で"0データ"と論理演算（排他的論理和）され、スイッチ回路C2を介してデータ入出力回路２０に伝達される。結果として読み出しデータは、論理レベルを変えることなくスイッチ回路C2に伝達される。
【００５８】
図６に示した遅延回路３０は、ブロックM6に対する第１動作の完了に合わせてリセット信号RESET6を出力する。フラグ回路FM6は、リセット信号RESET6を受けてリセットされ、フラグ信号FLM6を非活性化する。すなわち、フラグ回路FM6は、ブロック選択信号SM6の活性化から所定の時間後に第１メモリブロックM6の動作状態を「非動作」に変化する。このように、フラグ回路FM0〜FM15、FH0〜FH3、FV0〜FV3は、これ等フラグ回路に対応するブロック選択信号SM0〜SM15、SH0〜SH3、SV0〜SV3の活性化から所定の時間後に応答してリセットされる。
【００５９】
（ｃ）次に、４番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM7をアクセスするためのアドレス信号が供給される。読み出しコマンドRDを受けたとき、ブロックM6に対する第２動作が実行されており、図６に示したフラグ回路部１６は、フラグ信号FLM4、FLM5、FLM7、およびFLH1を活性化している。このため、動作判定回路２４は、デコーダ２２からの選択信号S7を受けて、動作中信号OP7を活性化する。
【００６０】
第２メモリブロック選択回路２６は、動作中信号OP7の活性化を受け、第１メモリブロックM7と同じメモリブロックグループGV3に含まれる第２メモリブロックV3を動作させるためのブロック選択信号SV3を活性化する。第１メモリブロック選択回路２８は、選択信号S7、動作中信号OP7、およびブロック選択信号SV3の活性化を受け、ブロックV3を含むメモリブロックグループGV3のブロックM7を除くブロックM3、M11、M15を動作させるためのブロック選択信号SM3、SM11、SM15を活性化する。
【００６１】
この結果、ブロック選択回路１４によりブロックM3、M11、M15、V3（メモリブロックグループGV3）が選択され、第２動作が開始される。すなわち、外部から供給された４ビットのアドレス信号A0〜A3のうち下位の２ビットA0、A1のみが使用される。フラグ回路部１６は、ブロック選択信号SM3、SM11、SM15の活性化に応じてフラグ信号FLM3、FLM11、FLM15、およびFLV3を活性化する。
【００６２】
図１２は、ブロックM4、M5、M7、H1の第２動作の後半におけるスイッチ回路部１８の動作を示している。図１１と同様にオフしているスイッチに接続されたEOR回路の入力には"0データ"が供給される。ブロックM4、M5から読み出されたデータは、スイッチ回路C1のEOR回路で論理演算（排他的論理和）される（図１２（ａ））。演算結果は、スイッチ回路C1のEOR回路においてブロックM7から読み出されたデータと論理演算される（図１２（ｂ））。この演算結果は、スイッチ回路C1を介して伝達され、さらにブロックH1から読み出されたデータと論理演算される（図１２（ｃ））。これ等論理演算によりブロックM6の再生データが生成され、データ入出力回路２０に伝達される。
【００６３】
図６に示した遅延回路３０は、ブロックM4、M5、M7、H1に対する第２動作の完了に合わせてリセット信号RESET4、RESET5、RESET7、RESETH1を出力する。フラグ回路FM6は、これ等リセット信号を受けてリセットされ、フラグ信号FLM4、FLM5、FLM7、FLH1を非活性化する。
（ｄ）次に、６番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM7をアクセスするためのアドレス信号が供給される。ブロックM7は、動作を完了しているため、ブロック選択回路１４は、太い破線で示したブロックM7を選択し、上述した（ａ）と同様に第１動作を開始する。SDRAMは、上述した（ｃ）と同様に、網掛けで示したブロックM3、M11、M15、V3において第２動作の後半を実行し、読み出しデータを出力する。
【００６４】
（ｅ）８番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM15をアクセスするためのアドレス信号が供給される。ブロックM15は、動作していないため、ブロック選択回路１４は、上述した（ａ）と同様に第１動作を開始する。また、SDRAMは、上述した（ｂ）と同様に、網掛けで示したブロックM7において第１動作の後半を実行し、読み出しデータを出力する。
【００６５】
（ｆ）１０、１１番目のクロック信号に同期して、ブロックM15の第１動作の後半が実行される。
（ｇ）１２番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM15をアクセスするためのアドレス信号が供給される。ブロックM15は、動作していないため、ブロック選択回路１４は、上述した（ａ）と同様に第１動作を開始する。
【００６６】
（ｈ）１４、１５番目のクロック信号に同期して、ブロックM15の第１動作の後半が実行される。
図１３（ａ）〜（ｈ）は、図１０（ａ）〜（ｈ）に示した読み出し動作の概要を示している。太い破線で示したブロックは、読み出し動作の前半を実行し、網掛けで示したブロックは、読み出し動作の後半を実行している。
【００６７】
図１４は、図６に示した第２メモリブロック選択回路２６の制御を変えた場合の読み出し動作の例を示している。
この例では、２番目のクロック信号CLKに同期した読み出しコマンドRD（ブロックM6の読み出し）において、第２メモリブロック選択回路２６は、図１０に示したブロック選択信号H1ではなく、ブロック選択信号V2を活性化する。このとき、４、６、８番目のクロック信号に対応する読み出し動作として、それぞれ、第１動作、第２動作、第２動作が実行される。
【００６８】
図１５は、SDRAMの書き込み動作の概要を示している。
第１メモリブロックM6にデータが書き込まれる場合、ブロックM6を含むメモリブロックグループGH1、GV2の全ブロックM4、M5、M6、M7、H1、M2、M10、M14、V2が活性化される（図１５（ａ））。次に、書き込みデータがブロックM6に書き込まれる（図１５（ｂ））。
【００６９】
次に、ブロックM4、M5、M6、M7からデータが読み出され、読み出されたデータの排他的論理和（パリティビット）がブロックH1に書き込まれる（図１５（ｃ））。また、ブロックM2、M6、M10、M14からデータが読み出され、読み出されたデータの排他的論理和（パリティビット）がブロックV2に書き込まれる（図１５（ｄ））。そして、活性化されたブロックM4、M5、M6、M7、H1、M2、M10、M14、V2のプリチャージ動作が実行され、書き込み動作が完了する（図１５（ｅ））。
【００７０】
図１６は、上述した書き込み動作において、パリティビットがブロックH1に書き込まれるときのスイッチ回路部１８（図７）の動作を示している。図中の太い矢印は、データの伝達経路を示している。×印のスイッチは、オフしていることを示しており、オフしているスイッチに接続されたEOR回路の入力には"0データ"が供給される。そして、ブロックM4、M5、M6、M7から読み出されたデータの排他的論理和（パリティビット）がブロックH1に書き込まれる。
【００７１】
この実施形態においても、上述した基本原理および第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、各第１メモリブロックを複数のメモリブロックグループに属させ、一つのメモリブロックグループに属する第１メモリブロックが他のメモリブロックグループでは互いに同じにならないようにした。具体的には、第１メモリブロックM0〜M15を４×４のマトリックス状に配置し、横方向および縦方向に並ぶ複数の第１メモリブロックに対応してそれぞれ第２メモリブロックを割り当てた。このため、メモリブロックグループGH0〜GH3、GV0〜GV3を容易に構成できる。第１および第２メモリブロックM0〜M15、H0〜H3、V0〜V3を簡単な規則で配置できるため、レイアウト設計が容易になる。したがって、第１および第２メモリブロックM0〜M15、H0〜H3、V0〜V3を相互に接続する配線が複雑になることを防止でき、配線に必要なレイアウト面積を小さくできる。この結果、SDRAMのチップサイズを小さくできる。また、上記配線長が短くなることで、第１および第２メモリブロックM0〜M15、H0〜H3、V0〜V3をより高速に動作できる。
【００７２】
ブロック選択回路１４は、フラグ回路FM0〜FM15、FH0〜FH3、FV0〜FV3から出力されるフラグ信号FLM0〜FLM15、FLH0〜FLH3、FLV0〜FLV3およびアドレス信号A0-A3に応じて第１および第２メモリブロックM0〜M15、H0〜H3、V0〜V3の少なくともいずれかを選択すればよいため、回路規模を小さくできる。
図１７および図１８は、本発明の第３の実施形態を示している。上述した基本原理および第２の実施形態と同じ要素には同じ符号を付している。
【００７３】
この半導体メモリは、クロック同期式のSDRAM（Synchronous DRAM）として形成されている。SDRAMは、第２の実施形態と同様に、４×４のマトリックス状に配置された１６個の第１メモリブロックM0〜M15、８個の第２メモリブロックH0〜H3、V0〜V3、および図示しないブロック選択回路（読み出し制御回路）、データ入出力回路等を有している。この実施形態は、SDRAMが、第２動作のみを実行することを特徴としている。このため、ブロック選択回路は、第１動作および第２動作のいずれを実行するかの判断はしない。
【００７４】
図１７（ａ）〜（ｈ）および図１８（ａ）〜（ｈ）は、それぞれ図１３（ａ）〜（ｈ）および図１０（ａ）〜（ｈ）に対応した動作である。すなわち、この例においても、ブロックM6に対する読み出し動作（第２動作）が２回連続して実行された後、ブロックM7に対する読み出し動作（第２動作）が２回連続して実行され、この後、ブロックM15に対する読み出し動作（第２動作）が２回実行される。読み出しコマンドRDの供給間隔（見かけのサイクルタイム）は、内部のサイクルタイムの２分の１である。このため、複数の第２動作が並列に動作される。
【００７５】
なお、この実施形態では、第２メモリブロックH0〜H3を含む第２動作および第２メモリブロックV0〜V3を含む第２動作を交互に実行する例を示したが、例えば、第２メモリブロックH0〜H3または第２メモリブロックV0〜V3を含む第２動作を複数回連続して実行してもよい。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、読み出し動作時に、第２動作のみを実行した。このため、第１動作および第２動作のいずれを実行するかの判断が不要になり、制御回路を簡易に構成できる。この結果、半導体メモリのチップサイズを小さくでき、製造コストを低減できる。
【００７６】
図１９は、本発明の第４の実施形態を示している。
この半導体メモリは、クロック同期式のSDRAM（Synchronous DRAM）として形成されている。SDRAMは、４×１６のマトリックス状に配置された６４個の第１メモリブロックM0a〜M15a、M0b〜M15b、M0c〜M15c、M0d〜M15d、４８個の第２メモリブロックH0a〜H3a、H0b〜H3b、H0c〜H3c、H0d〜H3d、V0a〜V3a、V0b〜V3b、V0c〜V3c、V0d〜V3d、Z0〜Z15および図示しないブロック選択回路（読み出し制御回路）、データ入出力回路等を有している。第１メモリブロックは、外部から供給される６ビットのアドレス信号A0〜A5（ブロック選択アドレス）により識別される。この実施形態においても、SDRAMは第２動作のみを実行する。
【００７７】
頭に"H"が付く第２メモリブロックは、それぞれアドレス信号A2〜A5が同一の４つの第１メモリブロックのパリティビットを記憶する。頭に"V"が付く第２メモリブロックは、アドレス信号A0、A1、A4、A5が同一の４つの第１メモリブロックのパリティビットを記憶する。頭に"Z"が付く第２メモリブロックは、アドレス信号A0〜A3が同一の４つの第１メモリブロックのパリティビットを記憶する。
【００７８】
そして、４ビットのアドレス信号が同一の４つの第１メモリブロックと、これ等第１メモリブロックのパリティビットを記憶する第２メモリブロックとでメモリブロックグループが構成されている。したがって、１つの第１メモリブロックは、３つのメモリブロックグループに属している。１つのメモリブロックグループに属する第１メモリブロックは、他のメモリブロックグループでは互いに同じにならない。
【００７９】
図２０は、第１および第２メモリブロックの関係を示している。
この実施形態では、図５に示した４×４構成の第１メモリブロックが、図の奥行き方向に４段積み重ねられ、この積層方向にもパリティビットを記憶する第２メモリブロックZ0〜Z15が構成されている。１つの第１メモリブロックは、３方向に延びる３つのメモリブロックグループに含まれている（３次元構成のメモリブロックグループ）。
【００８０】
図２１は、上述したSDRAMの読み出し動作を示している。この例では、図２０に網掛けで示したブロックM6dに対する読み出し動作が３回連続して実行される。上述した図４と同様に、図中の太い破線は、読み出し動作の前半を示し、網掛けは、読み出し動作の後半を示している。本実施形態のSDRAMは、上述した実施形態の１.５倍の周波数で動作する。参考のため上述した実施形態のクロック信号CLKを図の上部に記載している。クロック信号CLKの６周期が、第１および第２メモリブロックの読み出し動作に必要なサイクルタイムである。
【００８１】
（ａ）まず、クロック信号CLKに同期して読み出しコマンドRDおよびブロックM6dをアクセスするためのアドレス信号が供給される。SDRAMは、ブロックM4d、M5d、M7d、H1dを活性化して第２動作を開始する。
（ｂ）２番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM6dをアクセスするためのアドレス信号が供給される。SDRAMは、ブロックM2d、M10d、M14d、V2dを活性化して第２動作を開始する。
【００８２】
（ｃ）４番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM6dをアクセスするためのアドレス信号が供給される。SDRAMは、ブロックM6c、M6b、M6a、Z6を活性化して第２動作を開始する。すなわち、この実施形態では、サイクルタイムの間に読み出しコマンドを３回受け付けることができる。
この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００８３】
なお、上述した第２および第３の実施形態では、第１メモリブロックM0〜M15を４×４のマトリックス状に配置し、２方向に延びる２次元のメモリブロックグループGH0〜GH3、GV0〜GV3を構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図２２に示すように、第１メモリブロックM0〜M15および第２メモリブロックH0〜H3、V0〜V3を一列に配置し、図に破線で接続したようにメモリブロックグループGH0〜GH3、GV0〜GV3を構成してもよい。この場合にも、第２および第３の実施形態と同様にメモリブロックグループH0〜H3、V0〜V3は、２次元構成になる。
【００８４】
上述した実施形態では、メモリブロックグループを２次元構成または３次元構成にした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリブロックグループを４次元以上の構成にしてもよい。この場合、さらに見かけのサイクルタイムを短縮でき、データの読み出しレートを向上できる。
【００８５】
上述した第２実施形態では、遅延回路３０の遅延時間を利用してリセット信号RESET0〜RESET15、RESETH0〜RESETH3、RESETV0〜RESETV3を生成し、フラグ回路FM0〜FM15、FH0〜FH3、FV0〜FV3をリセットした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第１および第２メモリブロックから動作が終了したことを示す信号を出力し、この信号でフラグ回路FM0〜FM15、FH0〜FH3、FV0〜FV3をリセットしてもよい。
【００８６】
上述した実施形態では、本発明をSDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をSRAMまたはクロック非同期のDRAMに適用してもよい。特に、本発明は、揮発性の半導体メモリに適用すると有効である。さらに、本発明をシステムLSIに搭載されるDRAM等のコアに適用してもよい。
【００８７】
上述した実施形態では、第２メモリブロックに第１メモリブロックのパリティビットを記憶した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、符号理論で扱われる他の誤り検出・誤り訂正の手法を利用して、その符号を第２メモリブロックに記憶してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
【００８８】
（付記１） 書き込み動作時に、複数の第１メモリブロックのうち選択された該第１メモリブロックにデータを書き込むとともに、前記第１メモリブロックに記憶されたデータを再生するための再生データを第２メモリブロックに書き込み、読み出し動作時に、選択された前記第１メモリブロックから前記データを直接読み出す第１動作と、選択された前記第１メモリブロックを動作せず、非選択の第１メモリブロックに記憶された前記データおよび前記第２メモリブロックに記憶された前記再生データから前記データを再生する第２動作との少なくともいずれかを実行することで、前記データを読み出すことを特徴とする半導体メモリの動作制御方法。
【００８９】
（付記２） 付記１記載の半導体メモリの動作制御方法において、
前記読み出し動作が連続して実行される時に、前記第２動作のみを順次実行することで前記データを読み出すことを特徴とする半導体メモリの動作制御方法。
（付記３） 付記２記載の半導体メモリの動作制御方法において、
前記第２動作を並列に動作させることを特徴とする半導体メモリの動作制御方法。
【００９０】
（付記４） 付記１記載の半導体メモリの動作制御方法において、
前記第１動作および前記第２動作の少なくともいずれかを並列に動作させることを特徴とする半導体メモリの動作制御方法。
（付記５） 付記４記載の半導体メモリの動作制御方法において、
前記読み出し動作の外部からの要求を、前記第１メモリブロックが読み出し動作を１回実行するために必要な読み出しサイクルより短い周期で受け付けることを特徴とする半導体メモリの動作制御方法。
【００９１】
（付記６） 付記１記載の半導体メモリの動作制御方法において、
前記第２メモリブロックの再生データは、前記第１メモリブロックのパリティビットであることを特徴とする半導体メモリの動作制御方法。
（付記７） データを記憶する複数の第１メモリブロックと、
前記第１メモリブロックに記憶された前記データを再生するための再生データを記憶する第２メモリブロックと、
読み出し動作時に、選択された前記第１メモリブロックから前記データを直接読み出す第１動作と、選択された前記第１メモリブロックを動作せず、非選択の第１メモリブロックに記憶された前記データおよび前記第２メモリブロックに記憶された前記再生データから前記データを再生する第２動作との少なくともいずれかを実行する読み出し制御回路とを備えていることを特徴とする半導体メモリ。
【００９２】
（付記８） 付記７記載の半導体メモリにおいて、
前記読み出し制御回路は、前記読み出し動作時に、前記第２動作のみを実行することで前記データを読み出すことを特徴とする半導体メモリ。
（付記９） 付記８記載の半導体メモリの動作制御方法において、
前記第２動作を並列に動作させることを特徴とする半導体メモリの動作制御方法。
【００９３】
（付記１０） 付記７記載の半導体メモリにおいて、
前記読み出し制御回路は、前記第１動作および前記第２動作の少なくともいずれかを並列動作させることを特徴とする半導体メモリ。
（付記１１） 付記１０記載の半導体メモリにおいて、
前記読み出し動作の外部からの要求を、前記第１メモリブロックが読み出し動作を１回実行するために必要な読み出しサイクルより短い周期で受け付けることを特徴とする半導体メモリ。
【００９４】
（付記１２） 付記７記載の半導体メモリにおいて、
複数の前記第１メモリブロックのうち所定数と、複数の前記第２メモリブロックのいずれかとで構成される複数のメモリブロックグループを備え、
前記各第１メモリブロックは、複数の前記メモリブロックグループに属し、
一つの前記メモリブロックグループに属する前記第１メモリブロックは、他の前記メモリブロックグループでは互いに同じにならないことを特徴とする半導体メモリ。
【００９５】
（付記１３） 付記１２記載の半導体メモリにおいて、
前記読み出し制御回路は、一つの前記第１メモリブロックが属する複数の前記メモリブロックグループにおいて、前記第１動作および前記第２動作の少なくともいずれかを並列動作させることを特徴とする半導体メモリ。
（付記１４） 付記１２記載の半導体メモリにおいて、
前記メモリブロックグループは、アドレス信号により識別され、該メモリブロックグループに属する前記第１メモリブロックは、前記アドレス信号の一部のビットが共通であることを特徴とする半導体メモリ。
【００９６】
（付記１５） 付記７記載の半導体メモリにおいて、
前記第１および第２メモリブロックの動作状態をそれぞれ表す複数のフラグ回路と、
前記フラグ回路の出力およびアドレス信号に応じて前記第１および第２メモリブロックの少なくともいずれかを選択するブロック選択回路とを備えていることを特徴とする半導体メモリ。
【００９７】
（付記１６） 付記１５記載の半導体メモリにおいて、
前記フラグ回路は、該フラグ回路に対応する前記ブロック選択回路が出力するメモリブロック選択信号に応じて前記動作状態を変化することを特徴とする半導体メモリ。
（付記１７） 付記１６記載の半導体メモリにおいて、
前記フラグ回路は、該フラグ回路に対応する前記メモリブロック選択信号の出力に応答して前記動作状態を「動作」に変化させ、対応する前記メモリブロック選択信号の出力から所定の時間後に前記動作状態を「非動作」に変化させることを特徴とする半導体メモリ。
【００９８】
（付記１８） 付記７記載の半導体メモリにおいて、
前記第２メモリブロックの再生データは、前記第１メモリブロックのパリティビットであることを特徴とする半導体メモリ。
【００９９】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１００】
【発明の効果】
本発明の半導体メモリの動作制御方法および本発明の半導体メモリでは、読み出し動作の受け付け間隔（サイクルタイム）を従来に比べ短くできる。この結果、半導体メモリを高速に動作でき、データの読み出しレートを向上できる。
【０１０１】
本発明の半導体メモリの動作制御方法および本発明の半導体メモリでは、制御回路を簡易に構成できる。この結果、半導体メモリのチップサイズを小さくでき、製造コストを低減できる。
本発明の半導体メモリの動作制御方法および本発明の半導体メモリでは、第２メモリブロックの記憶容量を最小限にできる。したがって、第２メモリブロックのレイアウトサイズを小さくでき、半導体メモリのチップサイズを小さくできる。
【０１０２】
本発明の半導体メモリでは、第１および第２メモリブロックを簡単な規則で配置できるため、レイアウト設計が容易になる。配線に必要なレイアウト面積を小さくできる。この結果、半導体メモリのチップサイズを小さくできる。また、上記配線長が短くなることで、第１および第２メモリブロックをより高速に動作できる。
本発明の半導体メモリでは、ブロック選択回路の回路規模を小さくできる。
【図面の簡単な説明】
【図１】本発明の基本原理を示す説明図である。
【図２】図１の半導体メモリの読み出し動作を示すタイミング図である。
【図３】本発明の第１の実施形態を示す説明図である。
【図４】図３のSDRAMの読み出し動作を示すタイミング図である。
【図５】本発明の第２の実施形態を示すブロック図である。
【図６】図５のフラグ回路部およびブロック選択回路の詳細を示すブロック図である。
【図７】図５のスイッチ回路部８の詳細を示すブロック図である。
【図８】図７のスイッチ回路C1の詳細を示すブロック図である。
【図９】図７のスイッチ回路C2の詳細を示すブロック図である。
【図１０】第２の実施形態のSDRAMの読み出し動作を示すタイミング図である。
【図１１】図１０の第１動作におけるスイッチ回路部の動作を示す説明図である。
【図１２】図１０の第２動作におけるスイッチ回路部の動作を示す説明図である。
【図１３】図１０の読み出し動作の概要を示す説明図である。
【図１４】第２の実施形態における読み出し動作の別の制御例を示す説明図である。
【図１５】第２の実施形態のSDRAMの書き込み動作の概要を示すタイミング図である。
【図１６】第２の実施形態のSDRAMの書き込み動作時のスイッチ回路部の動作を示すタイミング図である。
【図１７】本発明の第３の実施形態を示す説明図である。
【図１８】第３の実施形態の読み出し動作の概要を示す説明図である。
【図１９】本発明の第４の実施形態を示す説明図である。
【図２０】図１９の第１および第２メモリブロックの関係を示す説明図である。
【図２１】第４の実施形態のSDRAMの読み出し動作を示すタイミング図である。
【図２２】第２の実施形態における第１および第２メモリブロックの別の配置例を示す説明図である。
【図２３】従来の半導体メモリのメモリコアを示す回路図である。
【図２４】従来の読み出し動作の問題点を示すタイミング図である。
【符号の説明】
１０ 読み出し制御回路
１２ 読み出し制御回路
１４ ブロック選択回路
１６ フラグ回路部
１８ スイッチ回路部
２０ データ入出力回路
２２ デコーダ
２２ａ EOR回路
２２ｂ スイッチ
２２ｃ スイッチ
２２ｄ 制御回路
２４ 動作判定回路
２４ａ EOR回路
２４ｂ スイッチ
２４ｃ スイッチ
２４ｄ 制御回路
２６ 第２メモリブロック選択回路
２８ 第１メモリブロック選択回路
３０ および遅延回路
A0〜A5 アドレス信号
BL、/BL ビット線
C1、C2 スイッチ回路
CLK クロック信号
DQ データ信号
FH0〜FH3、FV0〜FV3 フラグ回路
FLH0〜FLH3、FLV0〜FLV3 フラグ信号
FLM0〜FLM15 フラグ信号
FM0〜FM15 フラグ回路
GH0〜GH3、GV0〜GV3 メモリブロックグループ
H0a〜H0d、...、H3a〜H3d 第２メモリブロック
H0〜H3 第２メモリブロック
M0〜M15 第１メモリブロック
M0a〜M0d、M1a〜M1d、...、M15a〜M15d 第１メモリブロック
OP0〜OP15 動作中信号
P00、P01、P02 入出力ポート
P20、P21、P22 入出力ポート
RD 読み出しコマンド
RESET0〜RESET15 リセット信号
RESETH0〜RESETH3、RESETV0〜RESETV3 リセット信号
S0〜S15 選択信号
SET0〜SET15 セット信号
SETH0〜SETH3、SETV0〜SETV3 セット信号
SM0-SM15、SH0-SH3、SV0-SV3 ブロック選択信号
V0〜V3 第２メモリブロック
V0a〜V0d、...、V3a〜V3d 第２メモリブロック
WL ワード線
Z0〜Z15 第２メモリブロック
【発明の属する技術分野】
本発明は、半導体メモリの高速化に関する。
【０００２】
【従来の技術】
図２３は、DRAM等の半導体メモリのメモリコアを示している。メモリコア（ブロックまたはバンクとも称する）は、マトリックス状に配置された複数のメモリセルMCを有している。これ等メモリセルMCは、図の横方向に配線されたワード線WL0、WL1、WL2、...、および図の縦方向に配線されたビット線対BL0・/BL0、BL1・/BL1、...にそれぞれ接続されている。ビット線対BL0・/BL0、BL1・/BL1、...は、それぞれセンスアンプSAに接続されている。
【０００３】
この種の半導体メモリの読み出し動作では、ワード線の選択によりメモリセルMCの転送トランジスタがオンすることで、メモリセルMCのデータがビット線対に読み出される。読み出されたデータは、センスアンプSAで増幅され、外部に出力される。その後、ビット線対がプリチャージ（イコライズ）されて読み出し動作が終了する。
【０００４】
例えば、図に太枠で示したメモリセルMCから読み出されるデータは、ビット線対BL1、/BL1を介してセンスアンプSAに伝達される。すなわち、ビット線対BL1、/BL1は、これ等メモリセルMCで共有されている。この例では、ビット線対BL1、/BL1に接続されているメモリセルMCは、図の上から順に"0データ"、"1データ"、"0データ"、"0データ"を保持している。
【０００５】
図２４は、上述した半導体メモリの読み出し動作を示している。図２３に示したワード線WL0が選択されると、ワード線WL0に接続されているメモリセルMCからビット線BL1にデータが読み出され、ビット線BL1の電圧が下がる（図２４（ａ））。この後、センスアンプSAが動作し、ビット線対BL1、/BL1の電圧差を増幅する（図２４（ｂ））。"0データ"が読み出された後、ビット線対BL1、/BL1がプリチャージされ、読み出しサイクルが終了する（図２４（ｃ））。
【０００６】
【発明が解決しようとする課題】
ワード線WL0の選択中に、ワード線WL1が選択されると、"1データ"を保持しているメモリセルMCからビット線BL1にデータが読み出される（図２４（ｄ））。このとき、ビット線対BL1の電圧は、増幅されて低レベルになっているため、"1データ"を保持しているメモリセルMCのデータは破壊される。ビット線/BL1に接続され、"0データ"を保持しているメモリセルMCからデータが読み出された場合も、これ等メモリセルMCのデータは、破壊される（図２４（ｅ））。
【０００７】
このように、メモリコア内の複数のワード線を同時に活性化するとデータが破壊される。このため、同一のビット線に接続された複数のメモリセルMCの読み出し動作を、サイクルタイムより短い周期で動作できなかった。換言すれば、一つのメモリコアに対する読み出し動作の要求間隔は、読み出しサイクル（サイクルタイム）以上にする必要があった。
【０００８】
上記問題は、半導体メモリの高速動作の阻害となり、データの読み出しレートを向上する妨げになっている。特に、DRAMでは、プリチャージ時間が必要であり、また、メモリコアの面積を縮小するためビット線を長く配線することが多いため、SRAM等に比べてサイクルタイムが長い。したがって、上記問題は深刻である。
本発明の目的は、半導体メモリを高速に動作させ、データの読み出しレートを向上できる半導体メモリを提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体メモリの動作制御方法および本発明の半導体メモリでは、複数の第１メモリブロックにデータが記憶され、第１メモリブロックに記憶されたデータを再生するための再生データが第２メモリブロックに記憶される。読み出し動作時に、第１動作または第２動作が実行され、データが読み出される。第１動作では、複数の第１メモリブロックのうち選択された第１メモリブロックからデータが直接読み出される。第２動作では、選択された第１メモリブロックは動作せず、非選択の第１メモリブロックに記憶されたデータおよび第２メモリブロックに記憶された再生データからデータが再生される。
【００１０】
このため、第１動作および第２動作の少なくともいずれかを並列に動作することで、第１メモリブロックがデータを読み出し中に、さらにこの第１メモリブロックのデータを読み出すことができる。したがって、外部からの読み出し動作の要求を、第１メモリブロックが読み出し動作を１回実行するために必要な読み出しサイクルより短い周期で受け付けできる。この結果、半導体メモリを高速に動作でき、データの読み出しレートを向上できる。
【００１１】
なお、書き込み動作時には、例えば、複数の第１メモリブロックのうち選択された第１メモリブロックにデータが書き込まれ、同時に、第１メモリブロックに記憶されたデータを再生するための再生データが第２メモリブロックに書き込まれる。
本発明の半導体メモリの動作制御方法および本発明の半導体メモリでは、第２メモリブロックには、第１メモリブロックのパリティビットが再生データとして記憶される。第１メモリブロックの各メモリセルを再生するための再生データが１ビットで構成できるため、第２メモリブロックの記憶容量を最小限にできる。したがって、第２メモリブロックのレイアウトサイズを小さくでき、半導体メモリのチップサイズを小さくできる。
【００１２】
本発明の半導体メモリでは、複数の第１メモリブロックのうち所定数と、複数の第２メモリブロックのいずれかとで構成される複数のメモリブロックグループを有している。各第１メモリブロックは、複数のメモリブロックグループに属し、一つのメモリブロックグループに属する第１メモリブロックは、他のメモリブロックグループでは互いに同じにならない。
【００１３】
例えば、第１メモリブロックをマトリックス状に配置し、横方向および縦方向に並ぶ複数の第１メモリブロックに対応してそれぞれ第２メモリブロックを割り当てることで、メモリブロックグループを容易に構成できる（２次元構成のメモリブロックグループ）。このとき、メモリブロックグループは、アドレス信号により識別され、メモリブロックグループに属する第１メモリブロックは、アドレス信号の一部のビットが共通になる。第１および第２メモリブロックを簡単な規則で配置できるため、レイアウト設計が容易になる。したがって、第１および第２メモリブロックを相互に接続する配線が複雑になることを防止でき、配線に必要なレイアウト面積を小さくできる。この結果、半導体メモリのチップサイズを小さくできる。また、上記配線長が短くなることで、第１および第２メモリブロックをより高速に動作できる。
【００１４】
外部からの読み出し動作の要求を、第１メモリブロックの読み出しサイクルより短い周期で受け付け、複数のメモリブロックグループにおいて、第１動作および第２動作の少なくともいずれかが並列に動作することで、読み出し動作の受け付け間隔（サイクルタイム）を短くできる。
本発明の半導体メモリは、複数のフラグ回路と、ブロック選択回路とを有している。フラグ回路は、第１および第２メモリブロックの動作状態をそれぞれ表す。ブロック選択回路は、フラグ回路の出力およびアドレス信号に応じて第１および第２メモリブロックの少なくともいずれかを選択すればよいため、回路規模を小さくできる。フラグ回路は、例えば、このフラグ回路に対応するブロック選択回路が出力するメモリブロック選択信号の出力に応答して動作状態を「動作」に変化させ、対応するメモリブロック選択信号の出力から所定の時間後に動作状態を「非動作」に変化させる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の基本原理を示している。
半導体メモリは、外部から書き込まれたデータを記憶する第１メモリブロックM0、M1、M2、M3と、第１メモリブロックM0〜M3に記憶されたデータを再生するための再生データを記憶する第２メモリブロックH0と、読み出し制御回路１０とを有している。第１メモリブロックM0〜M3は、２ビットのアドレス信号A0、A1（ブロック選択アドレス）により識別される。第１メモリブロックM0〜M3内のメモリセルは、下位のアドレスにより識別される。第２メモリブロックH0は、第１メモリブロックM0〜M3内のメモリセルに対応するメモリセルを有している。第２メモリブロックH0には、再生データとして例えば第１メモリブロックM0〜M3のパリティビットが書き込まれる。第１メモリブロックM0〜M3および第２メモリブロックH0は、それぞれ独立して動作可能である。
【００１６】
図１（ａ）は、書き込み動作において、第１メモリブロックM2のうち太枠で示した所定の領域にデータが書き込まれる状態を示している。書き込み動作の前に、第１メモリブロックM2の太枠領域には、"0"データが記憶され、太枠領域に対応する第１メモリブロックM0、M1、M3には、それぞれ"0データ"、"1データ"、"0データ"が記憶されている。太枠領域に対応する第２メモリブロックH0には、第１メモリブロックM0〜M3に記憶されているデータの偶数パリティビット（この例では"1データ"）が記憶されている。すなわち、第１メモリブロックM0〜M3のデータと第２メモリブロックH0のデータとの和は、偶数になる。
【００１７】
書き込み動作において、読み出し制御回路１０は、第１メモリブロックM2の太枠の領域に"1データ"を書き込む。次に、読み出し制御回路１０は、第１メモリブロックM0〜M3からデータを読み出し、これ等データの偶数パリティビットを第２メモリブロックH0に書き込む。書き込み動作により、第１メモリブロックM0〜M3および第２メモリブロックH0には、図１（ｂ）に示したデータが記憶される。
【００１８】
なお、書き込み動作において、読み出し制御回路１０は、まず第１メモリブロックM2に記憶されている"0データ"および第２メモリブロックH0に記憶されている"1データ"を読み出し、新たに書き込むデータが第１メモリブロックM2に記憶されているデータと異なるときのみ第２メモリブロックH0に逆のデータを書き込んでもよい。
【００１９】
読み出し動作において、読み出し制御回路１０は、図１（ｂ）に示す第１動作または図１（ｃ）に示す第２動作を実行する。第１動作では、読み出し制御回路１０は、アドレス信号に応じて選択された第１メモリブロックM2から"1データ"を直接読み出す。第２動作では、読み出し制御回路１０は、選択された第１メモリブロックM2を動作せず、非選択の第１メモリブロックM0、M1、M3および第２メモリブロックH0を動作させる。そして、読み出し制御回路１０は、図１（ｃ）に太枠で示した領域から"0データ"、"1データ"、"0データ"、"0データ"をそれぞれ読み出し、これ等データのパリティビットを第１メモリブロックM2に記憶されているデータとして出力する。すなわち、第２動作では、選択された第１メモリブロックM2は動作することなく、第１メモリブロックM2に記憶されているデータが再生される。
【００２０】
図２は、上述した半導体メモリの読み出し動作のタイミングを示している。この例では、第１メモリブロックM2（A0=0、A1=1）に対する読み出しコマンドRDが連続して供給される。読み出しコマンドRDの供給間隔（半導体メモリのカタログ仕様である見かけのサイクルタイム）は、第１メモリブロックM0〜M3および第２メモリブロックH0の読み出し動作に必要なサイクルタイム（内部サイクルタイム）の２分の１である。
【００２１】
まず、外部から読み出しコマンドRDおよびアドレス信号（A0=0、A1=1、および下位アドレス）が供給される（図２（ａ））。読み出し制御回路１０は、第１メモリブロックM2からデータを直接読み出すため、第１メモリブロックM2の所定のワード線WLを選択する（図２（ｂ））。ワード線WLと位相がほぼ逆の波形は、プリチャージ信号の波形である。ビット線BL、/BLは、プリチャージ信号が高レベルのときにプリチャージされる。
【００２２】
第１メモリブロックM2がビット線BL、/BL上のデータを増幅中に、第１メモリブロックM2に対する次の読み出しコマンドRDが供給される（図２（ｃ））。第１メモリブロックM2が動作中であるため、読み出し制御回路１０は、第１メモリブロックM0、M1、M3および第２メモリブロックH0の動作を開始する（図２（ｄ））。第１メモリブロックM0、M1、M3および第２メモリブロックH0を動作中に、第１メモリブロックM2からの読み出しデータが出力される（図２（ｅ））。
【００２３】
第１メモリブロックM0、M1、M3および第２メモリブロックH0がビット線BL、/BL上のデータを増幅中に、次の読み出しコマンドRDが供給される（図２（ｆ））。第１メモリブロックM2が動作していないため、読み出し制御回路１０は、第１メモリブロックM2の動作を開始する（図２（ｇ））。第１メモリブロックM2の動作中に、読み出し制御回路１０は、第１メモリブロックM0、M1、M3および第２メモリブロックH0から読み出されたデータのパリティビットを第１メモリブロックM2の読み出しデータとして出力する（図２（ｈ））。
【００２４】
このように本発明では、第１メモリブロックM2が動作中であっても、別の第１メモリブロックM0、M1、M3および第２メモリブロックH0を使用して、第１メモリブロックM2のデータを間接的に読み出すことができる。したがって、第１メモリブロックM2の動作中に、さらに第１メモリブロックM2に対する読み出し要求を受け付けできる。この結果、外部からの読み出しコマンドRDの供給間隔である見かけのサイクルタイムを半分にでき、半導体メモリのデータ読み出しレートを、従来の２倍にできる。すなわち、半導体メモリを高速に動作できる。
【００２５】
図３は、本発明の第１の実施形態を示している。上述した基本原理と同じ要素には同じ符号を付している。この半導体メモリは、クロック同期式のSDRAM（Synchronous DRAM）として形成されている。
SDRAMは、４×４のマトリックス状に配置された１６個の第１メモリブロックM0〜M15、４個の第２メモリブロックH0〜H3、および読み出し制御回路１２を有している。SDRAMは、図に示した以外にもアドレス信号、クロック信号、およびコマンド信号の入力回路、データ信号の入出力回路、コマンドデコーダと、読み出し動作、書き込み動作、およびリフレッシュ動作を実行するための制御回路等とを有している。以下、第１および第２メモリブロックを単にブロックとも称する。読み出し制御回路１２は、図１の読み出し制御回路１０とほぼ同じ機能を有している。
【００２６】
ブロックM0〜M15は、外部から供給される４ビットのアドレス信号A0〜A3（ブロック選択アドレス）により識別される。各ブロックM0〜M15は、ワード線およびビット線にそれぞれ接続された複数のメモリセルを有しており、独立に動作可能である。ブロックM0〜M15は、読み出し動作時に上位のアドレス信号に応じてワード線を選択し、このワード線に接続されるメモリセルからデータをビット線に出力する。ビット線に出力されたデータは、センスアンプにより増幅される。そして、増幅されたデータのうち、下位のアドレス信号に対応するデータが読み出しデータとして外部に出力される。
【００２７】
第２メモリブロックH0〜H3は、それぞれ第１メモリブロックM0〜M3、M4〜M7、M8〜M11、M12〜M15に対応して形成されている。第２メモリブロックH0〜H3の各メモリセルは、対応する４つの第１メモリブロックに保持されたデータのパリティビットを再生データとして保持する。再生データは、１ビットでよいため、第２メモリブロックH0〜H3の記憶容量を第１メモリブロックM0〜M15の記憶容量と同一にできる。第２メモリブロックH0〜H3の記憶容量を最小限にできるため、第２メモリブロックH0〜H3のレイアウトサイズを小さくできる。
【００２８】
次に、図３および図４を用いて上述したSDRAMの読み出し動作を説明する。この例では、ブロックM6に対する読み出し動作が３回連続して実行された後、ブロックM8に対する読み出し動作が１回実行される。図３（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）は、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）にそれぞれ対応しており、２クロックサイクル分の動作を示している。図３および図４において、太い破線は、そのブロックが読み出し動作の前半を実行していることを示している。網掛けは、そのブロックが読み出し動作の後半を実行していることを示している。読み出し動作の前半は、ワード線の選択からセンスアンプの動作開始までに対応し、読み出し動作の後半は、センスアンプの動作から読み出しデータの出力およびビット線のプリチャージまでに対応している。各ブロックの読み出し動作（内部のサイクルタイム）は、図４に示すように４クロックサイクル（前半＋後半）が必要である。
【００２９】
（ａ）まず、SDRAMは、クロック信号CLKに同期して読み出しコマンドRDおよびブロックM6をアクセスするためのアドレス信号を受信する。読み出し制御回路１２は、太い破線で示したブロックM6を選択し、上述した基本原理と同様に第１動作を開始する。
（ｂ）SDRAMは、２番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM6をアクセスするためのアドレス信号を受信する。読み出し制御回路１２は、図３に太い破線で示したブロックM4、M5、M7、H1を選択し、上述した基本原理と同様に第２動作を開始する。網掛けで示したブロックM6は、読み出し動作の後半を実行し、読み出しデータを出力する。
【００３０】
（ｃ）次に、４番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM6をアクセスするためのアドレス信号が供給される。ブロックM6の動作が完了しているため、読み出し制御回路１２は、太い破線で示したブロックM6を再び選択し、第１動作を開始する。網掛けで示したブロックM4、M5、M7、H1は、読み出し動作の後半を実行し、読み出しデータを出力する。
【００３１】
（ｄ）次に、６番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM8をアクセスするためのアドレス信号が供給される。ブロックM8は動作していないため、読み出し制御回路１２は、太い破線で示したブロックM8を選択し、第１動作を開始する。網掛けで示したブロックM6は、読み出し動作の後半を実行し、読み出しデータを出力する。
【００３２】
（ｅ）この後、８、９番目のクロック信号CLKに同期してブロックM8の読み出し動作の後半が実行され、読み出しデータが出力される。
以上、本実施形態においても、上述した基本原理と同様の効果を得ることができる。さらに、この実施形態では、読み出し動作時に、選択された第１メモリブロックからデータを直接読み出す第１動作、または非選択の第１メモリブロックに記憶されたデータおよび第２メモリブロックに記憶された再生データからデータを再生する第２動作を実行した。このため、読み出し動作の要求を、読み出しサイクルより短い周期で受け付けできる。すなわち、読み出し動作の受け付け間隔（サイクルタイム）を従来に比べ短くできる。この結果、SDRAMを高速に動作でき、データの読み出しレートを向上できる。
【００３３】
第２メモリブロックH0〜H3に、第１メモリブロックM0〜M15のパリティビットを再生データとして記憶した。第１メモリブロックM0〜M15の各メモリセルを再生するための再生データは、１ビットでよいため、第２メモリブロックH0〜H3の記憶容量を最小限にできる。したがって、第２メモリブロックH0〜H3のレイアウトサイズを小さくでき、SDRAMのチップサイズを小さくできる。
【００３４】
図５は、本発明の第２の実施形態を示している。上述した基本原理および第１の実施形態と同じ要素には同じ符号を付している。この半導体メモリは、クロック同期式のSDRAM（Synchronous DRAM）として形成されている。
SDRAMは、４×４のマトリックス状に配置された１６個の第１メモリブロックM0〜M15、８個の第２メモリブロックH0〜H3、V0〜V3、ブロック選択回路１４、フラグ回路部１６、スイッチ回路部１８、およびデータ入出力回路２０を有している。ブロック選択回路１４、フラグ回路部１６、スイッチ回路部１８、およびデータ入出力回路２０は、読み出し制御回路としても動作する。これ等回路は、上述した基本原理と同様に第１動作または第２動作を実行する。各第１メモリブロックM0〜M15の記憶容量と各第２メモリブロックH0〜H3、V0〜V3の記憶容量は、同一である。なお、SDRAMは、図に示した以外にもアドレス信号、クロック信号、およびコマンド信号の入力回路、コマンドデコーダと、読み出し動作、書き込み動作、およびリフレッシュ動作を実行するための制御回路等とを有している。
【００３５】
ブロックM0〜M15は、外部から供給される４ビットのアドレス信号A0〜A3（ブロック選択アドレス）により識別される。第２メモリブロックH0〜H3は、それぞれ第１メモリブロックM0〜M3、M4〜M7、M8〜M11、M12〜M15に対応して形成されている。第２メモリブロックV0〜V3は、それぞれ第１メモリブロック（M0、M4、M8、M12）、（M1、M5、M9、M14）、（M2、M6、M10、M14）、（M3、M7、M11、M15）に対応して形成されている。
【００３６】
この実施形態では、図の横方向または縦方向に並ぶ４つの第１メモリブロックと１つの第２メモリブロックにより、８つのメモリブロックグループGH0、GH1、GH2、GH3、GV0、GV1、GV2、GV3が構成されている。すなわち、１つの第１メモリブロックは、２方向に延びる２つのメモリブロックグループに含まれている（２次元構成のメモリブロックグループ）。メモリブロックグループGH0、GH1、GH2、GH3は、アドレス信号A0〜A3のうち上位の２ビットA2、A3により識別される。メモリブロックグループGV0、GV1、GV2、GV3は、アドレス信号A0〜A3のうち下位の２ビットA0、A1により識別される。換言すれば、１つの第１メモリブロックは、必ず２つのメモリブロックグループに属している。例えば、第１メモリブロックM0は、ブロックM0、M1、M2、M3、H0からなるメモリブロックグループGH0と、ブロックM0、M4、M8、M12、V0からなるメモリブロックグループGV0に属している。
【００３７】
また、１つのメモリブロックグループに属する第１メモリブロックは、他のメモリブロックグループでは互いに同じにならない。例えば、メモリブロックグループGH0のブロックM0、M1、M2、M3のうちの複数が、他の同一のメモリブロックグループに属することはない。第２メモリブロックH0〜H3、V0〜V3の各メモリセルは、メモリブロックグループ内の４つの第１メモリブロックに保持されたデータのパリティビットを保持する。
【００３８】
ブロック選択回路１４は、外部からのアドレス信号およびフラグ回路部１６からの情報を受け、ブロック選択信号SM0-SM15、SH0-SH3、SV0-SV3を第１および第２メモリブロックに出力している。フラグ回路部１６は、ブロック選択回路１４からの制御信号に応じて、第１および第２メモリブロックの動作状態を表すフラグ回路（後述）をセットまたはリセットする。
【００３９】
スイッチ回路部１８は、第１および第２メモリブロックから出力されるデータをデータ入出力回路２０に伝達し、第１メモリブロックからのパリティデータを第２メモリブロックに伝達し、データ入出力回路２０から出力されるデータを第１および第２メモリブロックに伝達する。
データ入出力回路２０は、外部からのデータ信号DQ（書き込みデータ）をスイッチ回路部１８に供給し、スイッチ回路部１８からの読み出しデータをデータ信号DQとして外部に出力する。
【００４０】
図６は、フラグ回路部１６およびブロック選択回路１４の詳細を示している。
フラグ回路部１６は、第１メモリブロックM0〜M15にそれぞれ対応するフラグ回路FM0〜FM15と、第２メモリブロックH0〜H3、V0〜V3にそれぞれ対応するフラグ回路FH0〜FH3、FV0〜FV3を有している。フラグ回路FM0〜FM15は、それぞれセット信号SET0〜SET15を受けたときに、フラグ信号FLM0〜FLM15をセットし、リセット信号RESET0〜RESET15を受けたときに、フラグ信号FLM0〜FLM15をリセットする。フラグ回路FH0〜FH3、FV0〜FV3は、それぞれセット信号SETH0〜SETH3、SETV0〜SETV3を受けたときに、フラグ信号FLH0〜FLH3、FLV0〜FLV3をセットし、リセット信号RESETH0〜RESETH3、RESETV0〜RESETV3を受けたときに、フラグ信号FLH0〜FLH3、FLV0〜FLV3をリセットする。
【００４１】
ブロック選択回路１４は、デコーダ２２、動作判定回路２４、第２メモリブロック選択回路２６、第１メモリブロック選択回路２８、および遅延回路３０を有している。デコーダ２２は、アドレス信号A0〜A3をデコードし、第１メモリブロックM0〜M15を選択するための選択信号S0〜S15のいずれかを出力する。
動作判定回路２４は、選択信号S0〜S15およびフラグ信号FLM0〜FLM15を受け、動作中信号OP0〜OP15を出力している。動作判定回路２４は、活性化された選択信号に対応する第１メモリブロックが動作可能か判定する。例えば、動作判定回路２４は、選択信号S0の活性化を受け、選択信号S0に対応するフラグ信号FLM0がセットされているとき動作中信号OP0を活性化し、フラグ信号FLM0がリセットされているとき動作中信号OP0を非活性化する。同様に、動作判定回路２４は、選択信号S6の活性化を受け、対応するフラグ信号FLM6がセットされているとき動作中信号OP6を活性化し、フラグ信号FLM6がリセットされているとき動作中信号OP6を非活性化する。
【００４２】
第２メモリブロック選択回路２６は、選択信号S0〜S15および動作中信号OP0〜OP15を受け、第２メモリブロックH0〜H3、V0〜V3を選択するブロック選択信号SH0〜SH3、SV0〜SV3を出力している。ブロック選択信号SH0〜SH3、SV0〜SV3は、セット信号SETH0〜SETH3、SETV0〜SETV3としてフラグ回路部１８のフラグ回路FH0〜FH3、FV0〜FV3にそれぞれ出力される。第２メモリブロック選択回路２６は、動作中信号OP0〜OP15の非活性化を受け、ブロック選択信号SH0〜SH3、SV0〜SV3を非活性化する。第２メモリブロック選択回路２６は、動作中信号OP0〜OP15のいずれかの活性化を受け、ブロック選択信号SH0〜SH3、SV0〜SV3のいずれかを活性化する。例えば、ブロックM6が動作中（動作中信号OP6が活性化）に選択信号S6が活性化されたとき、ブロックM6を含むメモリブロックグループGH1（またはGV2）のブロックH1（またはV2）を選択するためのブロック選択信号SH1（またはSV2）が活性化される。
【００４３】
第１メモリブロック選択回路２８は、選択信号S0〜S15、ブロック選択信号SH0〜SH3、SV0〜SV3、および動作中信号OP0〜OP15を受け、第１メモリブロックM0〜M15を選択するためのブロック選択信号SM0〜SM15を出力している。ブロック選択信号SM0〜SM15は、セット信号SET0〜SET15としてフラグ回路部１８のフラグ回路FM0〜FM15にそれぞれ出力される。第１メモリブロック選択回路２８は、動作中信号OP0〜OP15が非活性化されているとき、選択されている選択信号を、ブロック選択信号として出力する。例えば、ブロックM6が非動作中（動作中信号OP6が非活性化）に選択信号S6が活性化されたとき、ブロック選択信号SM6が活性化される。ブロック選択信号SM6のみが活性化されることで、ブロックM6に対する第１動作が実行される。
【００４４】
第１メモリブロック選択回路２８は、動作中信号OP0〜OP15のいずれかが活性化されているとき、活性化されている動作中信号に対応する第１メモリブロックを含むメモリブロックグループのうち、この動作中信号に対応する第１メモリブロックを除くブロック選択信号を活性化する。例えば、第１メモリブロック選択回路２８は、ブロックM6が動作中（動作中信号OP6が活性化）に選択信号S6の活性化およびブロック選択信号SH1の活性化を受けたとき、メモリブロックグループGH1のブロックM4、M5、M7に対応するブロック選択信号SM4、SM5、SM7を活性化する。ブロック選択信号SM4、SM5、SM7およびSH1が活性化されることで、ブロックM6に対する第２動作が実行される。
【００４５】
遅延回路３０は、ブロック選択信号SM0〜SM15、SH0〜SH3、およびSV0〜SV3を所定時間遅延させたリセット信号RESET0〜RESET15、RESETH0〜RESETH3、およびRESETV0〜RESETV3を出力している。リセット信号RESET0〜RESET15、RESETH0〜RESETH3、およびRESETV0〜RESETV3は、フラグ回路部１８のフラグ回路FM0〜FM15、FH0〜FH3、FV0〜FV3にそれぞれ出力される。遅延回路３０の遅延時間は、第１および第２メモリブロックの実際の動作時間に対応して設定されている。すなわち、リセット信号RESET0〜RESET15、RESETH0〜RESETH3、およびRESETV0〜RESETV3は、第１および第２メモリブロックの動作完了に応答して出力される。
【００４６】
図７は、スイッチ回路部１８の詳細を示している。
スイッチ回路部１８は、複数のスイッチ回路C1およびスイッチ回路C2を有している。スイッチ回路C1は、入出力ポートP10に供給された信号を入出力ポートP11、P12のいずれかに出力し、入出力ポートP11、P12に供給された信号の排他的論理和を入出力ポートP10に出力する。以下、入出力ポートを単にポートとも称する。第１メモリブロックM0〜M15は、図の最も下に示したスイッチ回路C1のポートP11、P12のいずれかに接続されている。スイッチ回路C1のポートP10は、順次一つ上のスイッチ回路C1のポートP11またはP12に接続されている。最も上に示したスイッチ回路C1のポートP10はスイッチ回路C2のポートP21に接続されている。
【００４７】
スイッチ回路C2は、入出力ポートP20に供給された信号を入出力ポートP21に出力し、入出力ポートP21、P22に供給された信号の排他的論理和を入出力ポートP20に出力する。また、スイッチ回路C2は、ポートP21に供給された信号をポートP22に出力する。ポートP20は、データ入出力回路２０の入出力ポートに接続されている。ポートP22は、パリティビット用のデータバスを介して第２メモリブロックH0〜H3、V0〜V3に接続されている。
【００４８】
図８は、スイッチ回路C1の詳細を示している。
スイッチ回路C1は、出力がポートP10に接続されたEOR回路２２ａ、ポートP11をEOR回路２２ａの一方の入力またはポートP10に接続するスイッチ２２ｂ、ポートP12をEOR回路２２ａの他方の入力またはポートP10に接続するスイッチ２２ｃ、および読み書き切り換え信号に応じてスイッチ２２ａ、２２ｂを制御するスイッチ制御回路２２ｄを有している。
【００４９】
スイッチ制御回路２２ｄは、書き込み動作時に、ポートP10をポートP11またはP12に接続する。スイッチ制御回路２２ｄは、読み出し動作時（第１動作および第２動作時）にポートP11、P12をEOR回路２２ａの入力に接続する。
図９は、スイッチ回路C2の詳細を示している。
スイッチ回路C2は、EOR回路２４ａ、ポートP20をポートP21またはEOR回路２４ａの出力に接続するスイッチ２４ｂ、ポートP21をポートP22に直接接続するスイッチ２４ｃ、および第１メモリブロック用の読み書き切り換え信号と第２メモリブロック用の読み書き切り替え信号に応じてスイッチ２４ｂ、２４ｃを制御するスイッチ制御回路２４ｄを有している。ポートP21、P22は、それぞれEOR回路２４ａの入力に接続されている。
【００５０】
スイッチ制御回路２４ｄは、書き込み動作時に、スイッチ２４ｂを介してポートP20をポートP21に接続し（第１メモリブロックへのデータの書き込み）、その後スイッチ２４ｃを介してポートP21をポートP22に接続する（第２メモリブロックへのパリティビットの書き込み）。スイッチ制御回路２４ｄは、読み出し動作時（第１動作および第２動作時）に、スイッチ２４ｂを介してEOR回路２４ａの出力をポートP20に接続する。
【００５１】
図１０は、上述したSDRAMの読み出し動作を示している。
この例では、ブロックM6に対する読み出し動作が２回連続して実行された後、ブロックM7に対する読み出し動作が２回連続して実行され、この後、ブロックM15に対する読み出し動作が２回実行される。上述した図４と同様に、図中の太い破線は、読み出し動作の前半を示し、網掛けは、読み出し動作の後半を示している。読み出しコマンドRDの供給間隔（見かけのサイクルタイム）は、内部のサイクルタイムの２分の１である。このため、第１動作および第２動作の少なくともいずれかが並列に動作される。
【００５２】
（ａ）SDRAMは、クロック信号CLKに同期して読み出しコマンドRDおよびブロックM6をアクセスするためのアドレス信号を受信する。読み出しコマンドRDを受けたとき、ブロックM0〜M15は動作していないため、図６に示したフラグ回路部１６は、フラグ信号FLM0〜FLM15を非活性化している。このため、ブロック選択回路１４の動作判定回路２４は、デコーダ２２からの選択信号S6を受けるが、動作中信号OP6を活性化しない。
【００５３】
第２メモリブロック選択回路２６は、動作中信号OP0〜OP15の非活性化を受けて、ブロック選択信号SH0〜SH3、SV0〜SV3を非活性化する。第１メモリブロック選択回路２８は、動作中信号OP0〜OP15の非活性化およびブロック選択信号SH0〜SH3、SV0〜SV3の非活性化を受け、選択信号S6をブロック選択信号SM6として出力する。すなわち、ブロック選択信号SM6のみが活性化され、第１動作が開始される。
【００５４】
フラグ回路部１６は、ブロック選択信号SM6の活性化に応じてフラグ回路FM6をセットし、フラグ信号FLM6を活性化（セット）する。すなわち、フラグ回路FM6は、第１メモリブロックM6の動作状態を「動作」に変化する。このように、フラグ回路FM0〜FM15、FH0〜FH3、FV0〜FV3は、これ等フラグ回路に対応するブロック選択信号SM0〜SM15、SH0〜SH3、SV0〜SV3の出力に応答してセットされる。
【００５５】
（ｂ）SDRAMは、２番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM6をアクセスするためのアドレス信号を受信する。図６の動作判定回路２４は、デコーダ２２からの選択信号S6およびフラグ回路FM6からのフラグ信号FLM6を受け、動作中信号OP6を活性化する。
第２メモリブロック選択回路２６は、動作中信号OP6の活性化を受け、第１メモリブロックM6と同じメモリブロックグループGH1（図５）に含まれる第２メモリブロックH1を動作させるためのブロック選択信号SH1を活性化する。第１メモリブロック選択回路２８は、選択信号S6、動作中信号OP6、およびブロック選択信号SH1の活性化を受け、ブロックH1を含むメモリブロックグループGH1のうちブロックM6を除くブロックM4、M5、M7を動作させるブロック選択信号SM4、SM5、SM7を活性化する。
【００５６】
この結果、ブロック選択回路１４によりブロックM4、M5、M7、H1（メモリブロックグループGH1）が選択され、上述した基本原理と同様に第２動作が開始される。すなわち、外部から供給された４ビットのアドレス信号A0〜A3のうち上位の２ビットA2、A3のみが使用される。フラグ回路部１６は、ブロック選択信号SM4、SM5、SM7、SH1の活性化に応じてフラグ信号FLM4、FLM5、FLM7、FLH1を活性化する。
【００５７】
図１１は、ブロックM6の第１動作の後半におけるスイッチ回路部１８の動作を示している。図中の太い矢印は、データの伝達経路を示している。×印のスイッチは、オフしていることを示しており、オフしているスイッチに接続されたEOR回路の入力には"0データ"が供給される。そして、ブロックM6から読み出されたデータは、複数のスイッチ回路C1で"0データ"と論理演算（排他的論理和）され、スイッチ回路C2を介してデータ入出力回路２０に伝達される。結果として読み出しデータは、論理レベルを変えることなくスイッチ回路C2に伝達される。
【００５８】
図６に示した遅延回路３０は、ブロックM6に対する第１動作の完了に合わせてリセット信号RESET6を出力する。フラグ回路FM6は、リセット信号RESET6を受けてリセットされ、フラグ信号FLM6を非活性化する。すなわち、フラグ回路FM6は、ブロック選択信号SM6の活性化から所定の時間後に第１メモリブロックM6の動作状態を「非動作」に変化する。このように、フラグ回路FM0〜FM15、FH0〜FH3、FV0〜FV3は、これ等フラグ回路に対応するブロック選択信号SM0〜SM15、SH0〜SH3、SV0〜SV3の活性化から所定の時間後に応答してリセットされる。
【００５９】
（ｃ）次に、４番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM7をアクセスするためのアドレス信号が供給される。読み出しコマンドRDを受けたとき、ブロックM6に対する第２動作が実行されており、図６に示したフラグ回路部１６は、フラグ信号FLM4、FLM5、FLM7、およびFLH1を活性化している。このため、動作判定回路２４は、デコーダ２２からの選択信号S7を受けて、動作中信号OP7を活性化する。
【００６０】
第２メモリブロック選択回路２６は、動作中信号OP7の活性化を受け、第１メモリブロックM7と同じメモリブロックグループGV3に含まれる第２メモリブロックV3を動作させるためのブロック選択信号SV3を活性化する。第１メモリブロック選択回路２８は、選択信号S7、動作中信号OP7、およびブロック選択信号SV3の活性化を受け、ブロックV3を含むメモリブロックグループGV3のブロックM7を除くブロックM3、M11、M15を動作させるためのブロック選択信号SM3、SM11、SM15を活性化する。
【００６１】
この結果、ブロック選択回路１４によりブロックM3、M11、M15、V3（メモリブロックグループGV3）が選択され、第２動作が開始される。すなわち、外部から供給された４ビットのアドレス信号A0〜A3のうち下位の２ビットA0、A1のみが使用される。フラグ回路部１６は、ブロック選択信号SM3、SM11、SM15の活性化に応じてフラグ信号FLM3、FLM11、FLM15、およびFLV3を活性化する。
【００６２】
図１２は、ブロックM4、M5、M7、H1の第２動作の後半におけるスイッチ回路部１８の動作を示している。図１１と同様にオフしているスイッチに接続されたEOR回路の入力には"0データ"が供給される。ブロックM4、M5から読み出されたデータは、スイッチ回路C1のEOR回路で論理演算（排他的論理和）される（図１２（ａ））。演算結果は、スイッチ回路C1のEOR回路においてブロックM7から読み出されたデータと論理演算される（図１２（ｂ））。この演算結果は、スイッチ回路C1を介して伝達され、さらにブロックH1から読み出されたデータと論理演算される（図１２（ｃ））。これ等論理演算によりブロックM6の再生データが生成され、データ入出力回路２０に伝達される。
【００６３】
図６に示した遅延回路３０は、ブロックM4、M5、M7、H1に対する第２動作の完了に合わせてリセット信号RESET4、RESET5、RESET7、RESETH1を出力する。フラグ回路FM6は、これ等リセット信号を受けてリセットされ、フラグ信号FLM4、FLM5、FLM7、FLH1を非活性化する。
（ｄ）次に、６番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM7をアクセスするためのアドレス信号が供給される。ブロックM7は、動作を完了しているため、ブロック選択回路１４は、太い破線で示したブロックM7を選択し、上述した（ａ）と同様に第１動作を開始する。SDRAMは、上述した（ｃ）と同様に、網掛けで示したブロックM3、M11、M15、V3において第２動作の後半を実行し、読み出しデータを出力する。
【００６４】
（ｅ）８番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM15をアクセスするためのアドレス信号が供給される。ブロックM15は、動作していないため、ブロック選択回路１４は、上述した（ａ）と同様に第１動作を開始する。また、SDRAMは、上述した（ｂ）と同様に、網掛けで示したブロックM7において第１動作の後半を実行し、読み出しデータを出力する。
【００６５】
（ｆ）１０、１１番目のクロック信号に同期して、ブロックM15の第１動作の後半が実行される。
（ｇ）１２番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM15をアクセスするためのアドレス信号が供給される。ブロックM15は、動作していないため、ブロック選択回路１４は、上述した（ａ）と同様に第１動作を開始する。
【００６６】
（ｈ）１４、１５番目のクロック信号に同期して、ブロックM15の第１動作の後半が実行される。
図１３（ａ）〜（ｈ）は、図１０（ａ）〜（ｈ）に示した読み出し動作の概要を示している。太い破線で示したブロックは、読み出し動作の前半を実行し、網掛けで示したブロックは、読み出し動作の後半を実行している。
【００６７】
図１４は、図６に示した第２メモリブロック選択回路２６の制御を変えた場合の読み出し動作の例を示している。
この例では、２番目のクロック信号CLKに同期した読み出しコマンドRD（ブロックM6の読み出し）において、第２メモリブロック選択回路２６は、図１０に示したブロック選択信号H1ではなく、ブロック選択信号V2を活性化する。このとき、４、６、８番目のクロック信号に対応する読み出し動作として、それぞれ、第１動作、第２動作、第２動作が実行される。
【００６８】
図１５は、SDRAMの書き込み動作の概要を示している。
第１メモリブロックM6にデータが書き込まれる場合、ブロックM6を含むメモリブロックグループGH1、GV2の全ブロックM4、M5、M6、M7、H1、M2、M10、M14、V2が活性化される（図１５（ａ））。次に、書き込みデータがブロックM6に書き込まれる（図１５（ｂ））。
【００６９】
次に、ブロックM4、M5、M6、M7からデータが読み出され、読み出されたデータの排他的論理和（パリティビット）がブロックH1に書き込まれる（図１５（ｃ））。また、ブロックM2、M6、M10、M14からデータが読み出され、読み出されたデータの排他的論理和（パリティビット）がブロックV2に書き込まれる（図１５（ｄ））。そして、活性化されたブロックM4、M5、M6、M7、H1、M2、M10、M14、V2のプリチャージ動作が実行され、書き込み動作が完了する（図１５（ｅ））。
【００７０】
図１６は、上述した書き込み動作において、パリティビットがブロックH1に書き込まれるときのスイッチ回路部１８（図７）の動作を示している。図中の太い矢印は、データの伝達経路を示している。×印のスイッチは、オフしていることを示しており、オフしているスイッチに接続されたEOR回路の入力には"0データ"が供給される。そして、ブロックM4、M5、M6、M7から読み出されたデータの排他的論理和（パリティビット）がブロックH1に書き込まれる。
【００７１】
この実施形態においても、上述した基本原理および第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、各第１メモリブロックを複数のメモリブロックグループに属させ、一つのメモリブロックグループに属する第１メモリブロックが他のメモリブロックグループでは互いに同じにならないようにした。具体的には、第１メモリブロックM0〜M15を４×４のマトリックス状に配置し、横方向および縦方向に並ぶ複数の第１メモリブロックに対応してそれぞれ第２メモリブロックを割り当てた。このため、メモリブロックグループGH0〜GH3、GV0〜GV3を容易に構成できる。第１および第２メモリブロックM0〜M15、H0〜H3、V0〜V3を簡単な規則で配置できるため、レイアウト設計が容易になる。したがって、第１および第２メモリブロックM0〜M15、H0〜H3、V0〜V3を相互に接続する配線が複雑になることを防止でき、配線に必要なレイアウト面積を小さくできる。この結果、SDRAMのチップサイズを小さくできる。また、上記配線長が短くなることで、第１および第２メモリブロックM0〜M15、H0〜H3、V0〜V3をより高速に動作できる。
【００７２】
ブロック選択回路１４は、フラグ回路FM0〜FM15、FH0〜FH3、FV0〜FV3から出力されるフラグ信号FLM0〜FLM15、FLH0〜FLH3、FLV0〜FLV3およびアドレス信号A0-A3に応じて第１および第２メモリブロックM0〜M15、H0〜H3、V0〜V3の少なくともいずれかを選択すればよいため、回路規模を小さくできる。
図１７および図１８は、本発明の第３の実施形態を示している。上述した基本原理および第２の実施形態と同じ要素には同じ符号を付している。
【００７３】
この半導体メモリは、クロック同期式のSDRAM（Synchronous DRAM）として形成されている。SDRAMは、第２の実施形態と同様に、４×４のマトリックス状に配置された１６個の第１メモリブロックM0〜M15、８個の第２メモリブロックH0〜H3、V0〜V3、および図示しないブロック選択回路（読み出し制御回路）、データ入出力回路等を有している。この実施形態は、SDRAMが、第２動作のみを実行することを特徴としている。このため、ブロック選択回路は、第１動作および第２動作のいずれを実行するかの判断はしない。
【００７４】
図１７（ａ）〜（ｈ）および図１８（ａ）〜（ｈ）は、それぞれ図１３（ａ）〜（ｈ）および図１０（ａ）〜（ｈ）に対応した動作である。すなわち、この例においても、ブロックM6に対する読み出し動作（第２動作）が２回連続して実行された後、ブロックM7に対する読み出し動作（第２動作）が２回連続して実行され、この後、ブロックM15に対する読み出し動作（第２動作）が２回実行される。読み出しコマンドRDの供給間隔（見かけのサイクルタイム）は、内部のサイクルタイムの２分の１である。このため、複数の第２動作が並列に動作される。
【００７５】
なお、この実施形態では、第２メモリブロックH0〜H3を含む第２動作および第２メモリブロックV0〜V3を含む第２動作を交互に実行する例を示したが、例えば、第２メモリブロックH0〜H3または第２メモリブロックV0〜V3を含む第２動作を複数回連続して実行してもよい。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、読み出し動作時に、第２動作のみを実行した。このため、第１動作および第２動作のいずれを実行するかの判断が不要になり、制御回路を簡易に構成できる。この結果、半導体メモリのチップサイズを小さくでき、製造コストを低減できる。
【００７６】
図１９は、本発明の第４の実施形態を示している。
この半導体メモリは、クロック同期式のSDRAM（Synchronous DRAM）として形成されている。SDRAMは、４×１６のマトリックス状に配置された６４個の第１メモリブロックM0a〜M15a、M0b〜M15b、M0c〜M15c、M0d〜M15d、４８個の第２メモリブロックH0a〜H3a、H0b〜H3b、H0c〜H3c、H0d〜H3d、V0a〜V3a、V0b〜V3b、V0c〜V3c、V0d〜V3d、Z0〜Z15および図示しないブロック選択回路（読み出し制御回路）、データ入出力回路等を有している。第１メモリブロックは、外部から供給される６ビットのアドレス信号A0〜A5（ブロック選択アドレス）により識別される。この実施形態においても、SDRAMは第２動作のみを実行する。
【００７７】
頭に"H"が付く第２メモリブロックは、それぞれアドレス信号A2〜A5が同一の４つの第１メモリブロックのパリティビットを記憶する。頭に"V"が付く第２メモリブロックは、アドレス信号A0、A1、A4、A5が同一の４つの第１メモリブロックのパリティビットを記憶する。頭に"Z"が付く第２メモリブロックは、アドレス信号A0〜A3が同一の４つの第１メモリブロックのパリティビットを記憶する。
【００７８】
そして、４ビットのアドレス信号が同一の４つの第１メモリブロックと、これ等第１メモリブロックのパリティビットを記憶する第２メモリブロックとでメモリブロックグループが構成されている。したがって、１つの第１メモリブロックは、３つのメモリブロックグループに属している。１つのメモリブロックグループに属する第１メモリブロックは、他のメモリブロックグループでは互いに同じにならない。
【００７９】
図２０は、第１および第２メモリブロックの関係を示している。
この実施形態では、図５に示した４×４構成の第１メモリブロックが、図の奥行き方向に４段積み重ねられ、この積層方向にもパリティビットを記憶する第２メモリブロックZ0〜Z15が構成されている。１つの第１メモリブロックは、３方向に延びる３つのメモリブロックグループに含まれている（３次元構成のメモリブロックグループ）。
【００８０】
図２１は、上述したSDRAMの読み出し動作を示している。この例では、図２０に網掛けで示したブロックM6dに対する読み出し動作が３回連続して実行される。上述した図４と同様に、図中の太い破線は、読み出し動作の前半を示し、網掛けは、読み出し動作の後半を示している。本実施形態のSDRAMは、上述した実施形態の１.５倍の周波数で動作する。参考のため上述した実施形態のクロック信号CLKを図の上部に記載している。クロック信号CLKの６周期が、第１および第２メモリブロックの読み出し動作に必要なサイクルタイムである。
【００８１】
（ａ）まず、クロック信号CLKに同期して読み出しコマンドRDおよびブロックM6dをアクセスするためのアドレス信号が供給される。SDRAMは、ブロックM4d、M5d、M7d、H1dを活性化して第２動作を開始する。
（ｂ）２番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM6dをアクセスするためのアドレス信号が供給される。SDRAMは、ブロックM2d、M10d、M14d、V2dを活性化して第２動作を開始する。
【００８２】
（ｃ）４番目のクロック信号CLKに同期して読み出しコマンドRDおよびブロックM6dをアクセスするためのアドレス信号が供給される。SDRAMは、ブロックM6c、M6b、M6a、Z6を活性化して第２動作を開始する。すなわち、この実施形態では、サイクルタイムの間に読み出しコマンドを３回受け付けることができる。
この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００８３】
なお、上述した第２および第３の実施形態では、第１メモリブロックM0〜M15を４×４のマトリックス状に配置し、２方向に延びる２次元のメモリブロックグループGH0〜GH3、GV0〜GV3を構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図２２に示すように、第１メモリブロックM0〜M15および第２メモリブロックH0〜H3、V0〜V3を一列に配置し、図に破線で接続したようにメモリブロックグループGH0〜GH3、GV0〜GV3を構成してもよい。この場合にも、第２および第３の実施形態と同様にメモリブロックグループH0〜H3、V0〜V3は、２次元構成になる。
【００８４】
上述した実施形態では、メモリブロックグループを２次元構成または３次元構成にした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリブロックグループを４次元以上の構成にしてもよい。この場合、さらに見かけのサイクルタイムを短縮でき、データの読み出しレートを向上できる。
【００８５】
上述した第２実施形態では、遅延回路３０の遅延時間を利用してリセット信号RESET0〜RESET15、RESETH0〜RESETH3、RESETV0〜RESETV3を生成し、フラグ回路FM0〜FM15、FH0〜FH3、FV0〜FV3をリセットした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第１および第２メモリブロックから動作が終了したことを示す信号を出力し、この信号でフラグ回路FM0〜FM15、FH0〜FH3、FV0〜FV3をリセットしてもよい。
【００８６】
上述した実施形態では、本発明をSDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をSRAMまたはクロック非同期のDRAMに適用してもよい。特に、本発明は、揮発性の半導体メモリに適用すると有効である。さらに、本発明をシステムLSIに搭載されるDRAM等のコアに適用してもよい。
【００８７】
上述した実施形態では、第２メモリブロックに第１メモリブロックのパリティビットを記憶した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、符号理論で扱われる他の誤り検出・誤り訂正の手法を利用して、その符号を第２メモリブロックに記憶してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
【００８８】
（付記１） 書き込み動作時に、複数の第１メモリブロックのうち選択された該第１メモリブロックにデータを書き込むとともに、前記第１メモリブロックに記憶されたデータを再生するための再生データを第２メモリブロックに書き込み、読み出し動作時に、選択された前記第１メモリブロックから前記データを直接読み出す第１動作と、選択された前記第１メモリブロックを動作せず、非選択の第１メモリブロックに記憶された前記データおよび前記第２メモリブロックに記憶された前記再生データから前記データを再生する第２動作との少なくともいずれかを実行することで、前記データを読み出すことを特徴とする半導体メモリの動作制御方法。
【００８９】
（付記２） 付記１記載の半導体メモリの動作制御方法において、
前記読み出し動作が連続して実行される時に、前記第２動作のみを順次実行することで前記データを読み出すことを特徴とする半導体メモリの動作制御方法。
（付記３） 付記２記載の半導体メモリの動作制御方法において、
前記第２動作を並列に動作させることを特徴とする半導体メモリの動作制御方法。
【００９０】
（付記４） 付記１記載の半導体メモリの動作制御方法において、
前記第１動作および前記第２動作の少なくともいずれかを並列に動作させることを特徴とする半導体メモリの動作制御方法。
（付記５） 付記４記載の半導体メモリの動作制御方法において、
前記読み出し動作の外部からの要求を、前記第１メモリブロックが読み出し動作を１回実行するために必要な読み出しサイクルより短い周期で受け付けることを特徴とする半導体メモリの動作制御方法。
【００９１】
（付記６） 付記１記載の半導体メモリの動作制御方法において、
前記第２メモリブロックの再生データは、前記第１メモリブロックのパリティビットであることを特徴とする半導体メモリの動作制御方法。
（付記７） データを記憶する複数の第１メモリブロックと、
前記第１メモリブロックに記憶された前記データを再生するための再生データを記憶する第２メモリブロックと、
読み出し動作時に、選択された前記第１メモリブロックから前記データを直接読み出す第１動作と、選択された前記第１メモリブロックを動作せず、非選択の第１メモリブロックに記憶された前記データおよび前記第２メモリブロックに記憶された前記再生データから前記データを再生する第２動作との少なくともいずれかを実行する読み出し制御回路とを備えていることを特徴とする半導体メモリ。
【００９２】
（付記８） 付記７記載の半導体メモリにおいて、
前記読み出し制御回路は、前記読み出し動作時に、前記第２動作のみを実行することで前記データを読み出すことを特徴とする半導体メモリ。
（付記９） 付記８記載の半導体メモリの動作制御方法において、
前記第２動作を並列に動作させることを特徴とする半導体メモリの動作制御方法。
【００９３】
（付記１０） 付記７記載の半導体メモリにおいて、
前記読み出し制御回路は、前記第１動作および前記第２動作の少なくともいずれかを並列動作させることを特徴とする半導体メモリ。
（付記１１） 付記１０記載の半導体メモリにおいて、
前記読み出し動作の外部からの要求を、前記第１メモリブロックが読み出し動作を１回実行するために必要な読み出しサイクルより短い周期で受け付けることを特徴とする半導体メモリ。
【００９４】
（付記１２） 付記７記載の半導体メモリにおいて、
複数の前記第１メモリブロックのうち所定数と、複数の前記第２メモリブロックのいずれかとで構成される複数のメモリブロックグループを備え、
前記各第１メモリブロックは、複数の前記メモリブロックグループに属し、
一つの前記メモリブロックグループに属する前記第１メモリブロックは、他の前記メモリブロックグループでは互いに同じにならないことを特徴とする半導体メモリ。
【００９５】
（付記１３） 付記１２記載の半導体メモリにおいて、
前記読み出し制御回路は、一つの前記第１メモリブロックが属する複数の前記メモリブロックグループにおいて、前記第１動作および前記第２動作の少なくともいずれかを並列動作させることを特徴とする半導体メモリ。
（付記１４） 付記１２記載の半導体メモリにおいて、
前記メモリブロックグループは、アドレス信号により識別され、該メモリブロックグループに属する前記第１メモリブロックは、前記アドレス信号の一部のビットが共通であることを特徴とする半導体メモリ。
【００９６】
（付記１５） 付記７記載の半導体メモリにおいて、
前記第１および第２メモリブロックの動作状態をそれぞれ表す複数のフラグ回路と、
前記フラグ回路の出力およびアドレス信号に応じて前記第１および第２メモリブロックの少なくともいずれかを選択するブロック選択回路とを備えていることを特徴とする半導体メモリ。
【００９７】
（付記１６） 付記１５記載の半導体メモリにおいて、
前記フラグ回路は、該フラグ回路に対応する前記ブロック選択回路が出力するメモリブロック選択信号に応じて前記動作状態を変化することを特徴とする半導体メモリ。
（付記１７） 付記１６記載の半導体メモリにおいて、
前記フラグ回路は、該フラグ回路に対応する前記メモリブロック選択信号の出力に応答して前記動作状態を「動作」に変化させ、対応する前記メモリブロック選択信号の出力から所定の時間後に前記動作状態を「非動作」に変化させることを特徴とする半導体メモリ。
【００９８】
（付記１８） 付記７記載の半導体メモリにおいて、
前記第２メモリブロックの再生データは、前記第１メモリブロックのパリティビットであることを特徴とする半導体メモリ。
【００９９】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１００】
【発明の効果】
本発明の半導体メモリの動作制御方法および本発明の半導体メモリでは、読み出し動作の受け付け間隔（サイクルタイム）を従来に比べ短くできる。この結果、半導体メモリを高速に動作でき、データの読み出しレートを向上できる。
【０１０１】
本発明の半導体メモリの動作制御方法および本発明の半導体メモリでは、制御回路を簡易に構成できる。この結果、半導体メモリのチップサイズを小さくでき、製造コストを低減できる。
本発明の半導体メモリの動作制御方法および本発明の半導体メモリでは、第２メモリブロックの記憶容量を最小限にできる。したがって、第２メモリブロックのレイアウトサイズを小さくでき、半導体メモリのチップサイズを小さくできる。
【０１０２】
本発明の半導体メモリでは、第１および第２メモリブロックを簡単な規則で配置できるため、レイアウト設計が容易になる。配線に必要なレイアウト面積を小さくできる。この結果、半導体メモリのチップサイズを小さくできる。また、上記配線長が短くなることで、第１および第２メモリブロックをより高速に動作できる。
本発明の半導体メモリでは、ブロック選択回路の回路規模を小さくできる。
【図面の簡単な説明】
【図１】本発明の基本原理を示す説明図である。
【図２】図１の半導体メモリの読み出し動作を示すタイミング図である。
【図３】本発明の第１の実施形態を示す説明図である。
【図４】図３のSDRAMの読み出し動作を示すタイミング図である。
【図５】本発明の第２の実施形態を示すブロック図である。
【図６】図５のフラグ回路部およびブロック選択回路の詳細を示すブロック図である。
【図７】図５のスイッチ回路部８の詳細を示すブロック図である。
【図８】図７のスイッチ回路C1の詳細を示すブロック図である。
【図９】図７のスイッチ回路C2の詳細を示すブロック図である。
【図１０】第２の実施形態のSDRAMの読み出し動作を示すタイミング図である。
【図１１】図１０の第１動作におけるスイッチ回路部の動作を示す説明図である。
【図１２】図１０の第２動作におけるスイッチ回路部の動作を示す説明図である。
【図１３】図１０の読み出し動作の概要を示す説明図である。
【図１４】第２の実施形態における読み出し動作の別の制御例を示す説明図である。
【図１５】第２の実施形態のSDRAMの書き込み動作の概要を示すタイミング図である。
【図１６】第２の実施形態のSDRAMの書き込み動作時のスイッチ回路部の動作を示すタイミング図である。
【図１７】本発明の第３の実施形態を示す説明図である。
【図１８】第３の実施形態の読み出し動作の概要を示す説明図である。
【図１９】本発明の第４の実施形態を示す説明図である。
【図２０】図１９の第１および第２メモリブロックの関係を示す説明図である。
【図２１】第４の実施形態のSDRAMの読み出し動作を示すタイミング図である。
【図２２】第２の実施形態における第１および第２メモリブロックの別の配置例を示す説明図である。
【図２３】従来の半導体メモリのメモリコアを示す回路図である。
【図２４】従来の読み出し動作の問題点を示すタイミング図である。
【符号の説明】
１０ 読み出し制御回路
１２ 読み出し制御回路
１４ ブロック選択回路
１６ フラグ回路部
１８ スイッチ回路部
２０ データ入出力回路
２２ デコーダ
２２ａ EOR回路
２２ｂ スイッチ
２２ｃ スイッチ
２２ｄ 制御回路
２４ 動作判定回路
２４ａ EOR回路
２４ｂ スイッチ
２４ｃ スイッチ
２４ｄ 制御回路
２６ 第２メモリブロック選択回路
２８ 第１メモリブロック選択回路
３０ および遅延回路
A0〜A5 アドレス信号
BL、/BL ビット線
C1、C2 スイッチ回路
CLK クロック信号
DQ データ信号
FH0〜FH3、FV0〜FV3 フラグ回路
FLH0〜FLH3、FLV0〜FLV3 フラグ信号
FLM0〜FLM15 フラグ信号
FM0〜FM15 フラグ回路
GH0〜GH3、GV0〜GV3 メモリブロックグループ
H0a〜H0d、...、H3a〜H3d 第２メモリブロック
H0〜H3 第２メモリブロック
M0〜M15 第１メモリブロック
M0a〜M0d、M1a〜M1d、...、M15a〜M15d 第１メモリブロック
OP0〜OP15 動作中信号
P00、P01、P02 入出力ポート
P20、P21、P22 入出力ポート
RD 読み出しコマンド
RESET0〜RESET15 リセット信号
RESETH0〜RESETH3、RESETV0〜RESETV3 リセット信号
S0〜S15 選択信号
SET0〜SET15 セット信号
SETH0〜SETH3、SETV0〜SETV3 セット信号
SM0-SM15、SH0-SH3、SV0-SV3 ブロック選択信号
V0〜V3 第２メモリブロック
V0a〜V0d、...、V3a〜V3d 第２メモリブロック
WL ワード線
Z0〜Z15 第２メモリブロック
Claims (8)
- 書き込み動作時に、複数の第１メモリブロックのうち選択された該第１メモリブロックにデータを書き込むとともに、前記第１メモリブロックに記憶されたデータを再生するための再生データを第２メモリブロックに書き込み、
読み出し動作時に、選択された前記第１メモリブロックから前記データを直接読み出す第１動作と、選択された前記第１メモリブロックを動作せず、非選択の第１メモリブロックに記憶された前記データおよび前記第２メモリブロックに記憶された前記再生データから前記データを再生する第２動作との少なくともいずれかを実行することで、前記データを読み出し、
前記第１動作を実行中に、選択している前記第１メモリブロックの読み出し要求を受けたときに、前記第１動作の実行と並列して前記第２動作を開始することを特徴とする半導体メモリの動作制御方法。 - 請求項１記載の半導体メモリの動作制御方法において、
前記読み出し動作が連続して実行される時に、前記第２動作は前記第１動作中または別の前記第２動作中に開始されることを特徴とする半導体メモリの動作制御方法。 - 請求項１記載の半導体メモリの動作制御方法において、
前記第２メモリブロックの再生データは、前記第１メモリブロックのパリティビットであることを特徴とする半導体メモリの動作制御方法。 - データを記憶する複数の第１メモリブロックと、
前記第１メモリブロックに記憶された前記データを再生するための再生データを記憶する第２メモリブロックと、
読み出し動作時に、選択された前記第１メモリブロックから前記データを直接読み出す第１動作と、選択された前記第１メモリブロックを動作せず、非選択の第１メモリブロックに記憶された前記データおよび前記第２メモリブロックに記憶された前記再生データから前記データを再生する第２動作との少なくともいずれかを実行する読み出し制御回路とを備え、
前記第１動作を実行中に、選択している前記第１メモリブロックの読み出し要求を受けたときに、前記第１動作と並列して前記第２動作を開始することを特徴とする半導体メモリ。 - 請求項４記載の半導体メモリにおいて、
前記読み出し制御回路は、前記読み出し動作時に、前記第２動作を前記第１動作中または別の前記第２動作中に開始することで前記データを読み出すことを特徴とする半導体メモリ。 - 請求項４記載の半導体メモリにおいて、
複数の前記第１メモリブロックのうち所定数と、複数の前記第２メモリブロックのいずれかとで構成される複数のメモリブロックグループを備え、
前記各第１メモリブロックは、複数の前記メモリブロックグループに属し、
一つの前記メモリブロックグループに属する前記第１メモリブロックは、他の前記メモリブロックグループでは互いに同じにならないことを特徴とする半導体メモリ。 - 請求項４記載の半導体メモリにおいて、
前記第１および第２メモリブロックの動作状態をそれぞれ表す複数のフラグ回路と、
前記フラグ回路の出力およびアドレス信号に応じて前記第１および第２メモリブロックの少なくともいずれかを選択するブロック選択回路とを備えていることを特徴とする半導体メモリ。 - 請求項４記載の半導体メモリにおいて、
前記第２メモリブロックの再生データは、前記第１メモリブロックのパリティビットであることを特徴とする半導体メモリ。
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