JPS63646A - メモリアクセス待ち制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロコンピュータ（以下、マイコンという
）のようなメモリシステムにおいて、アクセスタイムの
異なる複数のメモリを制御するメモリアクセス待ち制御
回路に関する。

（従来の技術） 近時、メモリシステム、たとえばマイコンの機能が向上
して、より複雑な処理を同一のマイコン内で行なうこと
が可能になり、それに伴って使用するプログラムを格納
しているＲＯＭ、データを読み書きするＲＡＭ等は、そ
れぞれ大容量化してきている。

これら２種のメモリのＲＯＭ、ＲＡＭのアドレスは通常
、論理アドレスと物理アドレスとに分けられるが、論理
アドレスはメモリシステムのもつ基本的なアドレス空間
であり、−方、物理アドレスは、前記論理アドレスだけ
ではメモリ容量が不十分な場合に、メモリ空間拡張装置
（別名をメモリ管理ユニットといわれる）を用いて、空
間を拡張した空間の全体を指すものである。

第２図は上記のメモリ空間拡張装置の一例を示している
。この構成で論理アドレス１は１６ビツト、物理アドレ
ス２は２２ビツトにより形成されており、論理アドレス
１の上位２ビツト（ビットＮα１４．１５）でバンクＡ
ないしＤからなるバンクレジスタ３の一つを選択し、そ
れを論理アドレス１の下位１４ビツト（ビット＆Ｏない
し１３）と加え全体として２２ビツトとして形成してい
る。

一方、大容量化しているメモリは種類によって、アドレ
スが変化してから出力データが確定するまでの時間、あ
るいは、アドレスが変化してからデータを書込むまでの
時間を異にする。したがって。

そのようなメモリを複数個使用する場合は、従来は以下
述べるような方法でアクセス待ちがなされていた。

すなわち、その一つは複数のメモリの中で最もアクセス
タイムが長い低速メモリに合わせて、メモリシステムの
処理速度を決定する方法である。

これによるとメモリシステムは最も遅いアクセスタイム
のメモリによって、データ処理能力が決定され迅速な処
理能力を得ることは不可能である。

第２の方法はソフトウェアによってメモリのアクセスタ
イムに応じたディレィ（遅延）を付与する方法で、アク
セスタイムの遅いメモリをアクセスする前に、ソフトウ
ェアにより予めディレィ幅を設定してから遅いメモリを
アクセスし、アクセスタイムの速いメモリに戻ってから
、ソフトウェアでディレィ幅を０にすることにより、処
理速度を元に戻す方法である。さらに他の方法は外部に
端子を設けてその端子から強制的にディレィを付与する
方法である。

（発明が解決しようとする問題点） 以上従来例を示したように、高速および低速のメモリが
混在するメモリシステムでは、高速処理を行なうには極
めて不利な問題点があった。

たとえば、上述した第１の従来例は処理速度を低速のメ
モリに合せる必要があるため当然、高速処理が不可能に
なる。第２の方法のソフトウェアによるものは、高速お
よび低速の２つのメモリめ切換時のオーバヘッドのロス
タイムや、プログラムのステップ数に無駄がある。また
最後の方法では専用の外部端子が必要となって安価なメ
モリを直接接続することはできない。

本発明は上述のような従来の問題点を排除し、外部から
制御信号を与えることなく、また、その都度ソフトウェ
アによってディレィを発生させることなく、予め設定し
た時間幅のディレィを自動的に発生させて、メモリシス
テムのアクセス待ちを行なわせる制御方法の提供を目的
にする。

（問題点を解決するための手段） 本発明は上記の目的を達成するため、メモリ空間拡張装
置のバンクレジスタにディレィ幅を決定するレジスタを
設け、あるバンクメモリをアクセスすると同時に、その
ディレィ幅設定用のレジスタ値が出力され、それがディ
レィ発生装置に転送されて、自動的にディレィがかかる
ように構成したものである。

すなわち、複数個のバンクメモリを有するバンクレジス
タから、所望のバンクメモリを選択して、所定の論理ア
ドレスに付加することによって物理アドレスを形成する
ことが可能なメモリ空間拡張装置と、および上記物理ア
ドレスを占有する外部メモリのアクセスタイムに合わせ
て、アクセス待ちが可能なディレィ発生装置とを備え、
上記メモリ空間拡張装置内にバンクレジスタのバンクメ
モリごとに、前記ディレィ発生装置が発生するディレィ
の選択を可能にした回路を構成したことを特徴とする。

（作　用） 本発明は上記の構成によって、バンクメモリ単位に、バ
ンクレジスタを選択すれば、それと同時にバンクメモリ
のディレィ幅設定用のレジスタ値が出力されて、ディレ
ィ発生装置に転送され、それにより予め設定したディレ
ィがアクセスしたメモリに自動的に与えられるので、従
来のようにアクセスタイムの遅いメモリに処理を合せる
ことなく、ソフトウェアによる無駄のない処理を行なう
ことができる。

（実施例） 以下、本発明を実施例により図面を用いて詳細に説明す
る。

第１図は本発明の一実施例の構成を示すプロソり図で、
１は論理アドレス、２は物理アドレス、３はバンクレジ
スタ、４はディレィ値設定レジスタ、そして５はディレ
ィ発生回路で、論理アドレス１は１６ビツト、物理アド
レス２は２２ビツト、バンクレジスタ３はＢＡＮＫＡな
いしＢＡＮＫＤの４個のバンクメモリで構成されている
。論理アドレス１６ビツトの内、上位２ビツト（ビット
＆１４゜１５）は上記バンクメモリ４個の内どれを選択
するかを指定するものであり、下位１４ビツトＡは、そ
のまま物理アドレス２の下位１４ビツトＡとなる。

上記論理アドレス１の上位２ビツトにより選択されたバ
ンクメモリ（第１図の例ではＢＡＮＫＢ）は、物理アド
レス２の上位８ビツト（ビット＆１４ないし２１）とな
る。これと同時に選択されたバンクメモリに対応するデ
ィレィ値設定レジスタ（第１図の例では設定レジスタＤ
Ｂ）からディレィ値が出力され、ディレィ発生回路５に
転送され、それにより自動的にメモリアクセス待ちが生
ずる。

以上、本発明を説明したが、この例ではバンクレジスタ
は４個のバンクメモリにより形成したので、最大４個の
アクセスタイムの異なるメモリに対して時間の無駄が無
く、かつ外部回路を設けることなく自動的にメモリアク
セス待ちの時間を与えることができる。

（発明の効果） 以上、説明して明らかなように１本発明のメモリアクセ
ス待ち制御回路は、アクセスタイムの異なる複数のメモ
リを使用する時に、外部の専用回路を設けることなく、
またソフトウェアのオーバヘッドロスタイムのない、高
機能を有するメモリシステムを容易に、かつ経済的に実
現することができ、用いて大きい効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリアクセス待ち制御回
路の概略を示す図、第２図は従来例としてメモリ拡張装
置を示す図である。 １・・・論理アドレス、　　２・・・物理アドレス、３
・・・バンクレジスタ、　４・・・ディレィ値設定レジ
スタ、　　５・・・ディレィ発生回路。 第２図 １・・・　繞Ｐｔ１ドし人 ２・・・　！ＩＶＩに１ドレ入 ３・・・　りくンクレジ入り

Claims (1)

【特許請求の範囲】
1. マイクロコンピュータ等のメモリシステムにおいて、複
   数個のバンクメモリを有するバンクレジスタから、所望
   のバンクメモリを選択して所定の論理アドレスに付加す
   ることによって、物理アドレスを構成するメモリ空間拡
   張装置と、上記物理アドレスを占有する外部メモリのア
   クセスタイムに一致させて、アクセス待ちを可能とする
   ディレィ発生装置とを備え、上記メモリ空間拡張装置内
   に、上記バンクレジスタごとに、前記ディレィ発生装置
   が発生するディレィ幅の選択を可能にした回路を構成し
   たことを特徴とするメモリアクセス待ち制御回路。