JPH03147593A - ビットブロック転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ＤＲＡＭに対するデータの読出書込動作をビ
ットブロック転送回路を用いて行うビットブロック転送
装置に係わり、特にＤＲＡＭに対するデータ読出書込の
動作モードを自動的に選択するようにしたビットブロッ
ク転送装置に関する。

［従来の技術］ 例えばレーザプリンタには第６図に示す制御装置が組込
まれている。この制御装置は、ＭＰＵ（マイクロプロセ
ッサ）１．制御プログラムやキャラクタジェネレータ等
の固定データを記憶したＲＯＭ　（リード・オンリ・メ
モリ：読出専用メモリ）２．ホストからの印字データを
受信する受信回路３．他の機器とでデータ通信を行う通
信回路４、印字部へ画像データを出力する画像データ出
力回路５．各回路相互間でビットブロック転送を行うた
めのビットブロック転送回路６．このビットブロック転
送回路６に制御されてＤＲＡＭ　（ダイナミック・ラン
ダム・アクセス赤メモリ：常時記憶保持動作を必要とす
る書込読出可能メモリ）７に対するデータの書込読出を
制御するＤＲＡＭコントロール回路８．印字データ以外
の印字制御データ等を記憶するＳＲＡＭ（スタテツイク
・ランダム・アクセス・メモリ：記憶保持動作を必要と
しない書込読出可能メモリ）１０等で構成されている。

前記ＭＰＵＩ、ＲＯＭ２．受信回路３゜通信回路４１画
像データ出力回路５．ビットブロック転送回路６．ＤＲ
ＡＭコントロール回路８゜ＳＲＡＭｌ０は互いにシステ
ムデータバス９によって接続されている。

ところで、第７図に示すように、ＤＲＡＭ７上にビット
マツプで例えば長方形等の画像ａで示す複数ワードから
なるデータを別の座標に移動することをビットブロック
転送と言うが、このビットブロック転送をＭＰＵＩを使
用して行った場合、ＭＰＵＩはＤＲＡＭ７から１ワード
のデータを読出して自己の内部に設けられたレジスタに
一旦記憶した後、ビットブロック転送に基づいてデータ
のシフトを行い、そのシフトしたデータをＤＲＡＭ７に
書込み、これを複数ワードのデータすべてに繰り返し行
うことになる。

例えば第７図の場合は、 ■アドレス［ＡＯＯＯＯＯ］　Ｈから最初の１ワードの
データＤ１を読出す。

■読出したデータＤ、を右へ４ビツトシフトする。

■シフトしたデータＤ１□をアドレス［ＡＯＯＯＯ７］
　Ｉ（に書込む。

■アドレス［ＡＯＯＯＯＩＩ　Ｈから次の１ワードのデ
ータＤ２を読出す。

■読出したデータＤ２を右へ４ビツトシフトする。

■シフトしたデータＤ２２をアドレス［ＡＯＯＯＯ８３
Ｈに書込む。

■アドレス［ＡＯＯＯＯ２１Ｈからその次の１ワードの
データＤ、を読出す。

■読出したデータＤ、を右へ４ビツトシフトする。

■シフトした３ワード目のデータＤ３□をアドレス［Ａ
ＯＯＯＯ９］　Ｈに書込む。

しかし、このようなＭＰＵＩによるビットブロック転送
は、汎用的で複雑なデータ操作ができるという長所があ
る反面、処理速度が遅いという短所がある。

そこで、このような画像データの一括転送としてのビッ
トブロック転送をＭＰＵＩを使用することなく、ビット
ブロック転送専用のビットブロック転送回路６を使用し
て行うことによりシステム全体の処理速度を向上させる
ようにしている。

ところで、ＤＲＡＭ７は、ＳＲＡＭ１０等の他のメモリ
素子に比較して、大記憶容量、小型、低製造費等の長所
を有しており、レーザプリンタ等のように大量の印字デ
ータを一時記憶する必要がある機器のメモリ素子に適し
ている。

ところが、このＤＲＡＭ７を正常に動作させるためには
、アドレスの分割入力やリフレッシュのためＲＡＳ　（
ラス信号：ローーアドレスφストローブ信号）　、ＣＡ
Ｓ　（カス信号二カラムア・アドレス・ストローブ信号
）、ＷＥ（ライト・イネーブル信号）などの信号タイミ
ングを制御しなければならず、システムデータバス９に
直結できないため、ＤＲＡＭコントロール回路８を介し
てＤＲＡＭ７を制御している。

そして、ＤＲＡＭ７に記憶されたデータに対するビット
ブロック転送はビットブロック転送回路６、ＤＲＡＭコ
ントロール回路８によって行われる。−例として、第７
図に示すＤＲＡＭ７の３ワードのデータ上にビットマツ
プ形式で記憶されている長方形の図形ａを同じＤＲＡＭ
７の図形すで示される別の３ワードのデータ上に転送す
る場合について第８図を用いて説明する。

すなわちプログラム上でビットブロック転送が必要にな
ると、はじめにＭＰＵＩは、ビットブロック転送回路６
に対して転送するデータの数、転送元の先頭アドレスＡ
Ｄ０、転送先の先頭アドレスＡＤ１などの必要データを
書込む。なお、この段階ではシステムデータバス９はＭ
ＰＵＩが使用している。

ビットブロック転送の初期設定がすべて終わると、ＭＰ
ＵＩは、ビットブロック転送回路６に対してビットブロ
ック転送のスタート命令を書込む。

ビットブロック転送回路６はスタート命令によって動作
を開始する。そして先ずＭＰＵＩからシステムデータバ
ス９の使用権を奪う。すなわちこの段階でＭＰＵＩによ
るデータ転送が停止し、ビットブロック転送が開始され
る。

ビットブロック転送回路６によるビットブロック転送処
理は、データを転送元アドレスＡＤＯから１ワード読出
し、読出したデータを必要量だけシフトさせる。そして
、シフトされた後のデータを転送先アドレスＡＤ、に書
込む。これを複数回繰返すことにより複数ワードのデー
タを転送元から転送先へ複写することになる。

例えば３ワードのデータＩ）＋　、Ｄ２　、Ｄｓをビッ
トブロック転送処理する場合のＤＲＡＭ７のＲＡＳＳＣ
ＡＳ、ＷＥの各信号及び読出データＤ　＋　ｒ　Ｄ　２
　＋　Ｄ　３　、書込データＤ　Ｉ２＋　Ｄ２２＋　Ｄ
　３２の各タイミングを示せば第９図となる。したがっ
て、この場合、ビットブロック転送に必要な処理時間は
（データの読出サイクル時間Ｘ３）＋（データの書込サ
イクル時間×３）となる。

これは、ＤＲＡＭコントロール回路８が一度に複数のデ
ータをＤＲＡＭ７に読出書込を実行できないからである
。このように１個１個のデータに対する読出動作および
書込動作を順次実行していく動作モードをシングルモー
ドと称している。

［発明が解決しようとする課題］ しかしこの従来のＤＲＡＭ７に対するビットブロック転
送制御では、ＤＲＡＭコントロール回路８が実行できる
動作モードがシングルモードに限定されていたため、複
数ワードのビットブロック転送を行う場合、第９図に示
すように、１ワードのデータ転送を複数回繰り返すこと
になり、各データ転送毎にデータ読出し時とデータ書込
み時とで１回ずつのプリチャージ時間が介在するので合
計ではワード数×２回のプリチャージ時間が介在し、そ
の結果ビットブロック転送の処理時間が長くなる問題が
あった。

そこで本発明は、ＤＲＡＭコントロール回路に対してシ
ングルモードの他に複数のデータを連続して読出書込す
るページモードを備えることによって、ビットブロック
転送すべきデータ量に基づいて最良の動作モードが自動
選択され、介在するプリチャージ時間を少なくシ、その
結果ビットブロック転送の処理時間の短縮を図ることが
できるビットブロック転送装置を提供することを目的と
する。

［課題を解決するための手段］ 上記課題を解消するために本発明のビットブロック転送
装置におては、ＤＲＡＭと、このＤＲＡＭに対するデー
タの書込読出を制御するとともに、その書込読出の動作
モードがシングルモードまたはページモードまたは両方
のモードに選択可能なりＲＡＭコントロール回路と、こ
のＤＲＡＭコントロール回路がページモードに選択され
たとき、連続読出および連続書込される複数のデータを
一時記憶する一時記憶用メモリと、ビットブロック転送
すべきデータ量に基づいて動作モードを選択して、この
選択された動作モードでＤＲＡＭコントロール回路を介
してＤＲＡＭに対するビットブロック転送を実行するビ
ットブロック転送回路とを備えたものである。

また、他のそれぞれの発明においては、動作モード選択
をデータ量の他に転送先アドレス情報や転送元アドレス
情報や両アドレス情報に基づいて選択するものである。

［作　用］ このような構成の本発明においては、ＤＲＡＭに対して
ビットブロック転送すべきデータのデータ量に応じてＤ
ＲＡＭコントロール回路の動作モードをシングルモード
、ページモードのうちから最適の動作モードが自動的に
選択される。そして、ページモードが選択された場合は
、ＤＲＡＭから複数のデータを連続して一時記憶用メモ
リに読出し、また複数のデータを連続してＤＲＡＭに書
込む。したがって、介在するプリチャージ時間は読出し
時、書込み時においてそれぞれ１回のみとなるので、ビ
ットブロック転送の処理時間が短縮される。

また、他の発明においては、ビットブロック転送スべき
データのデータ量の他にデータの転送元アドレス情報や
転送先アドレス情報や両アドレス情報によって、選択さ
れる動作モードが異なる。

例えは両アドレスがＤＲＡＭ内に存在すれば、ページモ
ードが選択され、ビットブロック転送の処理時間が短縮
される。また、いずれか一方のアドレスがＤＲＡＭ以外
であれば、ＤＲＡＭに対するアクセスのみをページモー
ドに選択して、他方側のアクセスをシングルモードに選
択することによって、−刃側だけでもアクセス時間を短
縮できる。

［実施例］ 以下、本発明の一実施例を図面を参照して説明する。な
お、本実施例のビットブロック転送装置はレーザプリン
タの制御装置に組込まれている。

第１図に示すようにＭＰＵＩＩ、ＲＯＭ１２゜受信回路
１３２通信回路１４２画像データ出力回路１５．ビット
ブロック転送回路１６．このビットブロック転送回路１
６に制御されてＤＲＡＭＩ７を制御するＤＲＡＭコント
ロール回路１８゜ＳＲＡＭ２０で制御装置を構成してい
る。また、ＤＲＡＭコントロール回路１８内にはＤＲＡ
ＭＩ７に対して同時に読出又は書込される複数ワードの
データを一時記憶する一時記憶用メモリ１８ａが設けら
れている。

そして、前記ＭＰＵ１１．ＲＯＭ１２．受信回路１３１
通信回路１４１画像データ出力回路１５゜ビットブロッ
ク転送回路１６．ＤＲＡＭコントロール回路１８．ＳＲ
ＡＭ２０は互いにシステムデータバス１９にて接続され
ている。

そして、この制御装置のＭＰＵＩＩが指定できる全アド
レス領域を、例えば第２図に示すように、［０００００
０］　Ｈ〜ＣＦＦＦＰＦＰ］　Ｈとすれば、そのアドレ
ス領域内に、ＲＯＭ１２のプログラム領域。

ＲＯＭ１２のキャラクタジェネレータ（ＣＧ）領域、Ｓ
ＲＡＭ２０の制御データ領域、ＤＲＡＭＩ７の印字デー
タ領域等が割付られている。

しかして、前記ビットブロック転送回路１６゜ＤｋＡＭ
コントロール回路１８．−時記憶用メモリ１８ａ及びＤ
ＲＡＭＩ７はビットブロック転送装置を構成している。

前記ＤＲＡＭコントロール回路１８は、ＤＲＡＭＩ　７
に対するデータの書込読出の動作モードを大きく分けて
、ＤＲＡＭＩ７に対する１回のアクセスサイクルで１ワ
ードのデータを読出したり、書込んだり又はその両方を
行う動作モードであるシングルモードと、ＤＲＡＭＩ７
に対する１回のアクセスサイクルで複数ワードのデータ
をまとめて読出したり、書込んだり又はその両方を行う
動作モードであるページモードとを選択できる。さらに
、シングルモードとしてリードサイクルモード、アーリ
ライトサイクルモード、リードモディファイライトサイ
クルモード等が選択できる。一方、ページモードとして
高速ページモード。

ニブルモード、スタテックカラムモード等が選択できる
。

なお、ページモードはＤＲＡＭＩ７に対するデータアク
セス時のみ有効であり、他の回路１３〜１５やＳＲＡＭ
２０．ＲＯＭ１２に対して実行できない。

次に、このような構成のビットブロック転送装置の動作
を説明する。

プログラム上でビットブロック転送が必要になると、は
じめにＭＰＵＩＩは、ビットブロック転送回路１６に対
してビットブロック転送するデータのワード数、転送元
の先頭アドレスＡＤＯ、転送先の先頭アドレスＡＤ、な
どの必要データを書込む。なお、この段階ではシステム
データバス１９はＭＰＵＩＩが使用している。

ＭＰＵＩＩから各種初期データが書込まれたビットブロ
ック転送回路１６は、第３図の流れ図に従って、ＤＲＡ
Ｍコントロール回路１８に設定すべき動作モードを選択
する。すなわち、流れ図が開始されると、Ｐｌにてデー
タのワード数が２以上か否かを判断して、ワード数が１
であれば、あえてページモードに設定する必要がないの
で、データの読出書込の各動作モードをシングルモード
に設定する。

ワード数が２以上であれば、Ｐ２にて転送元の先頭アド
レスＡ　Ｄ　ｏがＤＲＡＭＩ７内か否かを調べる。ＤＲ
ＡＭＩ７内でなければ、さらにＰ３１；で転送先の先頭
アドレスＡ　Ｄ　＋がＤＲＡＭＩ　７内か否かを調べる
。そして、ＤＲＡＭＩ７内でなければ、転送すべきデー
タはＤＲＡＭＩ７を経由しないＳＲＡＭ２０やＲＯＭ１
２のキャラクタジェネレータ等の他の回路相互間で実行
されるビ・ノドブロック転送のデータであるので、動作
モードをシングルモードに設定する。

また、Ｐ３にて転送先の先頭アドレスＡＤＩがＤＲＡＭ
Ｉ　７内であれば、例えば受信回路１３やＳＲＡＭ２０
やＲＯＭ１２等のＤＲＡＭ１７以外の画像データをＤＲ
ＡＭＩ　７内へビットブロック転送するので、データ読
出の動作モードをシングルモードに設定し、データ書込
の動作モードを高速ページモードに設定する。

さらに、Ｐ２にて送信元の先頭アドレスＡ　Ｄ　。

がＤＲＡＭＩ７内であれば、さらにＰ４にて転送先の先
頭アドレスＡＤ、がＤＲＡＭＩ７内か否かを調べる。そ
して、ＤＲＡＭＩ７内でなければ、ＤＲＡＭＩ７内の画
像データを例えば画像データ出力回路１５やＳＲＡＭ２
０等へ転送するので、データ読出の動作モードを高速ペ
ージモードに設定し、データ書込の動作モードをシング
ルモードに設定する。

また、Ｐ４にて転送先の先頭アドレスＡ　Ｄ　＋がＤＲ
ＡＭＩ　７内であれば、ＤＲＡＭＩ７内の画像データを
同じＤＲＡＭＩ７内の異なる領域へビットブロック転送
するのでデータの読出書込の両方の動作モードを高速ペ
ージモードに設定する。

このように、ビットブロック転送回路１６は、ビットブ
ロック転送すべき画像データのワード数および転送元、
転送先の各先頭アドレスＡＤ、。

ＡＤ、の情報に基づいて各動作モードを選択して、ＤＲ
ＡＭコントロール回路１８に設定する。なお、データの
読出書込の両方の動作モードがシングルモードの場合は
、ＤＲＡＭコントロール回路１８は使用しない。

ビットブロック転送の初期設定がすべて終わると、ＭＰ
ＵＩＩは、ビットブロック転送回路１６に対してビット
ブロック転送のスタート命令を書き込む。ビットブロッ
ク転送回路１６はスタート命令によって動作を開始する
。第４図はＤＲＡＭコントロール回路１８が両方の動作
モードとして高速ページモードに設定された場合におけ
るビットブロック転送回路１６が行うビットブロック転
送処理を示す流れ図である。

スタート命令が書込まれると、先ずＭＰＵＩＩからシス
テムデータバス１９の使用権を奪う。すなわちこの段階
でＭＰＵＩＩによるデータ転送が停止し、ビットブロッ
ク転送が開始される。

前記ビットブロック転送回路１６は、ＤＲＡＭコントロ
ール回路１８を制御してデータを複数ワード連続して読
出してＤＲＡＭコントロール回路１８内に設けられた一
時記憶用メモリ１８ａに格納する。なお、−時記憶用メ
モリ１８ａはビットブロック転送回路１６内に設けても
、またシステムデータバス１９上に独立して設けてもよ
い。続いてビットブロック転送回路１６は、−時記憶用
メモリ１８ａに格納された複数ワードのデータを読出し
、読出した各データを必要量だけシフトし、シフトされ
たのちの各データをＤＲＡＭＩ７の転送先アドレスに連
続して書込む。以上で一連のビットブロック転送処理が
終了する。

なお、シングルモードによるビットブロック転送処理は
第８図に示した従来のビットブロック転送処理と同じで
あるので説明を省略する。

ここで、前述した第７図に示したＤＲＡＭＩ７内の３ワ
ードのデータ上に展開された画像ａのデータを画像すで
示す他の位置へビットマツプ転送する手順を以下に示す
。

■アドレス［ＡＯＯＯＯＯ］　Ｈから最初の１ワードの
デ−タＤ、を読出す。

■アドレス［ＡＯＯＯＯＬ］　Ｈから次の１ワードのデ
ータＤ２を読出す。

■アドレス［ＡＯＯＯＯ２］　Ｈからその次の１ワード
のデータＤ、を読出す。

■読出した各データＤ＋　、Ｄ２　、Ｄ３を右へ４ビツ
トシフトする。

■シフトした最初のデータＤ１□をアドレス［ＡＯＯＯ
Ｏ７］　ｎに書込む。

■シフトした次のデータＤ２□をアドレス［ＡＯＯＯＯ
８］　ｓに書込む。

■シフトした３ワード目のデータＤ、２をアドレス［Ａ
ＯＯＯＯ９］　ｏに書込む。

このような構成の本実施例においては、３ワードのデー
タＤＩ　、Ｄ２．Ｄ３をビットブロック転送する場合に
はＤＲＡＭコントロール回路１８はビットブロック転送
回路１６にて読出および書込の各動作モードが高速ペー
ジモードに設定される。そして、第５図に示すタイミン
グでＲＡＳ。

ＣＡＳＳＷＥの各信号をＤＲＡＭ１７に供給すると共に
データＤ、−Ｄ、の読出処理および書込処理を行う。

すなわちビットブロック転送の１サイクル内でＤＲＡＭ
１７から３ワードのデータＤ、〜Ｄ３を連続して読出し
て一時記憶用メモリ１８ｇに格納し、かつその−時記憶
用メモリ１８ａに格納したデータＤ１〜Ｄ、を読出して
必要量シフトし、シフトされた各データＤ１□〜Ｄ３２
をＤＲＡＭ１７の他のアドレス領域に連続して書込む。

したがって、このビットブロック転送の１サイクル内に
介在するプリチャージ時間１よ２回となり、従来の第８
図に示す一時記憶用メモリ１８ａを使用しないシングル
モードのビットブロック転送におけるプリチャージ時間
の合計時間に比べて１／３となる。したがって、プリチ
ャージ時間が短くなる分だけ、実施例のビットブロック
転送装置におけるビットブロック転送処理の所要時間が
従来装置における所要時間に比較して短くなるので、ビ
ットブロック転送処理能率を向上できる。

このように、ビットブロック転送を実行する場合に、転
送すべきデータのワード数が１ワードか複数ワードか、
また、転送元の先頭アドレスＡＤＯおよび転送先の先頭
アドレスＡ　Ｄ　＋がそれぞれＤＲＡＭ１７内に存在す
るか否かに基づいて、該当ビットブロック転送処理が最
も能率的に実行される各動作モードがビットブロック転
送回路１６にて自動的に選択されてＤＲＡＭコントロー
ル回路１８に設定される。したがって、操作者が同等選
択操作することなくその条件下で最も能率的にビットブ
ロック転送が実行される。したがって、ビットブロック
転送装置全体のビットブロック転送速度を向上できる。

［発明の効果］ 以上詳述したように本発明のビットブロック転送装置に
よれば、−時記憶用メモリを設け、またＤＲＡＭコント
ロール回路に対してシングルモードの他に複数のデータ
を連続して読出書込するページモードを備え、かつ転送
すべきデータ量や転送元、転送先のアドレス情報に基づ
いて最良の動作モードを自動選択している。したがって
、介在するプリチャージ時間を少なくし、その結果ビッ
トブロック転送の処理時間の短縮を図ることができ、ビ
ットブロック転送の転送速度を大幅に上昇できる。

【図面の簡単な説明】

第１図乃至第５図は本発明の一実施例に係わるビットブ
ロック転送装置を示すもので、第１図は回路ブロック図
、第２図はアドレス領域のアドレス割付は状態を示す図
、第３図は動作モード選択を示す流れ図、第４図はビッ
トブロック転送処理を示す流れ図、第５図は動作を示す
タイミング図であり、第６図乃至第８図は従来のビット
ブロック転送装置を示すもので、第６図は回路ブロック
図、第７図は一般的なビットブロック転送の定義を示す
図、第８図はビットブロック転送処理を示す流れ図、第
９図は動作を示すタイミング図である。 １１・・・ＭＰＵ、１６・・・ビットブロック転送回路
、１７・・・ＤＲＡＭ、１８・・・ＤＲＡＭコントロー
ル回路、１８ａ・・−一時記憶用メモリ、１９・・・シ
ステムデータバス。

Claims (4)

【特許請求の範囲】
1. （１）ＤＲＡＭ（ダイナミック・ランダム・アクセス・
   メモリ）と、このＤＲＡＭに対するデータの書込読出を
   制御するとともに、その書込読出の動作モードがシング
   ルモードまたはページモードまたは両方のモードに選択
   可能なりＲＡＭコントロール回路と、このＤＲＡＭコン
   トロール回路がページモードに選択されたとき、連続読
   出および連続書込される複数のデータを一時記憶する一
   時記憶用メモリと、ビットブロック転送すべきデータ量
   に基づいて前記動作モードを選択して、この選択した動
   作モードで前記ＤＲＡＭコントロール回路を介して前記
   ＤＲＡＭに対するビットブロック転送を実行するビット
   ブロック転送回路とを備えたビットブロック転送装置。
2. （２）前記ビットブロック転送回路は、ビットブロック
   転送すべきデータ量および転送元アドレス情報に基づい
   て前記動作モードを選択することを特徴とする請求項１
   記載のビットブロック転送装置。
3. （３）前記ビットブロック転送回路は、ビットブロック
   転送すべきデータ量および転送先アドレス情報に基づい
   て前記動作モードを選択することを特徴とする請求項１
   記載のビットブロック転送装置。
4. （４）前記ビットブロック転送回路は、ビットブロック
   転送すべきデータ量と転送元アドレス情報および転送先
   アドレス情報に基づいて前記動作モードを選択すること
   を特徴とする請求項１記載のビットブロック転送装置。