KR20060048883A

KR20060048883A - 반도체 기억 장치, 불휘발성 반도체 기억 장치

Info

Publication number: KR20060048883A
Application number: KR1020050069062A
Authority: KR
Inventors: 도오루 마쯔시따; 겐지 고자까이; 하지메 다나베; 다까시 호리이
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2004-07-30
Filing date: 2005-07-28
Publication date: 2006-05-18
Also published as: CN1741193A; US20060023554A1; JP2006040497A; TW200614250A

Abstract

플래시 메모리 등의 복수 뱅크 구성의 반도체 기억 장치에 있어서, 대용량 데이터 판독시의 처리량을 개선할 수 있는 기술을 제공한다. 뱅크 BK0을 지정한 판독 커맨드가 외부로부터 입력되고, 뱅크 BK0에 있어서 메모리 어레이(10a)로부터 데이터 버퍼(13a)로의 판독 동작을 행하고 있는 동안에, 뱅크 BK1을 지정한 판독 커맨드를 외부로부터 입력하는 것이 가능한 것이다. 또한, 뱅크 BK1을 지정한 판독 커맨드가 외부로부터 입력되고, 뱅크 BK1에 있어서 메모리 어레이(10b)로부터 데이터 버퍼(13b)로의 판독 동작을 행하고 있는 동안에, 뱅크 BK0을 지정한 버퍼 판독 커맨드를 외부로부터 입력하여, 뱅크 BK0의 데이터 버퍼(13a)로부터 외부로의 판독을 행하는 것이 가능하다.

메모리 어레이, 데이터 버퍼, 센스앰프, 차지펌프

Description

반도체 기억 장치, 불휘발성 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE AND NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 일 실시예에 따른 반도체 기억 장치의 구성을 도시하는 블록도.

도 2는 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 커맨드 버퍼 1단의 경우에 있어서의 1페이지 캐쉬 판독의 동작을 도시하는 타이밍차트.

도 3은 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 커맨드 버퍼 1단의 경우에 있어서의 1페이지 캐쉬 판독의 동작을 도시하는 타이밍차트.

도 4는 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 커맨드 버퍼 1단의 경우에 있어서의 1페이지 캐쉬 판독의 동작을 도시하는 타이밍차트.

도 5는 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 1페이지 캐쉬 판독 종료의 동작을 도시하는 타이밍차트.

도 6은 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 커맨드 버퍼 1단의 경우에 있어서의 2페이지 캐쉬 판독의 동작을 도시하는 타이밍차트.

도 7은 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 커맨드 버퍼 1단의 경우에 있어서의 2페이지 캐쉬 판독의 동작을 도시하는 타이밍차트.

도 8은 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 커맨드 버 퍼 1단의 경우에 있어서의 2페이지 캐쉬 판독의 동작을 도시하는 타이밍차트.

도 9는 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 커맨드 버퍼 1단의 경우에 있어서의 2페이지 캐쉬 판독의 동작을 도시하는 타이밍차트.

도 10은 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 2페이지 캐쉬 판독 종료의 동작을 도시하는 타이밍차트.

도 11은 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 커맨드 버퍼 2단의 경우에 있어서의 1페이지 캐쉬 판독의 동작을 도시하는 타이밍차트.

도 12는 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 커맨드 버퍼 2단의 경우에 있어서의 1페이지 캐쉬 판독의 동작을 도시하는 타이밍차트.

도 13은 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 커맨드 버퍼 2단의 경우에 있어서의 2페이지 캐쉬 판독의 동작을 도시하는 타이밍차트.

도 14는 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 커맨드 버퍼 2단의 경우에 있어서의 2페이지 캐쉬 판독의 동작을 도시하는 타이밍차트.

도 15는 본 발명의 일 실시예에 따른 반도체 기억 장치에 있어서, 커맨드 버퍼 2단의 경우에 있어서의 2페이지 캐쉬 판독의 동작을 도시하는 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

10a, 10b, 10c, 10d : 메모리 어레이

11a, 11b, 11c, 11d : X 디코더

12a, 12b, 12c, 12d : 센스 앰프

13a, 13b, 13c, 13d : 데이터 버퍼

14a, 14b, 14c, 14d : Y 게이팅/Y 디코더

15 : MPU

16 : ROM

17 : 커맨드 디코더

18 : 컨트롤러

19 : 뱅크/X·셀렉터

20 : 페이지 어드레스 버퍼

21 : 컬럼 어드레스 카운터

22 : 컨트롤 시그널 버퍼

23 : 멀티플렉서

24 : 전원

BK0, BK1, BK2, BK3 : 뱅크

[특허 문헌1] 일본 공개특허 2003-223792호 공보

[특허 문헌2] 일본 공개특허 2003-317487호 공보

[특허 문헌3] 국제공개 제03/060722호 팜플렛

본 발명은, 반도체 기억 장치, 불휘발성 반도체 기억 장치에 관한 것으로, 특히 복수 뱅크 구성의 불휘발성 메모리 등의 반도체 기억 장치에 적용하기에 유효한 기술에 관한 것이다.

본 발명자가 검토한 기술로서, 예를 들면, 플래시 메모리 등의 불휘발성 메모리에 있어서는, 복수의 메모리 셀을 포함하는 메모리 어레이를 복수의 뱅크로 분할하고, 각각의 뱅크는 디코더, 데이터 버퍼 등을 구비하고, 뱅크마다 독립해서 메모리 셀에의 소거·기입·판독 등의 메모리 동작을 행할 수 있도록 한 것이 있다. 그리고, 이러한 복수 뱅크 구성의 메모리에 대하여, 데이터의 기입·판독 등의 스루풋을 향상시키기 위한 기술이 여러 가지 있다.

예를 들면, 복수 뱅크 구성의 불휘발성 메모리에 있어서, 기입 지시 커맨드, 기입 개시 어드레스 및 기입 개시 어드레스를 기점으로 하는 기입 처리 영역수를 입력한 후, 기입 처리 영역수분만큼 기입 데이터 및 기입 개시 커맨드를 순차적으로 수취 가능하고, 1개의 뱅크에는 1개의 기입 처리 영역의 기입 데이터를 래치하고 나서 기입 개시 커맨드에 응답하여 메모리 셀에의 기입을 개시하고, 1개의 뱅크에 있어서의 래치 동작과 다른 뱅크에 있어서의 메모리 셀에의 기입을 병렬 가능하게 하는 기술이 있다(특허 문헌1 참조).

또한, 복수 뱅크 구성의 불휘발성 메모리에 있어서, 뱅크는 메모리부와 상기 메모리부의 액세스 단위의 정보를 각각 저장 가능한 2개의 버퍼부를 갖고, 액세스 동작의 지시에 응답하여, 뱅크의 한쪽의 버퍼부와 메모리부 사이에서 데이터 전송을 행하고, 이것에 병행하여 상기 뱅크의 다른 쪽의 버퍼부와 외부 사이에서 데이터 전송을 행하는 인터리브 동작의 제어가 가능하고, 상기 인터리브 동작에 있어서 의 메모리부와 버퍼부의 데이터 전송과, 버퍼부와 외부와의 데이터 전송이 병렬화되는 것에 의해 액세스 속도의 고속화를 실현하는 기술이 있다(특허 문헌2 참조). 이 기술에서는 동일한 워드선에 접속되어 있는 서로 다른 페이지, 즉 1개의 판독 동작으로 동시에 판독할 수 없는 복수로 그룹화된 메모리 셀에 저장되어 있는 데이터를 연속하여 판독하는 것을 목적으로 하고 있다.

또한, 복수 뱅크 구성의 복수의 불휘발성 메모리 칩과 메모리 컨트롤러를 갖는 메모리 시스템에 있어서, 메모리 컨트롤러는 불휘발성 메모리 칩의 복수의 뱅크에 대한 동시 기입 동작 또는 인터리브 기입 동작을 선택적으로 지시하는 것이 가능하고, 동시 기입 동작에서는 기입 셋업 시간에 대해서 매우 긴 기입 동작을 완전 병렬화할 수 있고, 인터리브 기입 동작에서는 기입 셋업에 계속되는 기입 동작을 다른 뱅크의 기입 동작에 부분적으로 중첩시켜 병렬화할 수 있는 기술이 있다(특허 문헌3 참조).

그런데, 상기와 같은 복수 뱅크 구성의 반도체 기억 장치의 기술에 대하여, 본 발명자가 검토한 결과, 이하와 같은 것이 명확하게 되었다.

예를 들면, 메모리 어레이로부터 외부로 데이터를 판독해 내는 경우, 판독 어드레스 설정 커맨드를 발행하여 판독 어드레스의 설정을 행하고, 판독 개시 커맨드를 발행하면, 메모리 어레이로부터 데이터 버퍼(내부 버퍼)로의 판독이 실행되고, 그 판독의 종료를 대기하여, 데이터 버퍼로부터의 판독 커맨드를 발행해서 외부로의 판독을 행하였다. 즉, 메모리 어레이로부터 데이터 버퍼에의 판독 동작을 실행하고 있는 동안에는, 다음의 커맨드를 입력하거나, 데이터 버퍼 내의 데이터를 외부로 출력하거나 할 수 없었다.

또한, 메모리 어레이로부터 데이터 버퍼에의 판독 동작을 실행하고 있는 뱅크가 있는 동안에는, 비활성의 뱅크에 대응하는 데이터 버퍼 내의 데이터를 외부로 출력할 수 없었다. 그 때문에, 메모리 어레이로부터 데이터 버퍼에의 판독 동작 중의 대기 시간이 대용량 데이터 판독시의 오버헤드로 되어 있었다.

이들은 불휘발성 메모리의 기입 동작과 판독 동작의 비교에 있어서, 판독 동작은 기입 동작보다 비교적 빠르고, 메모리 어레이로부터 데이터 버퍼에의 판독 동작에 걸리는 시간적 오버헤드의 삭감의 요청이 적었기 때문이다.

따라서, 본 발명의 목적은, 복수 뱅크 구성의 반도체 기억 장치에 있어서, 상기 오버헤드를 경감하여, 대용량 데이터 판독시의 스루풋을 개선할 수 있는 기술을 제공하는 것에 있다.

본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.

본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.

즉, 본 발명에 따른 반도체 기억 장치는, 플래시 메모리 등의 복수 뱅크 구성의 반도체 기억 장치에 있어서, 제1 뱅크를 지정한 판독 커맨드가 외부로부터 입력되고, 상기 제1 뱅크에 있어서 메모리 셀로부터 내부 버퍼에의 판독 동작을 행하 고 있는 동안에, 제2 뱅크를 지정한 판독 커맨드를 외부로부터 입력 가능하게 하는 수단을 포함하는 것이다.

또한, 본 발명에 따른 반도체 기억 장치는, 상기 제2 뱅크를 지정한 상기 판독 커맨드가 외부로부터 입력되고, 상기 제2 뱅크에 있어서 메모리 셀로부터 내부 버퍼에의 판독 동작을 행하고 있는 동안에, 상기 제1 뱅크를 지정한 버퍼 판독 커맨드를 외부로부터 입력하고, 상기 제1 뱅크의 내부 버퍼로부터 외부로의 판독 가능으로 하는 수단을 포함하는 것이다.

또한, 본 발명에 따른 반도체 기억 장치는, 상기 제1 뱅크에 있어서 메모리 셀로부터 내부 버퍼에의 판독 동작을 행하고 있는 동안에, 상기 제2 뱅크를 지정한 기입 커맨드를 외부로부터 입력 가능하게 하는 수단을 갖는 것이다.

[발명을 실시하기 위한 최량의 형태]

이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또한, 실시예를 설명하기 위한 전체 도면에 있어서, 동일 부재에는 원칙적으로 동일한 부호를 붙이고, 그의 반복적인 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 반도체 기억 장치의 구성을 도시하는 블록도, 도 2∼도 4는 본 실시예의 반도체 기억 장치에 있어서, 커맨드 버퍼 1단의 경우에 있어서의 1페이지 캐쉬 판독의 동작을 도시하는 타이밍차트, 도 5는 1페이지 캐쉬 판독 종료의 동작을 나타내는 타이밍차트, 도 6∼도 9는 커맨드 버퍼 1단의 경우에 있어서의 2페이지 캐쉬 판독의 동작을 도시하는 타이밍차트, 도 10은 2페이지 캐쉬 판독 종료의 동작을 도시하는 타이밍차트, 도 11∼도 12는 커맨드 버 퍼 2단의 경우에 있어서의 1페이지 캐쉬 판독의 동작을 도시하는 타이밍차트, 도 13∼도 15는 커맨드 버퍼 2단의 경우에 있어서의 2페이지 캐쉬 판독의 동작을 도시하는 타이밍차트이다.

우선, 도 1을 참조하여, 본 실시예에 의한 반도체 기억 장치의 구성의 일례를 설명한다. 또한, 이하에서는, 이것에 한정되는 것은 아니지만, 4뱅크 구성인 경우를 예로 설명한다.

본 실시예의 반도체 기억 장치는, 예를 들면 플래시 메모리로 되고, 복수의 불휘발성 메모리 셀을 포함하는 메모리 어레이(10a, 10b, 10c, 10d), X 디코더(11a, 11b, 11c, 11d), 센스 앰프(12a, 12b, 12c, 12d), 데이터 버퍼(13a, 13b, 13c, 13d), Y 게이팅/Y 디코더(14a, 14b, 14c, 14d) 등으로 이루어지는 4개의 뱅크 BK0, BK1, BK2, BK3과, MPU(15), ROM(16), 커맨드 디코더(커맨드 버퍼를 포함한다)(17) 등으로 이루어지는 리드/프로그램/이레이즈 등의 외부로부터의 커맨드에 따른 플래시 메모리의 동작을 제어하는 컨트롤러(18)와, 뱅크/X 셀렉터(19), 페이지 어드레스 버퍼(20), 컬럼 어드레스 카운터(21), 컨트롤 시그널 버퍼(22), 멀티플렉서(23), 전원(차지 펌프를 포함한다)(24) 등으로 구성되고, 주지의 반도체 제조 기술에 의해서 1개의 반도체 칩 상에 형성되어 있다.

이 플래시 메모리는, 외부 단자를 통하여 컨트롤 시그널 버퍼(22)에, 칩 인에이블 신호 /CE, 판독 인에이블 신호 /RE, 기록 인에이블 신호 /WE, 커맨드 래치 인에이블 신호 CLE, 어드레스 래치 인에이블 신호 ALE, 리세트 신호 /RES 등의 제어 신호가 입력되고, 컨트롤 시그널 버퍼(22)의 출력이 컨트롤러(18)에 입력되고 있다. 또한, 컨트롤러(18)로부터는, 외부 단자를 통하여 레디/비지 신호 R/B가 출력되고 있다. 또한, 멀티플렉서(23)에는, 외부 단자를 통하여 입출력 신호 I/O가 입력/출력되고, 멀티플렉서(23)의 출력은 컨트롤러(18), 페이지 어드레스 버퍼(20), 컬럼 어드레스 카운터(21)에 입력되고 있다. 컨트롤러(18)의 출력은 전원(24) 및 뱅크/X 셀렉터(19)로 출력되고 있다. 페이지 어드레스 버퍼(20)의 출력은 컨트롤러(18)에 입력되고 있다. 뱅크/X 셀렉터(19)의 출력은 X 디코더(11a, 11b, 11c, 11d) 및 Y 게이팅/Y 디코더(14a, 14b, 14c, 14d)에 입력되고 있다. 컬럼 어드레스 카운터(21)의 출력은 Y 게이팅/Y 디코더(14a, 14b, 14c, 14d)에 입력되고 있다. 또한, 멀티플렉서(23)는 내부 데이터 버스를 통하여 Y 게이팅/Y 디코더(14a, 14b, 14c, 14d)에 접속되어 있다. 뱅크 BK0, BK1, BK2, BK3의 내부에 있어서, Y 게이팅/Y 디코더(14a, 14b, 14c, 14d)와 데이터 버퍼(13a, 13b, 13c, 13d), 또한, 데이터 버퍼(13a, 13b, 13c, 13d)와 센스 앰프(12a, 12b, 12c, 12d)가 각각 접속되어 있다. 또한, 이 플래시 메모리에는 외부 단자를 통하여 전원 전압 VCC, VSS가 인가되고 있다.

이 플래시 메모리에 있어서, 메모리 어레이(10a, 10b, 10c, 10d)는, 워드선과 비트선과의 교점에 배치되는 전기적으로 소거 및 기입 가능한 복수의 불휘발성 메모리 셀로 이루어지고, 4개의 뱅크 BK0, BK1, BK2, BK3으로 분할되어 있다. 뱅크 BK0, BK1, BK2, BK3은, 각각 독립적으로 기입/판독 등의 메모리 동작이 가능하다.

이 메모리 어레이(10a, 10b, 10c, 10d) 내의 임의의 메모리 셀이 X 디코더 (11a, 11b, 11c, 11d) 및 Y 게이팅/Y 디코더(14a, 14b, 14c, 14d)에 의해 선택되고, 이 선택된 메모리 셀에 대하여, 센스 앰프(12a, 12b, 12c, 12d), 데이터 버퍼(13a, 13b, 13c, 13d), Y 게이팅/Y 디코더(14a, 14b, 14c, 14d), 멀티플렉서(23)를 통하여 데이터의 기입/판독이 행해진다. 이 기입/판독시, 선택되는 메모리 셀의 어드레스는, X 어드레스(행 어드레스)는 페이지 어드레스 버퍼(20) 및 뱅크/X 셀렉터(19)에 의해, Y 어드레스(열 어드레스)는 컬럼 어드레스 카운터(21)에 의해 결정된다. 또한, 뱅크/X 셀렉터(19)에 의해, 뱅크 BK0, BK1, BK2, BK3의 선택이 행해진다.

데이터의 기입/판독시의 타이밍 신호 발생 등의 제어는, 컨트롤러(18)에 의해 행해진다. 커맨드 디코더(17)는, 1단 또는 2단 이상의 커맨드 버퍼를 포함하고 있고, 입출력 단자 I/O 및 멀티플렉서(23)를 통하여 입력된 커맨드를 해독한다. 해독된 커맨드의 명령에 따라, 컨트롤러(18)는, 여러 가지의 메모리 동작을 실행시킨다. 예를 들면, 이하에 설명하는 페이지 캐쉬 판독 동작은, 이 컨트롤러(18)에 의해 제어되고 실행된다.

다음으로, 도 2∼도 4를 참조하여, 본 실시예의 반도체 기억 장치에 있어서, 커맨드 버퍼 1단의 경우에 있어서의 1 페이지 캐쉬 판독의 동작을 설명한다. 도 2∼도 4는, 도 2로부터 도 3으로, 도 3으로부터 도 4로 시계열적으로 연속된 동작을 도시하는 타이밍도이다. 도 2∼도 15에 있어서, I/O는, 입출력 단자 I/O로부터 입출력되는 데이터 신호를 나타낸다. BK0∼BK3은, 각 뱅크의 동작 상태를 나타내고 있고, 본 신호가 로우 레벨인 기간은, 각각의 뱅크 BK0, BK1, BK2, BK3에 있어서, 센스 앰프(12a, 12b, 12c, 12d)를 통하여 메모리 어레이(10a, 10b, 10c, 10d)로부터 데이터 버퍼(13a, 13b, 13c, 13d)로의 데이터의 판독이 행해지고 있는 것을 나타낸다. R/B는, 컨트롤러(18)로부터 출력되는 레디/비지 신호를 나타낸다. 이 레디/비지 신호 R/B는, (1) 다음의 커맨드를 접수할 수 있는지의 여부, (2) 이전의 커맨드에 의한 내부 동작이 종료했는지의 여부, (3) 커맨드 버퍼가 비어 있는지의 여부의 3개의 스테이터스를 가질 수 있다. 이 레디/비지 신호 R/B가 3개의 스테이터스 중 어느 스테이터스를 나타내는 출력인지는, 커맨드에 의해 절환할 수 있고, 또한 커맨드에 의해 판별 가능하게 된다.

본 실시예에서는, 이것에 한정되는 것은 아니지만, 레디/비지 신호 R/B가 하이 레벨일 때, 즉 레디 R일 때에는, 이전의 커맨드에 의한 내부 동작이 종료했거나, 또는 커맨드 버퍼에 빈 부분이 있어, 다음의 커맨드를 접수할 수 있는 상태인 것을 의미하는 것으로서 설명한다. 또한, 반대로, 레디/비지 신호 R/B가 로우 레벨일 때, 즉 비지 B일 때는, 이전의 커맨드에 의한 내부 동작이 종료하지 않았거나, 또는 커맨드 버퍼에 빈 부분이 없기 때문에, 다음의 커맨드를 접수할 수 없는 상태를 의미하는 것으로 한다.

우선, 도 2의 (1)의 기간에 있어서, 레디/비지 신호 R/B가 레디이고, 커맨드 입력이 가능하기 때문에, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0을 입력하고 판독 개시 커맨드 RM을 입력한다. 그렇게 하면, 뱅크 BK0에 있어서, 메모리 어레이(10a)로부터 데이터 버퍼(13a)로의 판독 동작이 개시된다. 종래는, 이 메모리 어레이로부터 데이터 버퍼에의 판독 기간 중에는 레디/비지 신호 R/B가 비 지로서, 다음의 커맨드를 접수할 수 없었다.

(2)의 기간에서는, 칩 내부의 상태 레지스터 설정 등의 처리를 행하기 때문에, 바꿔 말하면 커맨드 버퍼에 저장된 커맨드를 커맨드 디코더가 판독하여, 커맨드 버퍼에 빈 부분이 발생할 때까지의 단기간만, 레디/비지 신호 R/B가 비지로 된다. 칩 내부의 상태 레지스터 설정 등의 처리가 종료한 후, 즉시 레디/비지 신호 R/B가 레디로 되어, 다음의 커맨드를 접수할 수 있게 된다.

(3)의 기간에서는, 레디/비지 신호 R/B가 레디이고, 커맨드 입력이 가능하기 때문에, 입출력 단자 I/O로부터, 뱅크 BK1의 판독 어드레스 B1을 입력하고 다음의 판독 개시 커맨드 RM을 입력한다. 이 때, 뱅크 BK0에 대하여, 메모리 어레이(10a)로부터 데이터 버퍼(13a)로의 이전의 커맨드에 의한 판독 동작이 실행 중이다. 종래는, 뱅크 BK0에 대하여 판독 동작 실행 중이고, 어드레스/데이터/커맨드 등의 입력을 할 수 없었지만, 본 실시예에서는, 레디/비지 신호 R/B가 레디이기 때문에, 다른 뱅크에 대한 판독 커맨드를 접수할 수 있다.

(4)의 기간에서는, (3)의 기간에 있어서 뱅크 BK1에 대한 판독 개시 커맨드를 입력하여 커맨드 버퍼가 그 커맨드를 캐쉬하고(저장하고) 있기 때문에, 다음의 커맨드를 캐쉬할(저장할) 수 없다. 본 실시예에서는, 커맨드 버퍼는 1단이기 때문에, 커맨드의 캐쉬는 1개까지이다. 그 때문에, 먼저 입력한 뱅크 BK0에 대한 메모리 어레이(10a)로부터 데이터 버퍼(13a)로의 판독이 종료할 때까지, 레디/비지 신호 R/B는 비지이다.

(5)의 기간에서는, 뱅크 BK0에 대한 메모리 어레이(10a)로부터 데이터 버퍼 (13a)로의 판독이 종료했으므로, 커맨드 버퍼에 캐쉬되어 있는 뱅크 BK1의 판독 커맨드가 자동적으로 개시되어 메모리 어레이(10b)로부터 데이터 버퍼(13b)로의 판독이 행해진다. 또한, 뱅크 BK1의 판독과 동시에, 커맨드 버퍼가 비어있게 되기 때문에, 레디/비지 신호 R/B가 레디로 된다. 즉, 캐쉬 동작에서는, 레디/비지 신호 R/B가 레디로 된다는 것은, 이전에 입력한 판독 커맨드가 종료한 것을 의미한다. 레디/비지 신호 R/B가 레디로 된 것을 받아서, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0을 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14a), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK0의 데이터 버퍼(13a)로부터 외부로 데이터 Dout가 출력된다. 본 실시예에서는, 데이터 버퍼로부터 외부로의 데이터 출력의 기간은, 메모리 어레이로부터 데이터 버퍼에의 판독 기간보다 긴 것으로서 설명하고 있다. 예를 들면, 도 2의 (5)의 기간에서는, 뱅크 BK0의 데이터 버퍼(13a)로부터 외부로의 데이터 출력을 행하고 있는 도중에, 뱅크 BK1의 메모리 어레이(10b)로부터 데이터 버퍼(13b)로의 판독이 종료하고 있다.

다음으로, 도 3으로 진행하여, (6)의 기간에서는, 뱅크 BK0의 데이터 버퍼(13a)로부터 외부로의 데이터 판독이 종료한 후, 입출력 단자 I/O로부터, 뱅크 BK2의 판독 어드레스 B2를 입력하고 다음의 판독 개시 커맨드 RM을 입력한다. 그렇게 하면, 뱅크 BK2에 대하여, 메모리 어레이(10c)로부터 데이터 버퍼(13c)로의 판독 동작이 개시된다.

(7)의 기간에서는, 상기 (2)의 기간과 마찬가지로, 단기간만, 레디/비지 신호 R/B가 비지로 된다. 칩 내부의 상태 레지스터 설정 등의 처리가 종료한 후, 즉 시 레디/비지 신호 R/B가 레디로 되어, 다음의 커맨드를 접수할 수 있게 된다.

(8)의 기간에서는, 레디/비지 신호 R/B가 레디로 된 것을 받아서, 입출력 단자 I/O로부터, 뱅크 BK1의 판독 어드레스 B1을 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14b), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK1의 데이터 버퍼(13b)로부터 외부로 데이터 Dout가 출력된다.

(9)의 기간에서는, 뱅크 BK1의 데이터 버퍼(13b)로부터 외부로의 데이터 판독이 종료한 후, 입출력 단자 I/O로부터, 뱅크 BK3의 판독 어드레스 B3을 입력하고 다음의 판독 개시 커맨드 RM을 입력한다. 그렇게 하면, 뱅크 BK3에 대하여, 메모리 어레이(10d)로부터 데이터 버퍼(13d)로의 판독 동작이 개시된다.

(10)의 기간에서는, 상기 (2), (7)의 기간과 마찬가지로, 단기간만, 레디/비지 신호 R/B가 비지로 된다. 칩 내부의 상태 레지스터 설정 등의 처리가 종료한 후, 즉시 레디/비지 신호 R/B가 레디로 되어, 다음의 커맨드를 접수할 수 있게 된다.

(11)의 기간에서는, 레디/비지 신호 R/B가 레디로 된 것을 받아서, 입출력 단자 I/O로부터, 뱅크 BK2의 판독 어드레스 B2를 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14c), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK2의 데이터 버퍼(13c)로부터 외부로 데이터 Dout가 출력된다.

다음으로, 도 4로 진행하여, (12)의 기간에서는, 뱅크 BK2의 데이터 버퍼(13c)로부터 외부로의 데이터 판독이 종료한 후, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0을 입력하고 다음의 판독 개시 커맨드 RM을 입력한다. 그렇게 하면, 뱅크 BK0에 대하여, 메모리 어레이(10a)로부터 데이터 버퍼(13a) 로의 판독 동작이 개시된다.

(13)의 기간에서는, 상기 (2), (7), (10)의 기간과 마찬가지로, 단기간만, 레디/비지 신호 R/B가 비지로 된다. 칩 내부의 상태 레지스터 설정 등의 처리가 종료한 후, 즉시 레디/비지 신호 R/B가 레디로 되어, 다음의 커맨드를 접수할 수 있게 된다.

(14)의 기간에서는, 레디/비지 신호 R/B가 레디로 된 것을 받아서, 입출력 단자 I/O로부터, 뱅크 BK3의 판독 어드레스 B3을 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14d), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK3의 데이터 버퍼(13d)로부터 외부로 데이터 Dout가 출력된다.

(15)의 기간에서는, 뱅크 BK3의 데이터 버퍼(13d)로부터 외부로의 데이터 판독이 종료한 후, 입출력 단자 I/O로부터, 뱅크 BK1의 판독 어드레스 B1을 입력하고 다음의 판독 개시 커맨드 RM을 입력한다. 그렇게 하면, 뱅크 BK1에 대하여, 메모리 어레이(10b)로부터 데이터 버퍼(13b)로의 판독 동작이 개시된다.

(16)의 기간에서는, 상기 (2), (7), (10), (13)의 기간과 마찬가지로, 단기간만, 레디/비지 신호 R/B가 비지로 된다. 칩 내부의 상태 레지스터 설정 등의 처리가 종료한 후, 즉시 레디/비지 신호 R/B가 레디로 되어, 다음의 커맨드를 접수할 수 있게 된다.

(17)의 기간에서는, 레디/비지 신호 R/B가 레디로 된 것을 받아서, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0을 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14a), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK0의 데이터 버퍼(13a)로부터 외부로 데이터 Dout가 출력된다.

이하, 마찬가지로 하여, 뱅크 BK0, BK1, BK2, BK3을 절환하면서, 메모리 어레이(10a, 10b, 10c, 10d)로부터 데이터 버퍼(13a, 13b, 13c, 13d)로의 판독 중에, 이미 판독이 완료한 다른 뱅크의 데이터 버퍼로부터 외부로의 출력과 다음의 어드레스/커맨드의 입력을 행한다.

도면에는 도시하고 있지 않지만, 본 실시예에서는, 레디/비지 신호 R/B가 하이 레벨일 때, 즉 레디 R일 때에는, 이전의 커맨드에 의한 내부 동작이 종료하고, 커맨드 버퍼에 빈 부분이 있어, 다음의 커맨드를 접수할 수 있는 상태인 것을 의미하고 있기 때문에, 예를 들면, (5)의 기간의 도중에 뱅크 BK1의 메모리 어레이(10b)로부터 데이터 버퍼(13b)로의 판독이 종료하지 않은 경우에도, R/B는 레디이기 때문에, 도 3의 (6)의 뱅크 BK2에 대한 판독 어드레스의 입력과 판독 개시 커맨드 RM의 입력이 가능하다. 이 경우, 뱅크 BK1의 메모리 어레이(10b)로부터 데이터 버퍼(13b)로의 판독이 종료한 후, 뱅크 BK2에 대하여 메모리 어레이(10c)로부터 데이터 버퍼(13c)로의 판독을 자동적으로 개시한다. 또한, 이 경우의 레디/비지 신호 R/B의 동작은, 뱅크 BK1의 메모리 어레이(10b)로부터 데이터 버퍼(13b)로의 판독이 종료하고, 커맨드 캐쉬에 빈 부분이 생긴 시점에서 레디로 된다.

다음으로, 도 5를 참조하여, 1페이지 캐쉬 판독의 종료 방법을 설명한다. 데이터 판독의 마지막에는, 메모리 판독의 커맨드를 입력하지 않기 때문에, 이전에 입력한 커맨드가 종료한 타이밍을 레디/비지 신호 R/B로 판별할 수 없다. 그래서, 도 5에 도시하는 바와 같이, 종료 커맨드 END를 준비하고, 이 종료 커맨드 END에 의해, 내부의 동작 상태를 레디/비지 신호 R/B로 출력한다(도 5의 A의 부분).

예를 들면, 상기 도 3의 (11)의 기간에서, 뱅크 BK2의 판독 어드레스 B2를 입력하고 버퍼 판독 커맨드 RB를 입력하고, 뱅크 BK2의 데이터 버퍼(13c)로부터 외부로의 데이터 Dout의 출력이 빠르게 종료한 경우, 계속해서 종료 커맨드 END를 입력함으로써, 뱅크 BK3에 대하여 메모리 어레이(10d)로부터 데이터 버퍼(13d)로의 판독이 종료했는지의 여부를 알 수 있다. 즉, 입출력 단자 I/O로부터 종료 커맨드 END를 입력하면, 내부 동작이 완료하지 않은 경우에는, 레디/비지 신호 R/B가 비지로 되고(도 5의 A의 부분), 내부 동작이 완료한 시점에서 레디로 된다. 레디/비지 신호 R/B가 레디로 됨으로써, 뱅크 BK3에 대하여 데이터 버퍼(13d)로부터 외부로의 데이터 Dout의 출력이 가능하게 된다.

따라서, 본 실시예의 반도체 기억 장치에 따르면, 복수 페이지에 걸친 대용량 데이터의 판독에 있어서, 외부에 보이는 메모리 어레이로부터 데이터 버퍼에의 판독 시간은, 최초의 판독 커맨드에 대한 처리뿐이고, 2회째 이후에는 외부에 보이지 않기 때문에, 스루풋을 개선할 수 있다.

다음으로, 도 6∼도 9를 참조하여, 본 실시예의 반도체 기억 장치에 있어서, 커맨드 버퍼 1단의 경우에 있어서의 2페이지 캐쉬 판독의 동작을 설명한다. 도 6∼도 9는, 4뱅크 구성으로 2페이지분의 어드레스와 판독 커맨드를 캐쉬하는 경우의 타이밍차트를 나타낸다. 상기 실시예에 따른 판독 동작이 동시에 동작하는 뱅크가 1 뱅크인 데 반해, 본 실시예에 의한 판독 동작은 동시에 동작하는 뱅크를 2 뱅크 로 한 것이다. 또한, 도 6∼도 9는, 도 6으로부터 도 7로, 도 7로부터 도 8로, 도 8로부터 도 9로 시계열적으로 연속된 동작을 도시하는 타이밍도이다.

우선, 도 6의 (1)에 있어서, 레디/비지 신호 R/B가 레디이고, 커맨드 입력이 가능하기 때문에, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0과 뱅크 BK1의 판독 어드레스 B1을 입력하고 판독 개시 커맨드 RM을 입력한다. 그렇게 하면, 뱅크 BK0, BK1에 있어서, 메모리 어레이(10a, 10b)로부터 데이터 버퍼(13a, 13b)로의 판독 동작이 개시된다.

(3)의 기간에서는, 레디/비지 신호 R/B가 레디이고, 커맨드 입력이 가능하기 때문에, 입출력 단자 I/O로부터, 뱅크 BK2의 판독 어드레스 B2와 뱅크 BK3의 판독 어드레스 B3을 입력하고 다음의 판독 개시 커맨드 RM을 입력한다. 이 때, 뱅크 BK0, BK1에 대하여, 메모리 어레이(10a, 10b)로부터 데이터 버퍼(13a, 13b)로의 이전의 커맨드에 의한 판독 동작이 실행 중이다.

(4)의 기간에서는, (3)에 있어서 뱅크 BK2, BK3에 대한 판독 개시 커맨드를 입력하여 커맨드 버퍼가 그 커맨드를 캐쉬하고(저장하고) 있기 때문에, 다음의 커맨드를 캐쉬할(저장할) 수 없다. 본 실시예에서는, 커맨드 버퍼는 1단이기 때문 에, 커맨드의 캐쉬는 1개까지이다. 그 때문에, 먼저 입력한 뱅크 BK0, BK1에 대한 메모리 어레이(10a, 10b)로부터 데이터 버퍼(13a, 13b)로의 판독이 종료할 때까지, 레디/비지 신호 R/B는 비지이다.

(5)의 기간에서는, 뱅크 BK0, BK1에 대한 메모리 어레이(10a, 10b)로부터 데이터 버퍼(13a, 13b)로의 판독이 종료했기 때문에, 커맨드 버퍼에 캐쉬되어 있는 뱅크 BK2, BK3의 판독 커맨드가 자동적으로 개시되어 메모리 어레이(10c, 10d)로부터 데이터 버퍼(13c, 13d)로의 판독이 행해진다. 또한, 뱅크 BK2, BK3의 판독과 동시에, 커맨드 버퍼가 비어있게 되기 때문에, 레디/비지 신호 R/B가 레디로 된다. 레디/비지 신호 R/B가 레디로 된 것을 받아서, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0을 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14a), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK0의 데이터 버퍼(13a)로부터 외부로 데이터 Dout가 출력된다.

다음으로, 도 7로 진행하여, (6)의 기간에서는, 입출력 단자 I/O로부터, 뱅크 BK1의 판독 어드레스 B1을 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14b), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK1의 데이터 버퍼(13b)로부터 외부로 데이터 Dout가 출력된다.

(7)의 기간에서는, 뱅크 BK1의 데이터 버퍼(13b)로부터 외부로의 데이터 판독이 종료한 후, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0과 뱅크 BK1의 판독 어드레스 B1을 입력하고 다음의 판독 개시 커맨드 RM을 입력한다. 그렇게 하면, 뱅크 BK0, BK1에 대하여, 메모리 어레이(10a, 10b)로부터 데이터 버퍼(13a, 13b)로의 판독 동작이 개시된다.

이 (7)의 기간에서는 뱅크 BK0과 BK1의 양쪽에 대한 판독 커맨드를 입력하고 있지만, 뱅크 BK0의 판독 어드레스 B0에 대한 판독 커맨드를 입력하는 것이라도 좋다.

(8)의 기간에서는, 상기 (2)의 기간과 마찬가지로, 단기간만, 레디/비지 신호 R/B가 비지로 된다. 칩 내부의 상태 레지스터 설정 등의 처리가 종료한 후, 즉시 레디/비지 신호 R/B가 레디로 되어, 다음의 커맨드를 접수할 수 있게 된다.

(9)의 기간에서는, 레디/비지 신호 R/B가 레디로 된 것을 받아서, 입출력 단자 I/O로부터, 뱅크 BK2의 판독 어드레스 B2를 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14c), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK2의 데이터 버퍼(13c)로부터 외부로 데이터 Dout가 출력된다.

다음으로, 도 8로 진행하여, (10)의 기간에서는, 뱅크 BK2의 데이터 버퍼(13c)로부터 외부로의 데이터 판독이 종료한 후, 입출력 단자 I/O로부터, 뱅크 BK3의 판독 어드레스 B3을 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14d), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK3의 데이터 버퍼(13d)로부터 외부로 데이터 Dout가 출력된다.

(11)의 기간에서는, 뱅크 BK3의 데이터 버퍼(13d)로부터 외부로의 데이터 판독이 종료한 후, 입출력 단자 I/O로부터, 뱅크 BK2의 판독 어드레스 B2와 뱅크 BK3의 판독 어드레스 B3을 입력하고 다음의 판독 개시 커맨드 RM을 입력한다. 그렇게 하면, 뱅크 BK2, BK3에 대하여, 메모리 어레이(10c, 10d)로부터 데이터 버퍼(13c, 13d)로의 판독 동작이 개시된다.

(12)의 기간에서는, 상기 (2), (8)의 기간과 마찬가지로, 단기간만, 레디/비지 신호 R/B가 비지로 된다. 칩 내부의 상태 레지스터 설정 등의 처리가 종료한 후, 즉시 레디/비지 신호 R/B가 레디로 되어, 다음의 커맨드를 접수할 수 있게 된다.

(13)의 기간에서는, 레디/비지 신호 R/B가 레디로 된 것을 받아서, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0을 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14a), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK0의 데이터 버퍼(13a)로부터 외부로 데이터 Dout가 출력된다.

다음으로, 도 9로 진행하여, (14)의 기간에서는, 뱅크 BK0의 데이터 버퍼(13a)로부터 외부로의 데이터 판독이 종료한 후, 입출력 단자 I/O로부터, 뱅크 BK1의 판독 어드레스 B1을 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14b), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK1의 데이터 버퍼(13b)로부터 외부로 데이터 Dout가 출력된다.

이하, 마찬가지로 하여, 뱅크 BK0, BK1, BK2, BK3을 절환하면서, 메모리 어레이(10a, 10b, 10c, 10d)로부터 데이터 버퍼(13a, 13b, 13c, 13d)로의 2 뱅크씩의 판독 중에, 이미 판독이 완료한 다른 뱅크의 데이터 버퍼로부터 외부로의 출력과 다음의 어드레스/커맨드의 입력을 행한다.

도면에는 도시하고 있지 않지만, 본 실시예에서는, 레디/비지 신호 R/B가 하이 레벨일 때, 즉 레디 R일 때는, 이전의 커맨드에 의한 내부 동작이 종료하고, 커 맨드 버퍼에 빈 부분이 있어, 다음의 커맨드를 접수할 수 있는 상태인 것을 의미하고 있기 때문에, 예를 들면, (5) 및 (6)의 기간의 도중에 뱅크 BK2, BK3의 메모리 어레이(10c, 10d)로부터 데이터 버퍼(13c, 13d)로의 판독이 종료하지 않은 경우에도, R/B는 레디이므로, 도 7의 (7)의 뱅크 BK0, BK1에 대한 판독 어드레스의 입력과 판독 개시 커맨드 RM의 입력이 가능하다. 이 경우, 뱅크 BK2, BK3의 메모리 어레이(10c, 10d)로부터 데이터 버퍼(13c, 13d)로의 판독이 종료한 후, 뱅크 BK0, BK1에 대하여 메모리 어레이(10a, 10b)로부터 데이터 버퍼(13a, 13b)로의 판독을 자동적으로 개시한다. 또한, 이 경우의 레디/비지 신호 R/B의 동작은, 뱅크 BK2, BK3의 메모리 어레이(10c, 10d)로부터 데이터 버퍼(13c, 13d)로의 판독이 종료하고, 커맨드 캐쉬에 빈 부분이 생긴 시점에서 레디로 된다.

다음으로, 도 10을 참조하여, 2페이지 캐쉬 판독의 종료 방법을 설명한다. 데이터 판독의 마지막에는, 메모리 판독의 커맨드를 입력하지 않기 때문에, 이전에 입력한 커맨드가 종료한 타이밍을 레디/비지 신호 R/B로 판별할 수 없다. 따라서, 도 10에 도시하는 바와 같이, 종료 커맨드 END를 준비하고, 이 종료 커맨드 END에 의해, 내부의 동작 상태를 레디/비지 신호 R/B로 출력한다(도 10의 A의 부분).

예를 들면, 상기 도 9의 (14)의 기간에, 뱅크 BK1의 판독 어드레스 B1을 입력하고 버퍼 판독 커맨드 RB를 입력하고, 뱅크 BK1의 데이터 버퍼(13b)로부터 외부로의 데이터 Dout의 출력이 빠르게 종료한 경우, 계속해서 종료 커맨드 END를 입력함으로써, 뱅크 BK2, BK3에 대하여 메모리 어레이(10c, 10d)로부터 데이터 버퍼(13c, 13d)로의 판독이 종료했는지의 여부를 알 수 있다. 즉, 입출력 단자 I/O로 부터 종료 커맨드 END를 입력하면, 내부 동작이 완료하지 않은 경우에는, 레디/비지 신호 R/B가 비지로 되고(도 10의 A의 부분), 내부 동작이 완료한 시점에서 레디로 된다. 레디/비지 신호 R/B가 레디로 됨으로써, 뱅크 BK2, BK3에 대하여 데이터 버퍼(13c, 13d)로부터 외부로의 데이터 Dout의 출력이 가능하게 된다.

따라서, 본 실시예의 2페이지 캐쉬 판독에 의하면, 상기 실시예의 1페이지 캐쉬 판독과 마찬가지로, 외부에 보이는 메모리 어레이로부터 데이터 버퍼에의 판독 시간은, 최초의 판독 커맨드에 대한 처리뿐이고, 2회째 이후는 외부에 보이지 않기 때문에, 스루풋을 개선할 수 있다.

또한, 상기 실시예의 1페이지 캐쉬 판독에 있어서, 데이터 버퍼로부터 외부로의 데이터 출력의 시간 내에, 메모리 어레이로부터 데이터 버퍼에의 판독이 끝나지 않는 경우에는, 메모리 어레이로부터 데이터 버퍼에의 판독이 종료할 때까지 대기 시간이 발생하여, 스루풋이 저하한다. 이러한 경우, 본 실시예에 의한 2페이지 캐쉬 판독을 이용함으로써, 1페이지 캐쉬에 대하여, 메모리 어레이로부터 데이터 버퍼에의 판독 시간이 실효적으로 1/2로 되기 때문에, 스루풋을 더욱 개선할 수 있다.

다음으로, 도 11∼도 12를 참조하여, 본 실시예의 반도체 기억 장치에 있어서, 커맨드 버퍼 2단의 경우에 있어서의 1페이지 캐쉬 판독의 동작을 설명한다. 도 11∼도 12는, 도 11로부터 도 12로 시계열적으로 연속된 동작을 도시하는 타이밍도이다.

우선, 도 11의 (1)에 있어서, 레디/비지 신호 R/B가 레디이고, 커맨드 입력 이 가능하기 때문에, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0을 입력하고 판독 개시 커맨드 RM을 입력한다. 그렇게 하면, 뱅크 BK0에 있어서, 메모리 어레이(10a)로부터 데이터 버퍼(13a)로의 판독 동작이 개시된다.

(3)의 기간에서는, 레디/비지 신호 R/B가 레디이고, 커맨드 입력이 가능하기 때문에, 입출력 단자 I/O로부터, 뱅크 BK1의 판독 어드레스 B1을 입력하고 다음의 판독 개시 커맨드 RM을 입력한다. 이 때, 뱅크 BK0에 대하여, 메모리 어레이(10a)로부터 데이터 버퍼(13a)로의 이전의 커맨드에 의한 판독 동작이 실행 중이다.

(4)의 기간에서는, 상기 (2)의 기간과 마찬가지로, 단기간만, 레디/비지 신호 R/B가 비지로 된다.

(5)의 기간에서는, 레디/비지 신호 R/B가 레디이고, 커맨드 입력이 가능하기 때문에, 입출력 단자 I/O로부터, 뱅크 BK2의 판독 어드레스 B2를 입력하고 다음의 판독 개시 커맨드 RM을 입력한다. 이 때, 뱅크 BK0에 대하여, 메모리 어레이(10a)로부터 데이터 버퍼(13a)로의 이전의 커맨드에 의한 판독 동작이 실행 중이다.

(6)의 기간에서는, (5)에 있어서 뱅크 BK2에 대한 판독 개시 커맨드를 입력하여 커맨드 버퍼가 그 커맨드를 캐쉬하고(저장하고) 있기 때문에, 다음의 커맨드 를 캐쉬할(저장할) 수 없다. 본 실시예에서는, 커맨드 버퍼는 2단이기 때문에, 커맨드의 캐쉬는 2개까지이다. 그 때문에, 먼저 입력한 뱅크 BK0에 대한 메모리 어레이(10a)로부터 데이터 버퍼(13a)로의 판독이 종료할 때까지, 레디/비지 신호 R/B는 비지이다.

(7)의 기간에서는, 뱅크 BK0에 대한 메모리 어레이(10a)로부터 데이터 버퍼(13a)로의 판독이 종료했으므로, 커맨드 버퍼에 캐쉬되어 있는 뱅크 BK1의 판독 커맨드가 자동적으로 개시되어 메모리 어레이(10b)로부터 데이터 버퍼(13b)로의 판독이 행해진다. 또한, 뱅크 BK1의 판독과 동시에, 커맨드 버퍼가 비어있게 되기 때문에, 레디/비지 신호 R/B가 레디로 된다. 즉, 캐쉬 동작에서는, 레디/비지 신호 R/B가 레디로 된다는 것은, 이전에 입력한 판독 커맨드가 종료한 것을 의미한다. 레디/비지 신호 R/B가 레디로 된 것을 받아서, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0을 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14a), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK0의 데이터 버퍼(13a)로부터 외부로 데이터 Dout가 출력된다. 도 11의 (7)의 기간에서는, 뱅크 BK0의 데이터 버퍼(13a)로부터 외부로의 데이터 출력을 행하고 있는 도중에, 뱅크 BK1의 메모리 어레이(10b)로부터 데이터 버퍼(13b)로의 판독이 종료하고 있다. 뱅크 BK1의 메모리 어레이(10b)로부터 데이터 버퍼(13b)로의 판독이 종료하면, 커맨드 버퍼에 캐쉬되어 있는 뱅크 BK2의 판독 커맨드가 자동적으로 개시되어 메모리 어레이(10c)로부터 데이터 버퍼(13c)로의 판독이 행해진다.

다음으로, 도 12로 진행하여, (8)의 기간에서는, 뱅크 BK0의 데이터 버퍼 (13a)로부터 외부로의 데이터 판독이 종료한 후, 입출력 단자 I/O로부터, 뱅크 BK3의 판독 어드레스 B3을 입력하고 다음의 판독 개시 커맨드 RM을 입력한다.

(9)의 기간에서는, 상기 (2), (4)의 기간과 마찬가지로, 단기간만, 레디/비지 신호 R/B가 비지로 된다.

(10)의 기간에서는, 레디/비지 신호 R/B가 레디로 된 것을 받아서, 입출력 단자 I/O로부터, 뱅크 BK1의 판독 어드레스 B1을 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14b), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK1의 데이터 버퍼(13b)로부터 외부로 데이터 Dout가 출력된다. 뱅크 BK2의 메모리 어레이(10c)로부터 데이터 버퍼(13c)로의 판독이 종료하면, 커맨드 버퍼에 캐쉬되어 있는 뱅크 BK3의 판독 커맨드가 자동적으로 개시되어 메모리 어레이(10d)로부터 데이터 버퍼(13d)로의 판독이 행해진다.

(11)의 기간에서는, 뱅크 BK1의 데이터 버퍼(13b)로부터 외부로의 데이터 판독이 종료한 후, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0을 입력하고 다음의 판독 개시 커맨드 RM을 입력한다.

(12)의 기간에서는, 상기 (2), (4), (9)의 기간과 마찬가지로, 단기간만, 레디/비지 신호 R/B가 비지로 된다.

(13)의 기간에서는, 레디/비지 신호 R/B가 레디로 된 것을 받아서, 입출력 단자 I/O로부터, 뱅크 BK2의 판독 어드레스 B2를 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14c), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK2의 데이터 버퍼(13c)로부터 외부로 데이터 Dout가 출력된다. 뱅크 BK3의 메모리 어레이(10d)로부터 데이터 버퍼(13d)로의 판독이 종료하면, 커맨드 버퍼에 캐쉬되어 있는 뱅크 BK0의 판독 커맨드가 자동적으로 개시되어 메모리 어레이(10a)로부터 데이터 버퍼(13a)로의 판독이 행해진다.

이하, 마찬가지로 하여, 뱅크 BK0, BK1, BK2, BK3을 절환하면서, 메모리 어레이(10a, 10b, 10c, 10d)로부터 데이터 버퍼(13a, 13b, 13c, 13d)로의 판독중에, 이미 판독이 완료한 다른 뱅크의 데이터 버퍼로부터 외부로의 출력과 다음의 어드레스/커맨드의 입력을 행한다.

따라서, 본 실시예에 따르면, 2단의 커맨드 버퍼를 이용함으로써, 더욱 스루풋을 개선할 수 있다.

다음으로, 도 13∼도 14를 참조하여, 본 실시예의 반도체 기억 장치에 있어서, 커맨드 버퍼 2단의 경우에 있어서의 2페이지 캐쉬 판독의 동작을 설명한다. 도 13∼도 14는, 4 뱅크 구성으로 2페이지분의 어드레스와 판독 커맨드를 캐쉬하는 경우의 타이밍차트를 나타낸다. 도 11 및 도 12에 도시한 상기 실시예에 따른 판독 동작이 동시에 동작하는 뱅크가 1 뱅크인 데 반해, 본 실시예에 의한 판독 동작은 동시에 동작하는 뱅크를 2 뱅크로 한 것이다. 또한, 도 13∼도 14는, 도 13으로부터 도 14로 시계열적으로 연속된 동작을 도시하는 타이밍도이다.

우선, 도 13의 (1)의 기간에 있어서, 레디/비지 신호 R/B가 레디이고, 커맨드 입력이 가능하기 때문에, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0과 뱅크 BK1의 판독 어드레스 B1을 입력하고 판독 개시 커맨드 RM을 입력한다. 그렇게 하면, 뱅크 BK0, BK1에 있어서, 메모리 어레이(10a, 10b)로부터 데이터 버퍼 (13a, 13b)로의 판독 동작이 개시된다.

(2)의 기간에서는, 칩 내부의 상태 레지스터 설정 등의 처리를 행하기 때문에, 바꿔 말하면 커맨드 버퍼에 저장된 커맨드를 커맨드 디코더가 판독하여, 커맨드 버퍼에 빈 부분이 발생할 때까지의 단기간만, 레디/비지 신호 R/B가 비지로 된다.

(5)의 기간에서는, 커맨드 버퍼가 2단이기 때문에 레디/비지 신호 R/B가 레디이고, 커맨드 입력이 가능하기 때문에, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0과 뱅크 BK1의 판독 어드레스 B1을 입력하고 다음의 판독 개시 커맨드 RM을 입력한다. 뱅크 BK0, BK1에 대한 메모리 어레이(10a, 10b)로부터 데이터 버퍼(13a, 13b)로의 판독이 종료하면, 커맨드 버퍼에 캐쉬되어 있는 뱅크 BK2, BK3의 판독 커맨드가 자동적으로 개시되어 메모리 어레이(10c, 10d)로부터 데이터 버퍼(13c, 13d)로의 판독이 행해진다.

(6)의 기간에서는, 상기 (2), (4)의 기간과 마찬가지로, 단기간만, 레디/비 지 신호 R/B가 비지로 된다. 이 때, 커맨드 버퍼에 빈 부분이 있기 때문에, 칩 내부의 상태 레지스터 설정 등의 처리가 종료한 후, 즉시 레디/비지 신호 R/B가 레디로 되어, 다음의 커맨드를 접수할 수 있게 된다.

(5) 및 (6)의 기간에 있어서, 뱅크 BK0, BK1에 대한 메모리 어레이(10a, 10b)로부터 데이터 버퍼(13a, 13b)로의 판독에 시간이 걸린 경우에는, 도 15에 도시하는 바와 같이, 레디/비지 신호 R/B가 비지로 되는 시간이 길어진다.

(7)의 기간에서는, 레디/비지 신호 R/B가 레디로 된 것을 받아서, 입출력 단자 I/O로부터, 뱅크 BK0의 판독 어드레스 B0을 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14a), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK0의 데이터 버퍼(13a)로부터 외부로 데이터 Dout가 출력된다. 도 13의 (7)의 기간에서는, 뱅크 BK0의 데이터 버퍼(13a)로부터 외부로의 데이터 출력을 행하고 있는 도중에, 뱅크 BK2, BK3의 메모리 어레이(10c, 10d)로부터 데이터 버퍼(13d, 13d)로의 판독이 종료하고 있다.

다음으로, 도 14로 진행하여, (8)의 기간에서는, 입출력 단자 I/O로부터, 뱅크 BK1의 판독 어드레스 B1을 입력하고 버퍼 판독 커맨드 RB를 입력하면, Y 게이팅/Y 디코더(14b), 멀티플렉서(23) 및 입출력 단자 I/O를 통하여, 뱅크 BK1의 데이터 버퍼(13b)로부터 외부로 데이터 Dout가 출력된다.

(9)의 기간에서는, 뱅크 BK1의 데이터 버퍼(13b)로부터 외부로의 데이터 판독이 종료한 후, 입출력 단자 I/O로부터, 뱅크 BK2의 판독 어드레스 B2와 뱅크 BK3의 판독 어드레스 B3을 입력하고 다음의 판독 개시 커맨드 RM을 입력한다. 그렇게 하면, 뱅크 BK0, BK1에 대하여, 메모리 어레이(10a, 10b)로부터 데이터 버퍼(13a, 13b)로의 판독 동작이 개시된다.

또한, (8) 및 (9)의 기간에 있어서, 뱅크 BK0, BK1의 데이터 버퍼(13a, 13b)로부터 외부로의 데이터 Dout의 출력이 완료할 때까지는, 다음의 뱅크 BK0, BK1에 대한 메모리 어레이(10a, 10b)로부터 데이터 버퍼(13a, 13b)로의 판독 동작은 개시하지 않는다. 도 14에서는, 뱅크 BK2, BK3에 대한 판독 개시 커맨드 RM에 의해, 뱅크 BK0, BK1에 대하여 데이터 버퍼(13a, 13b)로부터 외부로의 데이터 Dout의 출력이 완료했다고 인식하고, 다음의 뱅크 BK0, BK1에 대한 메모리 어레이(10a, 10b)로부터 데이터 버퍼(13a, 13b)로의 판독 동작을 개시한다.

(10)의 기간에서는, 상기 (2), (4), (6)의 기간과 마찬가지로, 단기간만, 레디/비지 신호 R/B가 비지로 된다.

이하, 마찬가지로 하여, 뱅크 BK0, BK1, BK2, BK3를 절환하면서, 메모리 어레이(10a, 10b, 10c, 10d)로부터 데이터 버퍼(13a, 13b, 13c, 13d)로의 2 뱅크씩의 판독 중에, 이미 판독이 완료한 다른 뱅크의 데이터 버퍼로부터 외부로의 출력과 다음의 어드레스/커맨드의 입력을 행한다.

또한, 레디/비지 신호 R/B의 출력하고 있는 스테이터스가 상술한 3개의 스테 이터스 중 어느 것인지에 대하여 판별하는 위해서는, 도 1에 도시하지 않은 스테이터스 레지스터를 컨트롤러(18)에 갖고, 스테이터스 레지스터에 레디/비지 신호 R/B의 스테이터스를 나타내는 정보를 저장하고, 스테이터스 리드 커맨드에 의해 스테이터스 레지스터의 내용을 판독함으로써 가능하게 된다.

또한, 도 5 등에서 설명한 종료 커맨드 END에 대해서는, 커맨드 버퍼에 종료 커맨드 END를 저장하고 입력된 커맨드의 순으로 커맨드 처리가 실행되는 것으로 하면, 마지막에 처리를 행하고 있는 판독 처리(도 5의 기간(A))의 종료까지의 기간만 외부로 출력을 할 수 있다.

그러나, 종료 커맨드 END에 대해서는 입력된 커맨드의 순으로 커맨드 처리를 실행하는 것이 아니고, 종료 커맨드 END가 입력된 경우에는 즉시, 다른 처리의 실행을 개시하고 있지 않은 커맨드가 있었다고 해도 이들에 우선하여 종료 커맨드 END의 처리를 실행하도록 해도 좋다. 구체적으로 설명하면, 커맨드 버퍼가 복수단 있는 경우에 도 2 내지 도 5의 제어를 행하려고 한 경우에, 도 2의 (4)의 기간의 종료가 불명확하게 된다. 이러한 경우에도 뱅크 BK1의 어드레스 B1을 지정한 판독 커맨드의 입력(도 2의 기간(3)) 후에 종료 커맨드 END를 입력해 둠으로써, (4)의 기간의 종료를 알 수 있게 된다.

본 실시예에 의한 2페이지 캐쉬 판독을 이용함으로써, 1 페이지 캐쉬에 대하여, 메모리 어레이로부터 데이터 버퍼에의 판독 시간이 실효적으로 1/2로 되기 때문에, 스루풋을 더욱 개선할 수 있다.

이상, 본 발명자에 의해서 이루어진 발명을 그 실시예에 기초하여 구체적으 로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

예를 들면, 상기 실시예에 있어서는, 메모리의 판독 동작에 대하여 설명했지만, 이것에 한정되는 것은 아니고, 메모리의 기입 동작에 대해서도 적용 가능하고, 메모리의 판독과 기입을 다중화하여 행할 수도 있다. 즉, 임의의 뱅크를 지정한 판독 커맨드가 외부로부터 입력되고, 그 뱅크의 메모리 어레이로부터 데이터 버퍼에 판독을 행하고 있는 동안에, 다른 뱅크를 지정한 기입 커맨드를 외부로부터 입력하여 데이터 버퍼에 기입을 행하는 것도 가능하다.

또한, 상기 실시예에 있어서는, 플래시 메모리 등의 불휘발성 메모리에 대하여 설명했지만, 이것에 한정되는 것은 아니고, DRAM, SRAM 등의 다른 메모리에 대해서도 적용 가능하다.

[산업상의 이용가능성]

본원에 있어서 개시되는 발명은, 반도체 기억 장치에 대하여 적용 가능하다.

본원에 있어서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면, 이하와 같다.

복수회 연속해서 판독 커맨드를 발행하는 경우, 외부에는, 첫회의 퍼스트 액세스 시간밖에 보이지 않기 때문에, 대용량 데이터 판독시의 스루풋을 대폭적으로 개선할 수 있다.

Claims

전기적으로 소거 및 기입 가능한 복수의 불휘발성 메모리 셀을 구비하고 각각 독립적으로 메모리 동작 가능한 복수의 뱅크를 갖는 반도체 기억 장치로서,

제1 뱅크를 지정한 판독 커맨드가 외부로부터 입력되고, 상기 제1 뱅크에서 상기 메모리 셀로부터의 판독 동작을 행하고 있는 동안에, 제2 뱅크를 지정한 상기 판독 커맨드를 외부로부터 입력 가능하게 하는 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
전기적으로 소거 및 기입 가능한 복수의 불휘발성 메모리 셀을 구비하고 각각 독립적으로 메모리 동작 가능한 복수의 뱅크를 갖는 반도체 기억 장치로서,

상기 뱅크는 각각, 상기 메모리 셀에 대하여 기입 및 판독을 행하기 위해서 일시적으로 데이터가 보존되는 버퍼를 구비하고,

제1 뱅크를 지정한 판독 커맨드가 외부로부터 입력되고, 상기 제1 뱅크에서 상기 메모리 셀로부터 상기 버퍼에의 판독 동작을 행하고 있는 동안에, 제2 뱅크를 지정한 상기 판독 커맨드를 외부로부터 입력 가능하게 하는 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 판독 커맨드는, 상기 메모리 셀로부터 상기 버퍼에의 판독 동작을 실행 하기 위한 판독 개시 커맨드, 또는, 상기 버퍼로부터 외부로의 판독 동작을 실행하기 위한 버퍼 판독 커맨드인 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서,

상기 제2 뱅크를 지정한 상기 판독 개시 커맨드가 외부로부터 입력되고, 상기 제2 뱅크에서 상기 메모리 셀로부터 상기 버퍼에의 판독 동작을 행하고 있는 동안에, 상기 제1 뱅크를 지정한 버퍼 판독 커맨드를 외부로부터 입력하고, 상기 제1 뱅크에서 상기 버퍼로부터 외부로의 판독 가능으로 하는 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
전기적으로 소거 및 기입 가능한 복수의 불휘발성 메모리 셀을 구비하고 각각 독립적으로 메모리 동작 가능한 복수의 뱅크를 갖는 반도체 기억 장치로서,

상기 뱅크는, 각각 상기 메모리 셀에 대하여 기입 및 판독을 행하기 위해서 일시적으로 데이터가 보존되는 버퍼를 구비하고,

제1 뱅크를 지정한 판독 커맨드가 외부로부터 입력되고, 상기 제1 뱅크에서 상기 메모리 셀로부터 상기 버퍼에의 판독 동작을 행하고 있는 동안에, 제2 뱅크를 지정한 기입 커맨드를 외부로부터 입력 가능하게 하는 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
복수의 메모리 셀을 구비하고 각각 독립적으로 메모리 동작 가능한 복수의 뱅크를 갖는 반도체 기억 장치로서,

상기 뱅크는 각각, 상기 메모리 셀에 대하여 기입 및 판독을 행하기 위해서 일시적으로 데이터가 보존되는 버퍼를 구비하고,

제1 뱅크를 지정한 판독 커맨드가 외부로부터 입력되고, 상기 제1 뱅크에서 상기 메모리 셀로부터 상기 버퍼에의 판독 동작을 행하고 있는 동안에, 제2 뱅크를 지정한 상기 판독 커맨드를 외부로부터 입력 가능하게 하는 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
1개의 반도체 기판 상에 제어 회로, 입출력 단자 및 불휘발성 기억부를 갖고,

상기 불휘발성 기억부는 복수의 메모리 어레이와 각각의 메모리 어레이에 대응한 데이터 버퍼를 갖고,

상기 제어 회로는 상기 입출력 단자를 통하여, 제1 메모리 어레이를 지정한 판독 동작 지시를 입력 가능하게 되고, 상기 입출력 단자를 통하여 제1 신호를 제1 기간동안 출력한 후, 상기 제1 메모리 어레이에서 대응하는 데이터 버퍼에 데이터를 판독하고 있는 기간 중에 상기 제1 메모리 어레이와는 다른 제2 메모리 어레이를 지정한 판독 동작 지시를 입력 가능하게 되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항에 있어서,

상기 제어 회로는 명령 버퍼를 갖고,

상기 명령 버퍼는 상기 입출력 단자를 통하여 입력되는 동작 지시를, 상기 제어 회로에서 상기 동작 지시에 관한 동작을 개시할 때까지의 기간동안 일시적으로 저장하고,

상기 입출력 단자를 통하여 상기 제1 신호를 출력하는 상기 제1 기간은, 상기 명령 버퍼에 상기 동작 지시를 일시적으로 저장하고 있는 기간인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항 또는 제8항에 있어서,

상기 제어 회로는 상기 입출력 단자를 통하여 상태 출력 동작 지시를 입력 가능하게 되고, 상기 상태 출력 동작 지시의 입력에 따라서, 상기 복수의 메모리 어레이 중 적어도 1개의 메모리 어레이로부터 대응하는 데이터 버퍼에 데이터의 판독을 행하고 있는 기간동안, 상기 입출력 단자를 통하여 상기 제1 신호를 출력하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항 또는 제8항에 있어서,

상기 제어 회로는 상기 제1 메모리 어레이에서 대응하는 데이터 버퍼에의 데이터의 판독이 완료한 후, 상기 제2 메모리 어레이에서 대응하는 데이터 버퍼에의 데이터의 판독을 개시하고, 상기 제2 메모리 어레이에서 데이터의 판독을 행하고 있는 기간 중에, 상기 제1 메모리 어레이로부터 대응하는 데이터 버퍼에 판독한 상 기 데이터를 상기 입출력 단자를 통하여 출력 가능하게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
1개의 반도체 기판상에 제어 회로, 입출력 단자 및 불휘발성 기억부를 갖고,

상기 불휘발성 기억부는 복수의 메모리 어레이와 각각의 메모리 어레이에 대응한 복수의 데이터 버퍼를 갖고,

상기 제어 회로는 명령 버퍼를 갖고,

상기 명령 버퍼는 상기 입출력 단자를 통하여 판독 동작 지시를 포함하는 동작 지시를 저장 가능하게 되고,

상기 판독 동작 지시는 어드레스 지정부와 동작 지정부로 이루어지고, 상기 어드레스 지정부는 1개 또는 복수의 메모리 어레이를 지정한 어드레스 지정이 가능하고,

상기 복수의 메모리 어레이 중 1개 또는 복수의 메모리 어레이의 어드레스 지정을 포함하는 어드레스 지정부와 동작 지정부로 이루어지는 제1 판독 동작 지시가 입력된 후, 상기 제1 판독 동작 지시의 어드레스 지정부에서 지정된 상기 1개 또는 복수의 메모리 어레이의 각각에 대하여 대응하는 데이터 버퍼에 데이터를 판독하고 있는 기간 중에, 상기 복수의 메모리 어레이 중 1개 또는 복수의 메모리 어레이의 어드레스 지정을 포함하는 어드레스 지정부와 동작 지정부로 이루어지는 제2 판독 동작 지시를 입력 가능하게 되고,

상기 제어 회로는, 상기 명령 버퍼에서 상기 동작 지시를 저장 가능한 경우 에는 상기 입출력 단자에 제1 상태를 출력하고, 상기 동작 지시를 저장불가능한 경우에는 상기 입출력 단자에 제2 상태를 출력하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제11항에 있어서,

상기 명령 버퍼는 상기 입출력 단자를 통하여 입력된 상기 동작 지시를 저장하고, 저장되어 있는 동작 지시에 따른 동작 제어를 상기 제어 회로가 개시하는 것에 따라서, 상기 명령 버퍼에서 상기 입출력 단자를 통하여 새로운 동작 지시를 저장 가능하게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제11항에 있어서,

상기 제1 판독 동작 지시의 어드레스 지정부에서 지정된 상기 1개 또는 복수의 메모리 어레이의 각각에 대하여 대응하는 데이터 버퍼에 데이터의 판독이 종료한 후, 상기 제2 판독 동작 지시의 어드레스 지정부에서 지정된 상기 1개 또는 복수의 메모리 어레이를 제외한 1개의 메모리 어레이를 지정하고, 지정된 메모리 어레이에 대응하는 데이터 버퍼에 판독된 데이터를 상기 입출력 단자를 통하여 출력 가능하게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제11항 내지 제13항 중 어느 한 항에 있어서,

상기 동작 지시는 상태 출력 동작 지시를 더 포함하고,

상기 상태 출력 동작 지시는 동작 지정부로 이루어지고,

상기 제어 회로는 상기 입출력 단자를 통하여 상기 명령 버퍼에 상기 상태 출력 동작 지시가 입력된 것에 따라서, 상기 입출력 단자로의 상기 명령 버퍼에서 상기 동작 지시를 저장 가능한지의 여부를 나타내는 상태의 출력 대신에, 상기 복수의 메모리 어레이 중 적어도 1개의 메모리 어레이에서, 데이터의 기입 또는 판독의 동작을 행하고 있는 것을 나타내는 제1 상태를 출력하거나, 또는 상기 복수의 메모리 어레이 전체에서 데이터의 기입 또는 판독의 동작을 행하고 있지 않은 것을 나타내는 제2 상태를 출력하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.