JP2552366B2 - ビットブロック転送制御装置 - Google Patents
ビットブロック転送制御装置Info
- Publication number
- JP2552366B2 JP2552366B2 JP1223712A JP22371289A JP2552366B2 JP 2552366 B2 JP2552366 B2 JP 2552366B2 JP 1223712 A JP1223712 A JP 1223712A JP 22371289 A JP22371289 A JP 22371289A JP 2552366 B2 JP2552366 B2 JP 2552366B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit block
- block transfer
- circuit
- access memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、レーザプリンタ等ダイナミック・ランダム
・アクセス・メモリを使用した機器において適用される
ビットブロック転送制御装置に関する。
・アクセス・メモリを使用した機器において適用される
ビットブロック転送制御装置に関する。
［従来の技術］ 例えばレーザプリンタには第５図に示す制御装置が使
用されている。この制御装置は、マイクロプロセッサ
１、ROM（読出し専用メモリ）２、ホストからの印字デ
ータを受信する受信回路３、他の機器とでデータ通信を
行う通信回路４、印字部へ画像データを出力する画像デ
ータ出力回路５、ビットブロック転送制御を行うビット
ブロック転送回路６、このビットブロック転送回路６に
制御されてダイナミックRAM（ランダム・アクセス・メ
モリ）７を制御するダイナミックRAMコントロール回路
８で構成されている。前記マイクロプロセッサ１、ROM
2、受信回路３、通信回路４、画像データ出力回路５、
ビットブロック転送回路６、ダイナミックRAMコントロ
ール回路８は互いにシステムデータバス９によって接続
されている。
用されている。この制御装置は、マイクロプロセッサ
１、ROM（読出し専用メモリ）２、ホストからの印字デ
ータを受信する受信回路３、他の機器とでデータ通信を
行う通信回路４、印字部へ画像データを出力する画像デ
ータ出力回路５、ビットブロック転送制御を行うビット
ブロック転送回路６、このビットブロック転送回路６に
制御されてダイナミックRAM（ランダム・アクセス・メ
モリ）７を制御するダイナミックRAMコントロール回路
８で構成されている。前記マイクロプロセッサ１、ROM
2、受信回路３、通信回路４、画像データ出力回路５、
ビットブロック転送回路６、ダイナミックRAMコントロ
ール回路８は互いにシステムデータバス９によって接続
されている。
ところでダイナミックRAM7上にビットマップで表現さ
れた複数ワードのデータを別の座標に移動することをビ
ットブロック転送と呼ばれているが、このビットブロッ
ク転送をマイクロプロセッサ１を使用して行った場合、
マイクロプロセッサ１はダイナミックRAM7から１ワード
のデータを読出して自己の内部に設けられたレジスタに
一旦記憶した後、ビットブロック転送に基づいてデータ
のシフトを行い、そのシフトしたデータをダイナミック
RAM7に書込み、これを複数ワードのデータすべてに繰り
返し行うことになる。
れた複数ワードのデータを別の座標に移動することをビ
ットブロック転送と呼ばれているが、このビットブロッ
ク転送をマイクロプロセッサ１を使用して行った場合、
マイクロプロセッサ１はダイナミックRAM7から１ワード
のデータを読出して自己の内部に設けられたレジスタに
一旦記憶した後、ビットブロック転送に基づいてデータ
のシフトを行い、そのシフトしたデータをダイナミック
RAM7に書込み、これを複数ワードのデータすべてに繰り
返し行うことになる。
しかし、このようなビットブロック転送をマイクロプ
ロセッサ１で行った場合、汎用的で複雑なデータ操作が
できるという長所がある反面、処理速度が遅いという短
所がある。
ロセッサ１で行った場合、汎用的で複雑なデータ操作が
できるという長所がある反面、処理速度が遅いという短
所がある。
そこでこのようなビットブロック転送をマイクロプロ
セッサ１を使用せずにビットブロック転送回路６を使用
して行うことによりシステムのトータルとしての処理速
度を向上させるようにしている。
セッサ１を使用せずにビットブロック転送回路６を使用
して行うことによりシステムのトータルとしての処理速
度を向上させるようにしている。
ところでダイナミックRAM7を正常に動作させるために
は、アドレスの分割入力やリフレッシュのためRAS（ラ
ス信号）、CAS（カス信号）、WE（ライトイネーブル信
号）などの信号タイミングを制御しなければならず、シ
ステムデータバス９に直結出来ないため、ダイナミック
RAMコントロール回路８を介してダイナミックRAM7を制
御している。
は、アドレスの分割入力やリフレッシュのためRAS（ラ
ス信号）、CAS（カス信号）、WE（ライトイネーブル信
号）などの信号タイミングを制御しなければならず、シ
ステムデータバス９に直結出来ないため、ダイナミック
RAMコントロール回路８を介してダイナミックRAM7を制
御している。
そして従来のビットブロック転送制御はビットブロッ
ク転送回路６、ダイナミックRAMコントロール回路８及
びダイナミックRAM7によって行われるが、例えばダイナ
ミックRAM7にビットマップ展開された複数ワードのデー
タを同じダイナミックRAM7の別の領域にビットブロック
転送する場合は第６図に基づく処理を行っていた。
ク転送回路６、ダイナミックRAMコントロール回路８及
びダイナミックRAM7によって行われるが、例えばダイナ
ミックRAM7にビットマップ展開された複数ワードのデー
タを同じダイナミックRAM7の別の領域にビットブロック
転送する場合は第６図に基づく処理を行っていた。
すなわちプログラム上でビットブロック転送が必要に
なると、はじめにマイクロプロセッサ１は、ビットブロ
ック転送回路６に対して転送するデータの数、転送元の
先頭アドレス、転送先の先頭アドレス、データのシフト
量などの必要データを書込む。この段階ではシステムデ
ータバス９はマイクロプロセッサ１が使用している。
なると、はじめにマイクロプロセッサ１は、ビットブロ
ック転送回路６に対して転送するデータの数、転送元の
先頭アドレス、転送先の先頭アドレス、データのシフト
量などの必要データを書込む。この段階ではシステムデ
ータバス９はマイクロプロセッサ１が使用している。
ビットブロック転送の初期設定がすべて終わると、マ
イクロプロセッサ１は、ビットブロック転送回路６に対
してビットブロック転送のスタート命令を書き込む。ビ
ットブロック転送回路６はスタート命令によって動作を
開始する。そして先ずマイクロプロセッサ１からシステ
ムデータバス９の使用権を奪う。すなわちこの段階では
マイクロプロセッサ１によるデータ転送が停止し、ビッ
トブロック転送が開始される。
イクロプロセッサ１は、ビットブロック転送回路６に対
してビットブロック転送のスタート命令を書き込む。ビ
ットブロック転送回路６はスタート命令によって動作を
開始する。そして先ずマイクロプロセッサ１からシステ
ムデータバス９の使用権を奪う。すなわちこの段階では
マイクロプロセッサ１によるデータ転送が停止し、ビッ
トブロック転送が開始される。
ビットブロック転送回路６によるデータ転送処理は、
先ずデータを１ワード読込み、それを必要量シフトさせ
た後そのデータを転送先に書込む。これを複数回繰り返
すことにより複数ワードのデータをビットブロック転送
することになる。
先ずデータを１ワード読込み、それを必要量シフトさせ
た後そのデータを転送先に書込む。これを複数回繰り返
すことにより複数ワードのデータをビットブロック転送
することになる。
このデータ転送処理を３ワードのデータについて行っ
た場合のダイナミックRAM7のRAS、CAS、WEの各信号及び
出力データ、入力データの各タイミングを示せば第７図
に示すようになる。
た場合のダイナミックRAM7のRAS、CAS、WEの各信号及び
出力データ、入力データの各タイミングを示せば第７図
に示すようになる。
［発明が解決しようとする課題］ しかしこの従来のビットブロック転送制御では、１ワ
ードのデータ転送を転送するワード数のデータ分複数繰
り返すことになり、各データ転送毎にデータ読出し時と
データ書込み時とで１回ずつのプリチャージ時間が介在
するので合計ではワード数×２回のプリチャージ時間が
介在し、その結果ビットブロック転送の処理時間が長く
なる問題があった。
ードのデータ転送を転送するワード数のデータ分複数繰
り返すことになり、各データ転送毎にデータ読出し時と
データ書込み時とで１回ずつのプリチャージ時間が介在
するので合計ではワード数×２回のプリチャージ時間が
介在し、その結果ビットブロック転送の処理時間が長く
なる問題があった。
そこで本発明は、複数ワードのデータを連続して読出
してシフトし、それを連続して書込みすることによって
介在するプリチャージ時間の回数を少なくし、その結果
ビットブロック転送の処理時間の短縮を図ることができ
るビットブロック転送制御装置を提供しようとするもの
である。
してシフトし、それを連続して書込みすることによって
介在するプリチャージ時間の回数を少なくし、その結果
ビットブロック転送の処理時間の短縮を図ることができ
るビットブロック転送制御装置を提供しようとするもの
である。
［課題を解決するための手段］ 本発明は、ダイナミック・ランダム・アクセス・メモ
リと、このメモリへのラス信号、カス信号、ライトイネ
ーブル信号等の信号タイミングを制御するダイナミック
・ランダム・アクセス・メモリコントロール回路と、こ
のダイナミック・ランダム・アクセス・メモリコントロ
ール回路をシステムデータバスを介して制御し、前記ダ
イナミック・ランダム・アクセス・メモリからビットブ
ロック転送すべき複数ワードのデータを連続して読出し
内部に設けられた一時記憶用メモリに格納するとともに
その一時記憶用メモリに格納した複数ワードのデータを
ビットブロック転送に基づいてそれぞれシフトする制御
及び複数ワードのデータを前記ダイナミック・ランダム
・アクセス・メモリに連続して書込む制御を行うビット
ブロック転送回路を設けたものである。
リと、このメモリへのラス信号、カス信号、ライトイネ
ーブル信号等の信号タイミングを制御するダイナミック
・ランダム・アクセス・メモリコントロール回路と、こ
のダイナミック・ランダム・アクセス・メモリコントロ
ール回路をシステムデータバスを介して制御し、前記ダ
イナミック・ランダム・アクセス・メモリからビットブ
ロック転送すべき複数ワードのデータを連続して読出し
内部に設けられた一時記憶用メモリに格納するとともに
その一時記憶用メモリに格納した複数ワードのデータを
ビットブロック転送に基づいてそれぞれシフトする制御
及び複数ワードのデータを前記ダイナミック・ランダム
・アクセス・メモリに連続して書込む制御を行うビット
ブロック転送回路を設けたものである。
［作用］ このような構成の本発明においては、ダイナミック・
ランダム・アクセス・メモリから複数ワードのデータを
連続して読出し一時記憶用メモリに格納し必要量シフト
する。そしてその複数ワードのデータを連続してダイナ
ミック・ランダム・アクセス・メモリに書込む。従って
介在するプリチャージ時間は読出し時、書込み時におい
てそれぞれ１回のみとなる。
ランダム・アクセス・メモリから複数ワードのデータを
連続して読出し一時記憶用メモリに格納し必要量シフト
する。そしてその複数ワードのデータを連続してダイナ
ミック・ランダム・アクセス・メモリに書込む。従って
介在するプリチャージ時間は読出し時、書込み時におい
てそれぞれ１回のみとなる。
［実施例］ 以下、本発明の実施例を図面を参照して説明する。な
お、本実施例は本発明をレーザプリンタの制御装置に適
用したものについて述べる。
お、本実施例は本発明をレーザプリンタの制御装置に適
用したものについて述べる。
第１図に示すようにマイクロプロセッサ11、ROM（読
出し専用メモリ）12、ホストからの印字データを受信す
る受信回路13、他の機器とでデータ通信を行う通信回路
14、レーザプリンタの印字部へ画像データを出力する画
像データ出力回路15、ビットブロック転送制御を行うビ
ットブロック転送回路16、このビットブロック転送回路
16に制御されてダイナミックRAM（ランダム・アクセス
・メモリ）17を制御するダイナミックRAMコントロール
回路18で制御装置を構成している。前記ビットブロック
転送回路16には一時記憶用メモリ16aが設けられてい
る。
出し専用メモリ）12、ホストからの印字データを受信す
る受信回路13、他の機器とでデータ通信を行う通信回路
14、レーザプリンタの印字部へ画像データを出力する画
像データ出力回路15、ビットブロック転送制御を行うビ
ットブロック転送回路16、このビットブロック転送回路
16に制御されてダイナミックRAM（ランダム・アクセス
・メモリ）17を制御するダイナミックRAMコントロール
回路18で制御装置を構成している。前記ビットブロック
転送回路16には一時記憶用メモリ16aが設けられてい
る。
前記マイクロプロセッサ11、ROM12、受信回路13、通
信回路14、画像データ出力回路15、ビットブロック転送
回路16、ダイナミックRAMコントロール回路18は互いに
システムデータバス19によって接続されている。
信回路14、画像データ出力回路15、ビットブロック転送
回路16、ダイナミックRAMコントロール回路18は互いに
システムデータバス19によって接続されている。
前記ビットブロック転送回路16、ダイナミックRAMコ
ントロール回路18及びダイナミックRAM17は要部である
ビットブロック転送制御部を構成している。
ントロール回路18及びダイナミックRAM17は要部である
ビットブロック転送制御部を構成している。
前記ビットブロック転送制御部は、例えば前記ダイナ
ミックRAM17の連続したアドレスに記憶されている複数
ワードのデータを同じダイナミックRAM17の他の領域の
連続したアドレスにビットブロック転送する場合には、
第２図に示すビットブロック転送処理を行うようになっ
ている。すなわちプログラム上でビットブロック転送が
必要になると、はじめにマイクロプロセッサ11は、ビッ
トブロック転送回路16に対して転送するデータの数、転
送元の先頭アドレス、転送先の先頭アドレス、データの
シフト量などの必要データを書込む。そして使用するダ
イナミックRAM17の動作モードをページモードとしてダ
イナミックRAMコントロール回路18に設定する。
ミックRAM17の連続したアドレスに記憶されている複数
ワードのデータを同じダイナミックRAM17の他の領域の
連続したアドレスにビットブロック転送する場合には、
第２図に示すビットブロック転送処理を行うようになっ
ている。すなわちプログラム上でビットブロック転送が
必要になると、はじめにマイクロプロセッサ11は、ビッ
トブロック転送回路16に対して転送するデータの数、転
送元の先頭アドレス、転送先の先頭アドレス、データの
シフト量などの必要データを書込む。そして使用するダ
イナミックRAM17の動作モードをページモードとしてダ
イナミックRAMコントロール回路18に設定する。
なお、動作モードにはシングルモードとページモード
があり、シングルモードは、リードサイクル、アーリラ
イトサイクル、ディレイドライトサイクル、リードモデ
ィファイライトサイクル等、１サイクルのアクセスで１
ワードの読出し、又は書込み、又はその両方を行うモー
ドであり、またページモードは、高速ページモード、ス
タティックカラムモード、ニブルモード等、１サイクル
のアクセスで複数ワードの読出し、又は書込み、又はそ
の両方を行うモードである。
があり、シングルモードは、リードサイクル、アーリラ
イトサイクル、ディレイドライトサイクル、リードモデ
ィファイライトサイクル等、１サイクルのアクセスで１
ワードの読出し、又は書込み、又はその両方を行うモー
ドであり、またページモードは、高速ページモード、ス
タティックカラムモード、ニブルモード等、１サイクル
のアクセスで複数ワードの読出し、又は書込み、又はそ
の両方を行うモードである。
この段階ではシステムデータバス19はマイクロプロセ
ッサ11が使用している。
ッサ11が使用している。
ビットブロック転送の初期設定がすべて終わると、マ
イクロプロセッサ11は、ビットブロック転送回路16に対
してビットブロック転送のスタート命令を書き込む。ビ
ットブロック転送回路16はスタート命令によって動作を
開始する。そして先ずマイクロプロセッサ11からシステ
ムデータバス19の使用権を奪う。すなわちこの段階では
マイクロプロセッサ11によるデータ転送が停止し、ビッ
トブロック転送が開始される。
イクロプロセッサ11は、ビットブロック転送回路16に対
してビットブロック転送のスタート命令を書き込む。ビ
ットブロック転送回路16はスタート命令によって動作を
開始する。そして先ずマイクロプロセッサ11からシステ
ムデータバス19の使用権を奪う。すなわちこの段階では
マイクロプロセッサ11によるデータ転送が停止し、ビッ
トブロック転送が開始される。
前記ビットブロック転送回路16は、ダイナミックRAM
コントロール回路18を制御してデータを複数ワード連続
して読出しその読出したデータを一時記憶用メモリ16a
に格納するとともに設定されたシフト量に基づいてシフ
トする。
コントロール回路18を制御してデータを複数ワード連続
して読出しその読出したデータを一時記憶用メモリ16a
に格納するとともに設定されたシフト量に基づいてシフ
トする。
続いて前記ビットブロック転送回路16は、一時記憶用
メモリ16aから複数ワードのデータを読出し、そのデー
タを前記ダイナミックRAM17の転送先に連続して書込む
制御を行う。
メモリ16aから複数ワードのデータを読出し、そのデー
タを前記ダイナミックRAM17の転送先に連続して書込む
制御を行う。
このような構成の本実施例においては、例えば第４図
にａで示す３ワードのデータを第４図のｂで示す位置に
ビットブロック転送する場合には、ダイナミックRAMコ
ントロール回路18はビットブロック転送回路16に制御さ
れて第３図に示すタイミングでRAS、CAS、WEの各信号を
ダイナミックRAM17に供給すると共にデータの読込み
（出力データ）、データの書込み（入力データ）を行
う。そして１サイクル内でダイナミックRAM17から３ワ
ードのデータを連続して読出して一時記憶用メモリ16a
に格納しシフトする。そしてその一時記憶用メモリ16a
に格納したデータを読出してダイナミックRAM17の転送
先に連続して書込む。
にａで示す３ワードのデータを第４図のｂで示す位置に
ビットブロック転送する場合には、ダイナミックRAMコ
ントロール回路18はビットブロック転送回路16に制御さ
れて第３図に示すタイミングでRAS、CAS、WEの各信号を
ダイナミックRAM17に供給すると共にデータの読込み
（出力データ）、データの書込み（入力データ）を行
う。そして１サイクル内でダイナミックRAM17から３ワ
ードのデータを連続して読出して一時記憶用メモリ16a
に格納しシフトする。そしてその一時記憶用メモリ16a
に格納したデータを読出してダイナミックRAM17の転送
先に連続して書込む。
すなわち、以下の転送手順となる。
アドレス「A00000」から１ワードのデータを読み出
す。
す。
読出したデータを右へ４ビットシフトする。
アドレス「A00001」から１ワードのデータを読み出
す。
す。
読出したデータを右へ４ビットシフトする。
アドレス「A00002」から１ワードのデータを読み出
す。
す。
読出したデータを右へ４ビットシフトする。
シフトした１ワード目のデータを、アドレス「A0000
7」に書込む。
7」に書込む。
シフトした２ワード目のデータを、アドレス「A0000
8」に書込む。
8」に書込む。
シフトした３ワード目のデータを、アドレス「A0000
9」に書込む。
9」に書込む。
この転送手順によりａのデータがｂへビットブロック
転送されることになる。
転送されることになる。
なお、この場合の従来による転送手順を述べると以下
のようになる。
のようになる。
アドレス「A00000」から１ワードのデータを読み出
す。
す。
読出したデータを右へ４ビットシフトする。
シフトしたデータを、アドレス［A00007」に書込む。
アドレス「A00001」から１ワードのデータを読み出
す。
す。
読出したデータを右へ４ビットシフトする。
シフトしたデータを、アドレス「A00008」に書込む。
アドレス「A00002」から１ワードのデータを読み出
す。
す。
読出したデータを右へ４ビットシフトする。
シフトした３ワード目のデータを、アドレス「A0000
9」に書込む。
9」に書込む。
このような連続読出し、連続書込みのビットブロック
転送制御を行うことにより介在するプリチャージ時間は
２回となり、従来のビットブロック転送に比べて1/3と
なる。このプリチャージ時間は本実施例ではデータ読込
みサイクルやデータ書込みサイクルの1/7であり、また
従来ではデータ読込みサイクルやデータ書込みサイクル
の1/3である。従って従来ではビットブロック転送が開
始されてから終了するまでの時間のうちプリチャージに
要する時間は6/18となる。これに対して本実施例ではプ
リチャージ時間の介在数を従来に比べて４回減らすこと
ができるので、ビットブロック転送が開始されてから終
了するまでの時間は従来の14/18に短縮することができ
る。すなわち従来の0.78倍に短縮できることになる。
転送制御を行うことにより介在するプリチャージ時間は
２回となり、従来のビットブロック転送に比べて1/3と
なる。このプリチャージ時間は本実施例ではデータ読込
みサイクルやデータ書込みサイクルの1/7であり、また
従来ではデータ読込みサイクルやデータ書込みサイクル
の1/3である。従って従来ではビットブロック転送が開
始されてから終了するまでの時間のうちプリチャージに
要する時間は6/18となる。これに対して本実施例ではプ
リチャージ時間の介在数を従来に比べて４回減らすこと
ができるので、ビットブロック転送が開始されてから終
了するまでの時間は従来の14/18に短縮することができ
る。すなわち従来の0.78倍に短縮できることになる。
このようにビットブロック転送の処理時間の短縮を図
ることができる。
ることができる。
なお、前記実施例ではデータ読込み及びデータ書込み
の連続ワード数が３ワードの場合について述べたが必ず
しもこれに限定されないのは勿論である。
の連続ワード数が３ワードの場合について述べたが必ず
しもこれに限定されないのは勿論である。
［発明の効果］ 以上詳述したように本発明によれば、複数ワードのデ
ータを連続して読出してシフトし、それを連続して書込
みすることによって介在するプリチャージ時間の回数を
少なくし、その結果ビットブロック転送の処理時間の短
縮を図ることができるビットブロック転送制御装置を提
供できるものである。
ータを連続して読出してシフトし、それを連続して書込
みすることによって介在するプリチャージ時間の回数を
少なくし、その結果ビットブロック転送の処理時間の短
縮を図ることができるビットブロック転送制御装置を提
供できるものである。
第１図乃至第４図は本発明の実施例を示すもので、第１
図は回路ブロック図、第２図はビットブロック転送処理
を示す流れ図、第３図はダイナミックRAMに対する信
号、データのタイミングを示す図、第４図はビットブロ
ック転送例を示すメモリマップ、第５図乃至第７図は従
来例を示すもので、第５図は回路ブロック図、第６図は
ビットブロック転送処理を示す流れ図、第７図はダイナ
ミックRAMに対する信号、データのタイミングを示す図
である。 16……ビットブロック転送回路、 16a……一時記憶用メモリ、 17……ダイナミックRAM、 18……ダイナミックRAMコントロール回路。
図は回路ブロック図、第２図はビットブロック転送処理
を示す流れ図、第３図はダイナミックRAMに対する信
号、データのタイミングを示す図、第４図はビットブロ
ック転送例を示すメモリマップ、第５図乃至第７図は従
来例を示すもので、第５図は回路ブロック図、第６図は
ビットブロック転送処理を示す流れ図、第７図はダイナ
ミックRAMに対する信号、データのタイミングを示す図
である。 16……ビットブロック転送回路、 16a……一時記憶用メモリ、 17……ダイナミックRAM、 18……ダイナミックRAMコントロール回路。
Claims (1)
- 【請求項１】ダイナミック・ランダム・アクセス・メモ
リと、このメモリへのラス信号、カス信号、ライトイネ
ーブル信号等の信号タイミングを制御するダイナミック
・ランダム・アクセス・メモリコントロール回路と、こ
のダイナミック・ランダム・アクセス・メモリコントロ
ール回路をシステムデータバスを介して制御し、前記ダ
イナミック・ランダム・アクセス・メモリからビットブ
ロック転送すべき複数ワードのデータを連続して読出し
内部に設けられた一時記憶用メモリに格納するとともに
その一時記憶用メモリに格納した複数ワードのデータを
ビットブロック転送に基づいてそれぞれシフトする制御
及び複数ワードのデータを前記ダイナミック・ランダム
・アクセス・メモリに連続して書込む制御を行うビット
ブロック転送回路を設けたことを特徴とするビットブロ
ック転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223712A JP2552366B2 (ja) | 1989-08-30 | 1989-08-30 | ビットブロック転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223712A JP2552366B2 (ja) | 1989-08-30 | 1989-08-30 | ビットブロック転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0385626A JPH0385626A (ja) | 1991-04-10 |
| JP2552366B2 true JP2552366B2 (ja) | 1996-11-13 |
Family
ID=16802485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1223712A Expired - Lifetime JP2552366B2 (ja) | 1989-08-30 | 1989-08-30 | ビットブロック転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552366B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2617252B2 (ja) * | 1991-07-11 | 1997-06-04 | 三田工業株式会社 | プリンタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715706B2 (ja) * | 1986-03-27 | 1995-02-22 | 日本電気株式会社 | メモリ制御装置 |
-
1989
- 1989-08-30 JP JP1223712A patent/JP2552366B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0385626A (ja) | 1991-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2552366B2 (ja) | ビットブロック転送制御装置 | |
| JPH08129881A (ja) | Ｓｄｒａｍ制御装置 | |
| JPH10144073A (ja) | シンクロナスｄｒａｍのアクセス機構 | |
| JP2550705B2 (ja) | 記憶装置 | |
| JPH0380322A (ja) | ダイナミック・ランダム・アクセス・メモリ制御装置 | |
| JP2617252B2 (ja) | プリンタ | |
| JP2909126B2 (ja) | メモリ制御装置 | |
| JPS63298796A (ja) | メモリ装置 | |
| JPH04106793A (ja) | メモリインタフェース回路 | |
| JP2625573B2 (ja) | ダイレクトメモリアクセス制御装置 | |
| JPH03134750A (ja) | Ｄｍａデータ転送装置 | |
| JP2001344150A (ja) | アクセス制御回路 | |
| JP3264316B2 (ja) | ダイレクトメモリアクセス制御装置 | |
| JPH08212126A (ja) | Ｄｒａｍコントローラ | |
| JPH05282858A (ja) | 半導体メモリ装置 | |
| JPH01150949A (ja) | メモリアクセス方式 | |
| JPH01287767A (ja) | Ｒａｍの制御回路 | |
| JPH03134751A (ja) | Ｄｍａデータ転送装置 | |
| JPH0766284B2 (ja) | プログラマブルロジツクコントロ−ラ | |
| JPH05250256A (ja) | メモリアクセス方法 | |
| JPH07262127A (ja) | Ｉｃ試験装置 | |
| JPH05318983A (ja) | ラスタプロッタ | |
| JPH0619782A (ja) | メモリ制御回路 | |
| JPH05257800A (ja) | 情報処理装置 | |
| JP2002229850A (ja) | 信号処理装置 |