JPS63298796A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS63298796A JPS63298796A JP62132769A JP13276987A JPS63298796A JP S63298796 A JPS63298796 A JP S63298796A JP 62132769 A JP62132769 A JP 62132769A JP 13276987 A JP13276987 A JP 13276987A JP S63298796 A JPS63298796 A JP S63298796A
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- Japan
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- memory
- signal
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、情報処理装置において、記憶情報の読み出し
及び書き込みを高速に行うことを可能にするメモリ装置
に関する。
及び書き込みを高速に行うことを可能にするメモリ装置
に関する。
（従来の技術）
従来のメモリ装置の構成例を第３図に示す１本図はダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）からなる
２個のメモリブロックを備えた場合を示しているが、こ
れに限らず任意の数のメモリブロックを備えることがで
きる。
ナミックランダムアクセスメモリ（ＤＲＡＭ）からなる
２個のメモリブロックを備えた場合を示しているが、こ
れに限らず任意の数のメモリブロックを備えることがで
きる。
第３図において、ブロック選択回路６は、ブロックアド
レス線５から入力するブロックアドレス信号に対応する
メモリブロック８−１又は８−２を選択し、この選択結
果をタイミング制御回路１〇−１及び１０−２へ出力す
る。タイミング制御回路１０−１は、ブロック選択口Ｆ
！＠６から入力した情報に基づいて、動作要求及びＷＥ
信号線４から入力した書込可能（ＷＥ＞信号を出力し、
又は出力を抑止することにより、メモリブロック８−１
を制御する。この動作要求は、動作要求線３から入力し
たローアドレスストローブ（ＲＡＳ）信号及びカラムア
ドレスストローブ（Ｃ−Ａｓ）信号を出力することによ
り行われる。タイミング１Ｉｉ１Ｎ御回［１０−２も同
様にしてメモリブロック８−２を制御する。
レス線５から入力するブロックアドレス信号に対応する
メモリブロック８−１又は８−２を選択し、この選択結
果をタイミング制御回路１〇−１及び１０−２へ出力す
る。タイミング制御回路１０−１は、ブロック選択口Ｆ
！＠６から入力した情報に基づいて、動作要求及びＷＥ
信号線４から入力した書込可能（ＷＥ＞信号を出力し、
又は出力を抑止することにより、メモリブロック８−１
を制御する。この動作要求は、動作要求線３から入力し
たローアドレスストローブ（ＲＡＳ）信号及びカラムア
ドレスストローブ（Ｃ−Ａｓ）信号を出力することによ
り行われる。タイミング１Ｉｉ１Ｎ御回［１０−２も同
様にしてメモリブロック８−２を制御する。
メモリブロック８−１への書き込み動作について説明す
る。
る。
ブロック選択回路６により非選択を通知されたタイミン
グ制御回路１０−２は、メモリブロック８−２へのＲＡ
Ｓ信号、ＣＡＳ信号及びＷＥ傷信号出力を抑止する。ま
た、選択を通知されたタイミング制御回路１０−１は、
メモリブロック８−１へＲＡＳ信号、ＣＡＳ信号及びＷ
Ｅ傷信号出力する。
グ制御回路１０−２は、メモリブロック８−２へのＲＡ
Ｓ信号、ＣＡＳ信号及びＷＥ傷信号出力を抑止する。ま
た、選択を通知されたタイミング制御回路１０−１は、
メモリブロック８−１へＲＡＳ信号、ＣＡＳ信号及びＷ
Ｅ傷信号出力する。
メモリブロック８−１は、これらの信号を入力すると動
作を開始し、書込データ線１から入力したデータを、チ
ップアドレス線２から入力したチップアドレス信号に対
応する位置へ書き込む。
作を開始し、書込データ線１から入力したデータを、チ
ップアドレス線２から入力したチップアドレス信号に対
応する位置へ書き込む。
次に、メモリブロック８−１への読み出し動作について
説明する。
説明する。
ブロック選択回路６により非選択を通知されたタイミン
グ制御回路１０−２は、メモリブロック８−２へのＲＡ
Ｓ信号、ＣＡＳ信号及びＷＥ傷信号出力を抑止する。ま
た、選択を通知されたタイミング制御回路１０−１は、
メモリブロック８−１へＲＡＳ信号、ＣＡＳ信号及びＷ
Ｅ傷信号出力する。
グ制御回路１０−２は、メモリブロック８−２へのＲＡ
Ｓ信号、ＣＡＳ信号及びＷＥ傷信号出力を抑止する。ま
た、選択を通知されたタイミング制御回路１０−１は、
メモリブロック８−１へＲＡＳ信号、ＣＡＳ信号及びＷ
Ｅ傷信号出力する。
メモリブロック８−１は、これらの信号を入力すると動
作を開始し、チップアドレス線２から入力したアドレス
信号に対応するデータをデータ制御回路１１−１を通し
て続出データ線９へ出力する。
作を開始し、チップアドレス線２から入力したアドレス
信号に対応するデータをデータ制御回路１１−１を通し
て続出データ線９へ出力する。
データ制御回路１１−２は、読出データ線９へのデータ
出力を抑止する。
出力を抑止する。
このときのタイミングを第４図に示す。
（発明が解決しようとする問題点）
上述した従来のメモリ装置は、第４図に示すように、タ
イミングａでチップアドレス線からアドレス情報を入力
しても、その時点では選択すべきメモリブロックが決定
されない、そこで、当該メモリブロックに対する書き込
み動作又は読み出し動作が要求されるのはブロック選択
回路の出力が確定するタイミングｂの時点となる。従っ
て、メモリアクセスタイムがブロック選択回路の動作遅
延時間分だけ遅くなってしまうという問題点がある。
イミングａでチップアドレス線からアドレス情報を入力
しても、その時点では選択すべきメモリブロックが決定
されない、そこで、当該メモリブロックに対する書き込
み動作又は読み出し動作が要求されるのはブロック選択
回路の出力が確定するタイミングｂの時点となる。従っ
て、メモリアクセスタイムがブロック選択回路の動作遅
延時間分だけ遅くなってしまうという問題点がある。
（問題点を解決するための手段）
上述の問題点を解決するために本発明が提供するメモリ
装置は、ＤＲＡＭからなる複数のメモリブロックを持ち
、前記ＤＲＡＭのチップに供給しているチップアドレス
信号と共にメモリブロック選択用のブロックアドレス信
号を用いてデータ位置を定めるメモリ装置であって、全
てのメモリブロックに前記チップアドレス信号を供給す
るチップアドレス線と、全てのメモリブロックに動作要
求を行う動作要求線と、前記ブロックアドレス信号を入
力して対応するメモリブロックを選択し、その選択結果
を出力するブロック選択回路と、前記ブロック選択回路
に前記ブロックアドレス信号を供給するブロックアドレ
ス線と、前記ブロック選択回路により選択されたメモリ
ブロックに対してのみＷＥ傷信号出力し、それ以外のメ
モリブロックへの前記ＷＥ傷信号出力を抑止するＷＥ制
御回路と、前記ＷＥ傷信号前記ＷＥ制御回路へ供給する
ＷＥ信号線と、前記ブロック選択回路により選択された
メモリブロックの読み出しデータを出力し、それ以外の
メモリブロックの読み出しデータの出力を抑止するデー
タ制御回路とを備えることを特徴とする特 （実施例） 以下、本発明の一実施例について図面を参照して説明す
る。
装置は、ＤＲＡＭからなる複数のメモリブロックを持ち
、前記ＤＲＡＭのチップに供給しているチップアドレス
信号と共にメモリブロック選択用のブロックアドレス信
号を用いてデータ位置を定めるメモリ装置であって、全
てのメモリブロックに前記チップアドレス信号を供給す
るチップアドレス線と、全てのメモリブロックに動作要
求を行う動作要求線と、前記ブロックアドレス信号を入
力して対応するメモリブロックを選択し、その選択結果
を出力するブロック選択回路と、前記ブロック選択回路
に前記ブロックアドレス信号を供給するブロックアドレ
ス線と、前記ブロック選択回路により選択されたメモリ
ブロックに対してのみＷＥ傷信号出力し、それ以外のメ
モリブロックへの前記ＷＥ傷信号出力を抑止するＷＥ制
御回路と、前記ＷＥ傷信号前記ＷＥ制御回路へ供給する
ＷＥ信号線と、前記ブロック選択回路により選択された
メモリブロックの読み出しデータを出力し、それ以外の
メモリブロックの読み出しデータの出力を抑止するデー
タ制御回路とを備えることを特徴とする特 （実施例） 以下、本発明の一実施例について図面を参照して説明す
る。
第１図は本発明の一実施例のメモリ装置を示すブロック
図である。
図である。
図中、メモリブロック８−１及び８−２は書込データ線
１、チップアドレス線２及び動作要求線３に接続し、そ
れぞれから書き込みデータ、チップアドレス信号及び動
作要求を入力する。ブロック選択回路６は、ブロックア
ドレス線５から入力するブロックアドレス信号に対応す
るメモリブロック８−１又は８−２を選択し、この選択
結果をＷＥ制御回路７−１及び７−２へ出力する。ＷＥ
制御回路７−１は、メモリブロック８−１がブロック選
択回路６により選択されたときには、ＷＥ信号線４から
入力したＷＥ傷信号メモリブロック８−１へ出力し、非
選択のときには、前記ＷＥ傷信号抑止してメモリブロッ
ク８−１へは出力しなイ、ＷＥｆｌｉＩｌｆｎ回路７−
２も、ノー１：Ｊフ０ツク８−２に対してＷＥ制御回路
７−１と同様の動作を行う、ＷＥ＄１回路７ １ 又ハ
フ ２ カラＷ Ｅ 信号を入力したメモリブロック
８−１又は８−２は、チップアドレス線２から入力した
チップアドレス信号に対応するアドレスに、書込データ
線１から入力した書き込みデータを書き込む、また、メ
モリブロック８−１及び８−２から出力される読み出し
データは、それぞれデータ制御回路１１−１及び１１−
２へ入力され、ブロック選択回路６により選択されたメ
モリブロック８−１又は８−２の読み出しデータのみが
読出データ線９へ出力される。
１、チップアドレス線２及び動作要求線３に接続し、そ
れぞれから書き込みデータ、チップアドレス信号及び動
作要求を入力する。ブロック選択回路６は、ブロックア
ドレス線５から入力するブロックアドレス信号に対応す
るメモリブロック８−１又は８−２を選択し、この選択
結果をＷＥ制御回路７−１及び７−２へ出力する。ＷＥ
制御回路７−１は、メモリブロック８−１がブロック選
択回路６により選択されたときには、ＷＥ信号線４から
入力したＷＥ傷信号メモリブロック８−１へ出力し、非
選択のときには、前記ＷＥ傷信号抑止してメモリブロッ
ク８−１へは出力しなイ、ＷＥｆｌｉＩｌｆｎ回路７−
２も、ノー１：Ｊフ０ツク８−２に対してＷＥ制御回路
７−１と同様の動作を行う、ＷＥ＄１回路７ １ 又ハ
フ ２ カラＷ Ｅ 信号を入力したメモリブロック
８−１又は８−２は、チップアドレス線２から入力した
チップアドレス信号に対応するアドレスに、書込データ
線１から入力した書き込みデータを書き込む、また、メ
モリブロック８−１及び８−２から出力される読み出し
データは、それぞれデータ制御回路１１−１及び１１−
２へ入力され、ブロック選択回路６により選択されたメ
モリブロック８−１又は８−２の読み出しデータのみが
読出データ線９へ出力される。
次に本実施例におけるデータ読み出し時のタイミングを
説明する。
説明する。
第２図におけるタイミングａ、ｂ、ｃ、ｄは、それぞれ
第４図の従来例におけるタイミングａ。
第４図の従来例におけるタイミングａ。
ｂ、ｃ、ｄと等しい。
タイミングａでチップアドレス及びブロックアドレスが
確定する。確定したチップアドレスはチップアドレス信
号としてメモリブロック８−１及び８−２へ入力される
。このとき同時に、動作要求線３から動作要求を行うこ
とにより、メモリブロック８−１及び８−２は動作を開
始する。また、確定したブロックアドレスはブロックア
ドレス信号としてブロック選択回路６へ入力される。こ
れによりブロック選択回路６は動作を開始し、入力した
ブロックアドレス信号に対応するメモリブロック８−１
又は８−２を選択してその選択結果をタイミングｂで出
力する。このブロック選択回路６の出力によりＷ Ｅ
１ｌｔｌＪ御回路７−１及び７−２が動作し、メモリブ
ロック８−１及び８−２のうち選択された方にＷＥ傷信
号出力されて非選択となった方には出力されないことと
なる。ただし、読み出し動作時はＷＥ傷信号よる影響は
ない、メモリブロック８−１及び８−２は、チップアド
レス線２から入力したチップアドレス信号に対応したデ
ータを読み出して、それぞれデータ制御回路１１−１及
び１１−２へ出力する。データ制御回路１１−１及び１
１−２は、ブロック選択回路６により該当するメモリブ
ロックが選択となった場合のみ前記読み出しデータを読
出データ線９へ出力する。つまり、読出データ線９の情
報が確定するのはタイミングＣである。
確定する。確定したチップアドレスはチップアドレス信
号としてメモリブロック８−１及び８−２へ入力される
。このとき同時に、動作要求線３から動作要求を行うこ
とにより、メモリブロック８−１及び８−２は動作を開
始する。また、確定したブロックアドレスはブロックア
ドレス信号としてブロック選択回路６へ入力される。こ
れによりブロック選択回路６は動作を開始し、入力した
ブロックアドレス信号に対応するメモリブロック８−１
又は８−２を選択してその選択結果をタイミングｂで出
力する。このブロック選択回路６の出力によりＷ Ｅ
１ｌｔｌＪ御回路７−１及び７−２が動作し、メモリブ
ロック８−１及び８−２のうち選択された方にＷＥ傷信
号出力されて非選択となった方には出力されないことと
なる。ただし、読み出し動作時はＷＥ傷信号よる影響は
ない、メモリブロック８−１及び８−２は、チップアド
レス線２から入力したチップアドレス信号に対応したデ
ータを読み出して、それぞれデータ制御回路１１−１及
び１１−２へ出力する。データ制御回路１１−１及び１
１−２は、ブロック選択回路６により該当するメモリブ
ロックが選択となった場合のみ前記読み出しデータを読
出データ線９へ出力する。つまり、読出データ線９の情
報が確定するのはタイミングＣである。
メモリブロック８−１及び８−２おいて、動作が要求さ
れてから読み出しデータを出力するまでの時間は変わら
ないので、動作を要求するタイミングを早めた分だけ、
従来例より読み出しデータを出力するタイミングが早ま
っている。つまり、第２図と第４図において、タイミン
グａとｂとの差はタイミングＣとｄとの差に等しい。
れてから読み出しデータを出力するまでの時間は変わら
ないので、動作を要求するタイミングを早めた分だけ、
従来例より読み出しデータを出力するタイミングが早ま
っている。つまり、第２図と第４図において、タイミン
グａとｂとの差はタイミングＣとｄとの差に等しい。
なお、本実施例ではメモリブロックが２個の場合を示し
たが、２個以上の複数の場合についても同様である。
たが、２個以上の複数の場合についても同様である。
（発明の効果）
以上説明したように本発明は、ブロック選択回路の出力
を待たずに全メモリブロックに動作を要求して起動して
おき、ＷＥ傷信号ついては、ブロック選択回路の出力に
基づいて目的とするメモリブロックに対してのみ出力す
る。このＷＥ傷信号入力したメモリブロックのみが書込
データ線から入力したデータを書き込む。
を待たずに全メモリブロックに動作を要求して起動して
おき、ＷＥ傷信号ついては、ブロック選択回路の出力に
基づいて目的とするメモリブロックに対してのみ出力す
る。このＷＥ傷信号入力したメモリブロックのみが書込
データ線から入力したデータを書き込む。
また、データ制御回路は、同様にして起動された全メモ
リブロックのうち、ブロック選択回路の出力に基づいて
目的とするメモリブロックから出力された読み出しデー
タのみを読出データ線へ出力する。
リブロックのうち、ブロック選択回路の出力に基づいて
目的とするメモリブロックから出力された読み出しデー
タのみを読出データ線へ出力する。
上述のように本発明は、チップアドレス決定時に全メモ
リブロックを起動しておいた後で、目的とするメモリブ
ロックへのデータの書き込み及び読み出しを行う。
リブロックを起動しておいた後で、目的とするメモリブ
ロックへのデータの書き込み及び読み出しを行う。
従って、少ないハードウェアでメモリアクセスを高速化
できるという効果がある。
できるという効果がある。
第１図は本発明の一実施例のメモリ装置を示すブロック
図、第２図は第１図のメモリ装置におけるデータ読み出
し時のタイミング図、第３図は従来例のメモリ装置を示
すブロック図、第４図は第３図のメモリ装置におけるデ
ータ読み出し時のタイミング図である。 １・・・書込データ線、２・・・チップアドレス線、３
・・・動作要求線、４・・・ＷＥ信号線、５・・・ブロ
ックアドレス線、６・・・ブロック選択回路、７−１．
７−２・・・ＷＥ制御回路、８−１．８−２・・・メモ
リブロック、９・・・続出データ線、１０−１ 、１０
−２・・・タイミング制御回路、１１−１．１１−２・
・・データ制御回路。
図、第２図は第１図のメモリ装置におけるデータ読み出
し時のタイミング図、第３図は従来例のメモリ装置を示
すブロック図、第４図は第３図のメモリ装置におけるデ
ータ読み出し時のタイミング図である。 １・・・書込データ線、２・・・チップアドレス線、３
・・・動作要求線、４・・・ＷＥ信号線、５・・・ブロ
ックアドレス線、６・・・ブロック選択回路、７−１．
７−２・・・ＷＥ制御回路、８−１．８−２・・・メモ
リブロック、９・・・続出データ線、１０−１ 、１０
−２・・・タイミング制御回路、１１−１．１１−２・
・・データ制御回路。
Claims (1)
- 【特許請求の範囲】 ダイナミックランダムアクセスメモリからなる複数のメ
モリブロックを持ち、前記ダイナミックランダムアクセ
スメモリのチップに供給しているチップアドレス信号と
共にメモリブロック選択用のブロックアドレス信号を用
いてデータ位置を定めるメモリ装置であって、 全てのメモリブロックに前記チップアドレス信号を供給
するチップアドレス線と、 全てのメモリブロックに動作要求を行う動作要求線と、 前記ブロックアドレス信号を入力して対応するメモリブ
ロックを選択し、その選択結果を出力するブロック選択
回路と、 前記ブロック選択回路に前記ブロックアドレス信号を供
給するブロックアドレス線と、 前記ブロック選択回路により選択されたメモリブロック
に対してのみ書込可能信号を出力し、それ以外のメモリ
ブロックへの前記書込可能信号の出力を抑止するＷＥ制
御回路と、 前記書込可能信号を前記ＷＥ制御回路へ供給するＷＥ信
号線と、 前記ブロック選択回路により選択されたメモリブロック
の読み出しデータを出力し、それ以外のメモリブロック
の読み出しデータの出力を抑止するデータ制御回路とを
備えることを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132769A JPS63298796A (ja) | 1987-05-28 | 1987-05-28 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132769A JPS63298796A (ja) | 1987-05-28 | 1987-05-28 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298796A true JPS63298796A (ja) | 1988-12-06 |
Family
ID=15089125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62132769A Pending JPS63298796A (ja) | 1987-05-28 | 1987-05-28 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298796A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02294741A (ja) * | 1989-05-09 | 1990-12-05 | Ando Electric Co Ltd | エミュレーションメモリの制御回路 |
| JPH08273351A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| WO1999022382A1 (fr) * | 1997-10-24 | 1999-05-06 | Takashi Suzuki | Equipement electrique et electronique |
-
1987
- 1987-05-28 JP JP62132769A patent/JPS63298796A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02294741A (ja) * | 1989-05-09 | 1990-12-05 | Ando Electric Co Ltd | エミュレーションメモリの制御回路 |
| JPH08273351A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| WO1999022382A1 (fr) * | 1997-10-24 | 1999-05-06 | Takashi Suzuki | Equipement electrique et electronique |
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