JPH02294741A - エミュレーションメモリの制御回路 - Google Patents
エミュレーションメモリの制御回路Info
- Publication number
- JPH02294741A JPH02294741A JP1115293A JP11529389A JPH02294741A JP H02294741 A JPH02294741 A JP H02294741A JP 1115293 A JP1115293 A JP 1115293A JP 11529389 A JP11529389 A JP 11529389A JP H02294741 A JPH02294741 A JP H02294741A
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- JP
- Japan
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- memory
- signal
- write
- circuit
- mapping
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 105
- 238000013507 mapping Methods 0.000 claims abstract description 36
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 2
- 101000849579 Arabidopsis thaliana 30S ribosomal protein S13, chloroplastic Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
この発明は、試験器に搭載したマイクロプロセッサの内
容をデバッグスティションに置き換え、試験器のターゲ
ットプログラムを手直しするインサーキッ１〜エミュレ
ータ（以下、ＩＣＥという．）において、プログラムを
手直しするとき、試験器のメモリの代わりに使用するＩ
ｃＥのメモリに書き込みができるようにするものである
．（ｔｌ）従来技術と問題点 ＩＣＥの主なＲ ｆｆｕの一つとして、エミュレーシラ
ンメモリ（以下、単にメモリという．）機能がある．こ
の機能は、ＩＣＥ内にメモリをもち、，二のメモリが試
験器に存在するメモリであるかのように使用して、使用
者がプログラムをデバッグするものである． このメモリを任意のアドレスに設定することをマッピン
グといい、マッピングにより、メモリを使用することが
できる． 次に、第３図を参照して、従来技術によるメモリの書き
込み制御回路を説明する． 第３図の２はマッピング回路、５はメモリ、１１はアド
レスバス、１２はデータパス、ｌ３はライト信号である
． 第３図のメモリ５は５Ａ〜５Ｃの３個のメモリで楕成さ
れている． アドレスバス１ｌからのアドレス信号はマッピング回路
２の入力に接続されるとともに、メモリ５のアドレス人
力に接続される． マッピング回路２の出力からはチップセレク１へ信号（
以下、ＣＳ信号という．）がメモリ５の他の入力に接続
される． ライト信号Ｉ３はメモリ５のライト入力に接続され、デ
ータバス１２からのデータ信号はメモリ５のデータ入力
にそれぞれ接続される．第３図のメモリ５は、ＣＰＵの
アクセスができるメモリ空間の自由なアドレスに配置し
、ターゲッ！・システム上のメモリの一部として使用で
きるメモリである． 例えば、ターゲットプログラムをデバッグするとき、タ
ーゲットシステムが完成していなかったり、実装された
メモリがＲＯＭの場合、ＩＣＥ内のメモリ５の一つをタ
ーゲットシステムのメモリの一部として割り当て、ここ
にターゲッ１・プログラムをロードしてデバッグを進め
ることができる．マッピング回路２は、限られた容量の
メモリ５を容量の大きいＣＰＵのメモリ空間の適当なア
ドレスに配置するための回路である． 例えば、アドレスバス１ｌのアドレス信号をマッピング
回路２のマッピング用メモリに加え、マッピング回路２
の出力からＣＳ信号を出す．アドレスバス１１からのア
ドレス信号に応じて、メモリ割当エリアであれば、それ
に応じたＣＳ信号がマッピング回路から出され、メモリ
５がイネーブル状態になる． 次に、第３図のメモリ５に対する書き込み動作を説明す
る． Ｃ ｌ） Ｕがメモリ５に対してアクセスする一連の動
作の一つに、ＣＰＵがメモリ５に対して書き込むライ１
−サイクルがある．このライｊ・サイクルが発生すると
、アドレスバス１１からアドレス信号がマッピング回銘
２に加わり、マッピング回路２で指定されたアドレスに
対してマッピングされる。
容をデバッグスティションに置き換え、試験器のターゲ
ットプログラムを手直しするインサーキッ１〜エミュレ
ータ（以下、ＩＣＥという．）において、プログラムを
手直しするとき、試験器のメモリの代わりに使用するＩ
ｃＥのメモリに書き込みができるようにするものである
．（ｔｌ）従来技術と問題点 ＩＣＥの主なＲ ｆｆｕの一つとして、エミュレーシラ
ンメモリ（以下、単にメモリという．）機能がある．こ
の機能は、ＩＣＥ内にメモリをもち、，二のメモリが試
験器に存在するメモリであるかのように使用して、使用
者がプログラムをデバッグするものである． このメモリを任意のアドレスに設定することをマッピン
グといい、マッピングにより、メモリを使用することが
できる． 次に、第３図を参照して、従来技術によるメモリの書き
込み制御回路を説明する． 第３図の２はマッピング回路、５はメモリ、１１はアド
レスバス、１２はデータパス、ｌ３はライト信号である
． 第３図のメモリ５は５Ａ〜５Ｃの３個のメモリで楕成さ
れている． アドレスバス１ｌからのアドレス信号はマッピング回路
２の入力に接続されるとともに、メモリ５のアドレス人
力に接続される． マッピング回路２の出力からはチップセレク１へ信号（
以下、ＣＳ信号という．）がメモリ５の他の入力に接続
される． ライト信号Ｉ３はメモリ５のライト入力に接続され、デ
ータバス１２からのデータ信号はメモリ５のデータ入力
にそれぞれ接続される．第３図のメモリ５は、ＣＰＵの
アクセスができるメモリ空間の自由なアドレスに配置し
、ターゲッ！・システム上のメモリの一部として使用で
きるメモリである． 例えば、ターゲットプログラムをデバッグするとき、タ
ーゲットシステムが完成していなかったり、実装された
メモリがＲＯＭの場合、ＩＣＥ内のメモリ５の一つをタ
ーゲットシステムのメモリの一部として割り当て、ここ
にターゲッ１・プログラムをロードしてデバッグを進め
ることができる．マッピング回路２は、限られた容量の
メモリ５を容量の大きいＣＰＵのメモリ空間の適当なア
ドレスに配置するための回路である． 例えば、アドレスバス１ｌのアドレス信号をマッピング
回路２のマッピング用メモリに加え、マッピング回路２
の出力からＣＳ信号を出す．アドレスバス１１からのア
ドレス信号に応じて、メモリ割当エリアであれば、それ
に応じたＣＳ信号がマッピング回路から出され、メモリ
５がイネーブル状態になる． 次に、第３図のメモリ５に対する書き込み動作を説明す
る． Ｃ ｌ） Ｕがメモリ５に対してアクセスする一連の動
作の一つに、ＣＰＵがメモリ５に対して書き込むライ１
−サイクルがある．このライｊ・サイクルが発生すると
、アドレスバス１１からアドレス信号がマッピング回銘
２に加わり、マッピング回路２で指定されたアドレスに
対してマッピングされる。
マッピング回路２は、メモリ５のうち選択された一つの
メモリに対してだけＣＳ信号を出す．ライト信号ｌ３は
、メモリ５のすべてに共通に接続されているが、メモリ
５はＣＳ信号とライト信号１３が両方とも加わらない限
り、書き込みをしない． したがって、メモリ５のうち、選択されたメモリだけに
データ信号が書き込まれ、それ以外のＣＳ信号が加わら
ないメモリ５にはデータ信号が書き込まれない． 次に、第３図のライトサイクルのタイミングチャートを
第４図に示す． 第４図アはアドレスバス１１のアドレス信号の波形図で
あり、第４図イはマッピング回路２の出力であるＣＳ信
号の波形図である． 第４図ウはライト信号１３の波形図、第４図工はデータ
信号の波形図である． 第３図のメモリ５への書き込みは、第４図ウのライトザ
イクルが発生してから、メモリ５を選択して書き込み、
メモリ５への第４図アのアドレスが確定してから、第４
図イのＣＳ信号が入るまでのマッピング時間Ｔがマッピ
ング回路２で影響を受ける． マッピング回路２が複雑な場合はマッピング時間が非常
に長くなり、ライトサイクルの時間は合計約１． ３
０ ｎ ｓになる． ＣＰＵが高速で動作している場合には、ライトサイクル
の時間が短かくなるため、マッピング時間が長いと、メ
モリ５がチップセレクトされてからデータを書き込む時
間が十分でないことがある．これに対しては、メモリ５
に高速のメモリを使用するか、またはＣＰＬＩの周波数
を遅くして動作させなければならないという問題がある
，（Ｃ）発明の目的 この発明は、マッピング回路からのＣＳ信号をメモリの
ＣＳ信号ではなく、ライト信号のイネーブル信号にし、
メモリへのＣＳ信号は共通とし、メモリへのマッピング
時間を短くし、メモリに低速のものを使用しても高速動
作ができるようにすることを目的とする． （ｄ）発明の実施例 次に、この発明による実施例の構成図を第１図に示す． 第１図の１はメモリ制御回路、３はライトパルス生成回
路、４はゲート、１４はライトイネーブル信号（以下，
ＥＮ信号という．）であり、その池の部分は第３図と同
じである． 第１図のゲ−１−４？ｌＡ 〜４Ｃの３ｒｇｉのゲー＋
−で梧成されている． アドレスバス１１のアドレス信号はマッピング回路２の
入力に接続されるとともに，メモリ５のアドレス入力に
接続される． さらに、メモリ５の他の入力には、共通のＣＳ１３号と
してメモリ制御回路１の出力が接続される．ゲート４の
入力には、マッピング回路２の出力がＥＮ信号１４とし
て接続されるとともに２ライトパルス生成回路３の出力
が接続される．ゲーｌ〜４の出力はライト信号としてメ
モリ５のデータ入力に接続される． 第１図のメモリ制御回路１はメモリ５のＣＳ端子を制御
する回路である． 従来回路では、ＣＰＵからアクセスされるアドレス４７
７ １５によってアクセスするメモリを選び、そのメモ
リだけＣＳ端子をアサ−１・する．しかし、その場合Ｃ
ＰＵがメモリアクセスした後、マッピング回路２で判定
し、その後ＣＳ信号がアサ−１・され、さらにメモリの
アクセスタイム分が経過してから初めてメモリアクセス
動作が完了することになり、高速な動作ができない．そ
こで、第１図ではメモリ制御回路１からのＣＳ信号念常
時アサートしておき、メモリ５のアクセスタイム分の遅
れを極力小さくするようにしている． それを実現するために、メモリ制御回路１は、メモリ５
が動作できるモードでは常にＣＳ端子をアサー卜したま
まにしておく回路である．ライトパルス生成回路３は、
ライト信号ｌ５を生成する回路である． メモリ５のＣＳ端子はアサ−１− Ｌたままにしており
、メモリ５の中から選択されたメモリに対してだけライ
ト信号ｌ３を加えることにより、複数のメモリを同時に
アクセスしてしまうことを訪いでいる． この場合、マッピング回路２でメモリ５を選択した後、
マッピング情報によってライト信号１３をマスクずる必
要がある． ＣＰＵからのライト信号１３を直接使用すると、マッピ
ング情報が確定する前にライト信号１３がアサ−１〜し
てしまうことがあり、誤動作するおそれがある． そこで、マッピング情報が確定してからアサー１〜する
ように、ライト信号１３を生成する必要があり、これを
ライトパルス生成回路３が実現する．次に、第１図のメ
モリ５の書き込み動作を説明する． メモリ５が動作できる状ｒεになると、メモリ制御回路
１の出力がアクティブとなり、メモリ５がずべてセレク
Ｉ・される． 次に、ＣＰＵによりライトサイクルが実行されると、マ
ッピング回路２は、指定されたアドレスに対してマッピ
ングされているメモリ５のＥＮ信号１４のどれか１つを
出す． ライトパルス生成回路３は、ライトパルス信号１５を出
す。
メモリに対してだけＣＳ信号を出す．ライト信号ｌ３は
、メモリ５のすべてに共通に接続されているが、メモリ
５はＣＳ信号とライト信号１３が両方とも加わらない限
り、書き込みをしない． したがって、メモリ５のうち、選択されたメモリだけに
データ信号が書き込まれ、それ以外のＣＳ信号が加わら
ないメモリ５にはデータ信号が書き込まれない． 次に、第３図のライトサイクルのタイミングチャートを
第４図に示す． 第４図アはアドレスバス１１のアドレス信号の波形図で
あり、第４図イはマッピング回路２の出力であるＣＳ信
号の波形図である． 第４図ウはライト信号１３の波形図、第４図工はデータ
信号の波形図である． 第３図のメモリ５への書き込みは、第４図ウのライトザ
イクルが発生してから、メモリ５を選択して書き込み、
メモリ５への第４図アのアドレスが確定してから、第４
図イのＣＳ信号が入るまでのマッピング時間Ｔがマッピ
ング回路２で影響を受ける． マッピング回路２が複雑な場合はマッピング時間が非常
に長くなり、ライトサイクルの時間は合計約１． ３
０ ｎ ｓになる． ＣＰＵが高速で動作している場合には、ライトサイクル
の時間が短かくなるため、マッピング時間が長いと、メ
モリ５がチップセレクトされてからデータを書き込む時
間が十分でないことがある．これに対しては、メモリ５
に高速のメモリを使用するか、またはＣＰＬＩの周波数
を遅くして動作させなければならないという問題がある
，（Ｃ）発明の目的 この発明は、マッピング回路からのＣＳ信号をメモリの
ＣＳ信号ではなく、ライト信号のイネーブル信号にし、
メモリへのＣＳ信号は共通とし、メモリへのマッピング
時間を短くし、メモリに低速のものを使用しても高速動
作ができるようにすることを目的とする． （ｄ）発明の実施例 次に、この発明による実施例の構成図を第１図に示す． 第１図の１はメモリ制御回路、３はライトパルス生成回
路、４はゲート、１４はライトイネーブル信号（以下，
ＥＮ信号という．）であり、その池の部分は第３図と同
じである． 第１図のゲ−１−４？ｌＡ 〜４Ｃの３ｒｇｉのゲー＋
−で梧成されている． アドレスバス１１のアドレス信号はマッピング回路２の
入力に接続されるとともに，メモリ５のアドレス入力に
接続される． さらに、メモリ５の他の入力には、共通のＣＳ１３号と
してメモリ制御回路１の出力が接続される．ゲート４の
入力には、マッピング回路２の出力がＥＮ信号１４とし
て接続されるとともに２ライトパルス生成回路３の出力
が接続される．ゲーｌ〜４の出力はライト信号としてメ
モリ５のデータ入力に接続される． 第１図のメモリ制御回路１はメモリ５のＣＳ端子を制御
する回路である． 従来回路では、ＣＰＵからアクセスされるアドレス４７
７ １５によってアクセスするメモリを選び、そのメモ
リだけＣＳ端子をアサ−１・する．しかし、その場合Ｃ
ＰＵがメモリアクセスした後、マッピング回路２で判定
し、その後ＣＳ信号がアサ−１・され、さらにメモリの
アクセスタイム分が経過してから初めてメモリアクセス
動作が完了することになり、高速な動作ができない．そ
こで、第１図ではメモリ制御回路１からのＣＳ信号念常
時アサートしておき、メモリ５のアクセスタイム分の遅
れを極力小さくするようにしている． それを実現するために、メモリ制御回路１は、メモリ５
が動作できるモードでは常にＣＳ端子をアサー卜したま
まにしておく回路である．ライトパルス生成回路３は、
ライト信号ｌ５を生成する回路である． メモリ５のＣＳ端子はアサ−１− Ｌたままにしており
、メモリ５の中から選択されたメモリに対してだけライ
ト信号ｌ３を加えることにより、複数のメモリを同時に
アクセスしてしまうことを訪いでいる． この場合、マッピング回路２でメモリ５を選択した後、
マッピング情報によってライト信号１３をマスクずる必
要がある． ＣＰＵからのライト信号１３を直接使用すると、マッピ
ング情報が確定する前にライト信号１３がアサ−１〜し
てしまうことがあり、誤動作するおそれがある． そこで、マッピング情報が確定してからアサー１〜する
ように、ライト信号１３を生成する必要があり、これを
ライトパルス生成回路３が実現する．次に、第１図のメ
モリ５の書き込み動作を説明する． メモリ５が動作できる状ｒεになると、メモリ制御回路
１の出力がアクティブとなり、メモリ５がずべてセレク
Ｉ・される． 次に、ＣＰＵによりライトサイクルが実行されると、マ
ッピング回路２は、指定されたアドレスに対してマッピ
ングされているメモリ５のＥＮ信号１４のどれか１つを
出す． ライトパルス生成回路３は、ライトパルス信号１５を出
す。
ゲー１〜４はＥＮ信号１４が有効の場合にはライ］〜信
号１５のどれか１つをライトパルス生成回路３の出力に
応じて出し、ＥＮ信号１４が無効のときは、ライト信号
１５をマスクする． これにより、対象とするメモリ５に対してだけライト信
号１３が入り、メモリ５へ書き込みされる． 対象外のメモリ５には、ライト信号１５が入らないため
、書き込みされない． 次に、ライトサイクルのタイミングチャー１・を第２図
に示す． 第２図アはアドレスバス１１のアドレス信号の波形図で
あり、第２図イはメモリ制御回路１の出力であるＣＳ信
号の波形図である． 第２図ウはゲート４の入力に加えるＥＮ信号１４の波形
図であり、第２図工はゲート４の出力のライト信号１３
の波形図である． 第２図才はメモリ５のデータ信号の波形図である． バスサイクル開始後、Ｃ Ｉ） Ｕの端子からアドレス
バス等の信号が出るまでのディレイタイムが約３０ｎｓ
である． これらの信号より、マッピング回路２でＥ Ｎ ｔｚ号
ｌ４が作成されるまでの時間が約５０ｎｓである． 同時にライトパルス生成回路３で生成されたライ１へ信
号１５がＥＮ信号とゲートされ、ライト信号としてメモ
リ５に供給される． メモリ５が必要とずるライｌ・信号１５のパルス幅は約
２ ０ ｎ ｓなので、合計約１１０ｎｓ″ｃ１回のラ
イトサイクルが完了し、Ｕ（来の１３０口Ｓと比べると
約２０％の高速化される． 第３図のメモリ５に対するライトサイクルでは、あらか
じめすべてのメモリ５が選択されているので、従来のＩ
ｇ！Ｊ路に比べて、メモリ５のアクセスタイムに余裕が
できる． このため、ＣＰＵの動作が高速になっても、従来の回路
に比べて対応が容易である． （ｅ）発明の効果 この発明によれば、メモリのマッピング時間が短縮され
るため、ライトサイクルに対するＣＳ信号の時間が充分
とれることになり、メモリが低速のもので６使用するこ
とができる． また、従来と同じアクセスタイムのメモリを使った場合
は、より高速のＣＰＵに対応することができる．
号１５のどれか１つをライトパルス生成回路３の出力に
応じて出し、ＥＮ信号１４が無効のときは、ライト信号
１５をマスクする． これにより、対象とするメモリ５に対してだけライト信
号１３が入り、メモリ５へ書き込みされる． 対象外のメモリ５には、ライト信号１５が入らないため
、書き込みされない． 次に、ライトサイクルのタイミングチャー１・を第２図
に示す． 第２図アはアドレスバス１１のアドレス信号の波形図で
あり、第２図イはメモリ制御回路１の出力であるＣＳ信
号の波形図である． 第２図ウはゲート４の入力に加えるＥＮ信号１４の波形
図であり、第２図工はゲート４の出力のライト信号１３
の波形図である． 第２図才はメモリ５のデータ信号の波形図である． バスサイクル開始後、Ｃ Ｉ） Ｕの端子からアドレス
バス等の信号が出るまでのディレイタイムが約３０ｎｓ
である． これらの信号より、マッピング回路２でＥ Ｎ ｔｚ号
ｌ４が作成されるまでの時間が約５０ｎｓである． 同時にライトパルス生成回路３で生成されたライ１へ信
号１５がＥＮ信号とゲートされ、ライト信号としてメモ
リ５に供給される． メモリ５が必要とずるライｌ・信号１５のパルス幅は約
２ ０ ｎ ｓなので、合計約１１０ｎｓ″ｃ１回のラ
イトサイクルが完了し、Ｕ（来の１３０口Ｓと比べると
約２０％の高速化される． 第３図のメモリ５に対するライトサイクルでは、あらか
じめすべてのメモリ５が選択されているので、従来のＩ
ｇ！Ｊ路に比べて、メモリ５のアクセスタイムに余裕が
できる． このため、ＣＰＵの動作が高速になっても、従来の回路
に比べて対応が容易である． （ｅ）発明の効果 この発明によれば、メモリのマッピング時間が短縮され
るため、ライトサイクルに対するＣＳ信号の時間が充分
とれることになり、メモリが低速のもので６使用するこ
とができる． また、従来と同じアクセスタイムのメモリを使った場合
は、より高速のＣＰＵに対応することができる．
第１図はこの発明による実施例の構成図、第２図は第１
図のタイミングチャート、第３図は従来技術の招成図、
第４図は第３図のタイミングチャートである． １・・・・・・メモリ制御回路、２・・・・・・マッピ
ング回路、３・・・・・・ライトパルス生成回路、４・
・・・・・ゲート、５・・・・・・メモリ、ｌ１・・・
・・・アドレスバス、１２・・・・・・データパス、１
３・・・・・・ライト信号、１４・・・・・・ＥＮ信号
． 代理人 弁理士 小 俣 欽 司 第 図 第 図 第 図 第 図 開始 開始
図のタイミングチャート、第３図は従来技術の招成図、
第４図は第３図のタイミングチャートである． １・・・・・・メモリ制御回路、２・・・・・・マッピ
ング回路、３・・・・・・ライトパルス生成回路、４・
・・・・・ゲート、５・・・・・・メモリ、ｌ１・・・
・・・アドレスバス、１２・・・・・・データパス、１
３・・・・・・ライト信号、１４・・・・・・ＥＮ信号
． 代理人 弁理士 小 俣 欽 司 第 図 第 図 第 図 第 図 開始 開始
Claims (1)
- 【特許請求の範囲】 １、複数のエミュレーションメモリにチップセレクト信
号を供給するメモリ制御回路と、 アドレスバスのアドレス信号を入力とし、 ライトイネーブル信号を出すマッピング回路と、 前記エミュレーションメモリのライト信号を生成するラ
イトパルス生成回路と、 前記ライトイネーブル信号と前記ライト信号を入力とし
、出力を前記エミュレーションメモリに加えるゲートと
を備えることを特徴とするエミュレーションメモリの制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115293A JPH02294741A (ja) | 1989-05-09 | 1989-05-09 | エミュレーションメモリの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115293A JPH02294741A (ja) | 1989-05-09 | 1989-05-09 | エミュレーションメモリの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294741A true JPH02294741A (ja) | 1990-12-05 |
Family
ID=14659070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1115293A Pending JPH02294741A (ja) | 1989-05-09 | 1989-05-09 | エミュレーションメモリの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294741A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298796A (ja) * | 1987-05-28 | 1988-12-06 | Nec Corp | メモリ装置 |
| JPS6484341A (en) * | 1987-09-28 | 1989-03-29 | Anritsu Corp | In-circuit emulator |
-
1989
- 1989-05-09 JP JP1115293A patent/JPH02294741A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298796A (ja) * | 1987-05-28 | 1988-12-06 | Nec Corp | メモリ装置 |
| JPS6484341A (en) * | 1987-09-28 | 1989-03-29 | Anritsu Corp | In-circuit emulator |
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