JPH0766284B2 - プログラマブルロジツクコントロ−ラ - Google Patents
プログラマブルロジツクコントロ−ラInfo
- Publication number
- JPH0766284B2 JPH0766284B2 JP59151235A JP15123584A JPH0766284B2 JP H0766284 B2 JPH0766284 B2 JP H0766284B2 JP 59151235 A JP59151235 A JP 59151235A JP 15123584 A JP15123584 A JP 15123584A JP H0766284 B2 JPH0766284 B2 JP H0766284B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- programmable logic
- address
- image memory
- logic controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はシーケンサの１態様である。プログラマブルロ
ジツクコントローラ（以下PLCと略す）に係り、特に複
数台のPLCから構成される場合に、PI/Oイメージメモリ
の読み出し書き替えを行う装置に関する。
ジツクコントローラ（以下PLCと略す）に係り、特に複
数台のPLCから構成される場合に、PI/Oイメージメモリ
の読み出し書き替えを行う装置に関する。
PLCに於ては、PI/O（プロセス入出力装置）の各入出力
１組（各点）が、それぞれの制御対象に対応しており、
各１点がデジタル信号により制御されている。このデジ
タル信号を記憶するPI/Oイメージメモリに於ては、１点
が１ビツト１アドレスの情報として扱われる。すなわ
ち、このPI/Oイメージメモリの内容を制御演算装置がア
クセスする場合、１回のアクセスでPI/O1点分の読出、
又は書替を行うのみという特徴がある。このためアクセ
スの高速化が難しくなるが、本発明は応答速度の早いPL
C提供を目的としている。
１組（各点）が、それぞれの制御対象に対応しており、
各１点がデジタル信号により制御されている。このデジ
タル信号を記憶するPI/Oイメージメモリに於ては、１点
が１ビツト１アドレスの情報として扱われる。すなわ
ち、このPI/Oイメージメモリの内容を制御演算装置がア
クセスする場合、１回のアクセスでPI/O1点分の読出、
又は書替を行うのみという特徴がある。このためアクセ
スの高速化が難しくなるが、本発明は応答速度の早いPL
C提供を目的としている。
加工設備を複数台のPLCにより制御する場合を第１図
に、当該PLCの内部構成を第２図に示す。
に、当該PLCの内部構成を第２図に示す。
ここで実際の情報の流れを例にして説明する。加工設備
＃０のスイツチの情報はPL＃０内の加工設備駆動回路３
を経由してPLC内に取り込まれ、PI/Oイメージメモリ５
の入力領域に格納される。制御演算装置１は主記憶装置
２内のプログラムにより、入力されたスイツチ情報を演
算し、内部レジスタとして再度PI/Oイメージメモリ内ワ
ークエリアに格納する。この内部レジスタの情報は、例
えば内部レジスタアドレス＋データのフォーマットにPL
C通信制御装置７内のコントローラ70が変換し、回線11
に送出され、隣接するPLC＃１にて受信され、PLC＃１は
指定されたアドレスデータを格納する。PLC＃１は、こ
の受信データを自分のPI/Oイメージメモリの内部レジス
タ領域に格納し、演算後PI/Oイメージメモリの出力領域
に一旦格納し、この出力領域から加工設備駆動回路３を
介して、加工設備のリレーをON,OFFさせる。このように
複数台のPLCが有機的にかつ効率よく結合されて動作す
る為には、上記一連の動作に高速応答性が要求され、10
0msec以下という場合も珍しくない。
＃０のスイツチの情報はPL＃０内の加工設備駆動回路３
を経由してPLC内に取り込まれ、PI/Oイメージメモリ５
の入力領域に格納される。制御演算装置１は主記憶装置
２内のプログラムにより、入力されたスイツチ情報を演
算し、内部レジスタとして再度PI/Oイメージメモリ内ワ
ークエリアに格納する。この内部レジスタの情報は、例
えば内部レジスタアドレス＋データのフォーマットにPL
C通信制御装置７内のコントローラ70が変換し、回線11
に送出され、隣接するPLC＃１にて受信され、PLC＃１は
指定されたアドレスデータを格納する。PLC＃１は、こ
の受信データを自分のPI/Oイメージメモリの内部レジス
タ領域に格納し、演算後PI/Oイメージメモリの出力領域
に一旦格納し、この出力領域から加工設備駆動回路３を
介して、加工設備のリレーをON,OFFさせる。このように
複数台のPLCが有機的にかつ効率よく結合されて動作す
る為には、上記一連の動作に高速応答性が要求され、10
0msec以下という場合も珍しくない。
この様な場合には、PLC＃０のPI/Oイメージメモリの情
報を読み出し、PLC間通信制御装置を介してPLC＃１のPI
/Oイメージメモリに書き込まれるまでの許容時間は、15
〜20msecとなる。
報を読み出し、PLC間通信制御装置を介してPLC＃１のPI
/Oイメージメモリに書き込まれるまでの許容時間は、15
〜20msecとなる。
以上のように、PLC間で転送される情報が多くなると、
回線11上の転送速度及びPI/Oイメージメモリへのアクセ
スに高速性が要求される。しかし、PI/Oイメージメモリ
へのアクセスには、１ビツト単位で行つていたのでは高
速化が図れない。他方、PLC間通信制御装置７が、ダイ
レクトメモリアクセス方式（以下、DMA方式と略す）に
よりPI/Oイメージメモリ５をアクセスするとしても高速
化には限定があり、DMAにより制御演算装置１のバスを
使用することで、制御演算装置１の処理速度を低下させ
ることも、高速化の障害となつていた。
回線11上の転送速度及びPI/Oイメージメモリへのアクセ
スに高速性が要求される。しかし、PI/Oイメージメモリ
へのアクセスには、１ビツト単位で行つていたのでは高
速化が図れない。他方、PLC間通信制御装置７が、ダイ
レクトメモリアクセス方式（以下、DMA方式と略す）に
よりPI/Oイメージメモリ５をアクセスするとしても高速
化には限定があり、DMAにより制御演算装置１のバスを
使用することで、制御演算装置１の処理速度を低下させ
ることも、高速化の障害となつていた。
本発明の目的は、PI/Oイメージメモリの内容を高速に読
み書きすることにより、複数台のPLC間に渡つた演算応
答速度の早いPLCを提供することにある。
み書きすることにより、複数台のPLC間に渡つた演算応
答速度の早いPLCを提供することにある。
本発明は、データ交換用情報はPI/Oイメージメモリ内に
連続アドレスとして設定可能であることに着目し、アク
セスしたい先頭番地を設定することによりPI/Oイメージ
メモリとPLC間通信制御装置が同期をとり、連続に所定
のビツト情報数を読み書きすることに特徴を有する。
連続アドレスとして設定可能であることに着目し、アク
セスしたい先頭番地を設定することによりPI/Oイメージ
メモリとPLC間通信制御装置が同期をとり、連続に所定
のビツト情報数を読み書きすることに特徴を有する。
この結果として、相関を持つた複数台のPLCによつて制
御され、全体が一つのまとまつた機能を持つた装置にお
いて、自分自信のPLCとしての演算実行時間に与える影
響を少なくし、かつ接続された他のPLCと高速にPI/Oデ
ータの交換を行うことが可能となる。
御され、全体が一つのまとまつた機能を持つた装置にお
いて、自分自信のPLCとしての演算実行時間に与える影
響を少なくし、かつ接続された他のPLCと高速にPI/Oデ
ータの交換を行うことが可能となる。
以下本発明の実施例を図面に従つて説明する。
第３図は、本発明のPI/Oイメージメモリ装置の一実施例
を示す構成図であり、第４図はPLC間通信制御装置側の
実施例を示す構成図である。第５図は本実施例における
信号のタイムチヤートである。
を示す構成図であり、第４図はPLC間通信制御装置側の
実施例を示す構成図である。第５図は本実施例における
信号のタイムチヤートである。
PI/Oイメージメモリ５は、加工設備のON,OFF情報、演算
するための一次記憶の内部レジスタ情報、およびPLC間
接続しているときの他のPLCへ伝達される情報、他のPLC
から伝達される情報を記憶するメモリアレイ61を中心と
して、PLC間通信制御装置７から、例えば16ビット連続
にアクセスするための回路と、PLC全体の制御演算を行
う制御演算装置１からアクセスする為の回路及び、これ
ら２系統の同期化セレクタ回路より成っている。
するための一次記憶の内部レジスタ情報、およびPLC間
接続しているときの他のPLCへ伝達される情報、他のPLC
から伝達される情報を記憶するメモリアレイ61を中心と
して、PLC間通信制御装置７から、例えば16ビット連続
にアクセスするための回路と、PLC全体の制御演算を行
う制御演算装置１からアクセスする為の回路及び、これ
ら２系統の同期化セレクタ回路より成っている。
メモリアレイ61の上記情報毎のアドレスはPLCが適用さ
れる設備毎に予めて決めておくものとする。また、メモ
リアレイ61はすべての設備の入出力情報を持っている必
要はなく、１台のPLCが制御する設備の入出力情報と、
関連するPLCとの必要な伝達情報のみを持っていればよ
い。制御演算装置１からアクセスする場合、アドレスバ
ス９、ステータスバス８、及びデータバス10から構成さ
れるシステムバスのうち、アドレスバス９とステータス
バス８をデコードするアクセス同期化回路56よりの出力
によつてメモリアレイ61に対するアドレス及びデータ入
力などのセレクタ58,59,60は、制御演算装置側入力を選
択し、メモリアレイ61に対するアクセスが行われる。
れる設備毎に予めて決めておくものとする。また、メモ
リアレイ61はすべての設備の入出力情報を持っている必
要はなく、１台のPLCが制御する設備の入出力情報と、
関連するPLCとの必要な伝達情報のみを持っていればよ
い。制御演算装置１からアクセスする場合、アドレスバ
ス９、ステータスバス８、及びデータバス10から構成さ
れるシステムバスのうち、アドレスバス９とステータス
バス８をデコードするアクセス同期化回路56よりの出力
によつてメモリアレイ61に対するアドレス及びデータ入
力などのセレクタ58,59,60は、制御演算装置側入力を選
択し、メモリアレイ61に対するアクセスが行われる。
次にPLC間通信制御装置７からアクセスする場合には、P
LC間通信制御装置７内のコントローラ70は、通信回線11
との応答によりPI/Oイメージメモリ５の情報をアクセス
する時になるとインタフエース回路71を通してデコード
回路50をアクセスするために、PLC通信制御装置７内の
コントローラ70により、アドレスバス９とステータスバ
ス８を、第６図に示すデータを転送するためのデータバ
ス10を転送の間占有するDMA方式にてPI/Oイメージメモ
リ内アドレスレジスタ54にアクセスしたい情報の先頭番
号を書き込む。この時、メモリアレイ61は１ビツト巾×
8192アドレスとするとメモリアレイ61に対するアドレス
巾は13ビツトとなる。連続にアクセスするビツト数を16
ビツトとすると、DMA方式にてアドレスレジスタ54にセ
ツトされるデータは下４ビツトは０とし、上位９ビツト
をセツトし、さらにデータバス最上位ビツトにて、メモ
リアレイ61に対する読み出し又は書き替えの指定に割当
て、このデータの方向指定はフアンクシヨンフリツプフ
ロツプ53に設定される。上記設定データフオーマツトを
第６図に示す。この例では、アドレスレジスタ54にセッ
トされるビット数を９ビット、下４ビットは０とした
が、これらのビット数は変更してもよい。アドレスレジ
スタ54への先頭番地のセットは、アドレスバス９とステ
ータスバス８からPLC間のアクセス信号68により行われ
る。また、上記アクセス信号68は、連続データアクセス
のスタート信号（LINKSTART−Ｐ）の機能を持たせてい
る。内部同期タイミング発生回路57の出力であるLINK T
IMING信号64の立上りエツジにより、16ビツト連続アク
セス中を示すLINK STSのフリツプフロツプ52がセツトさ
れ、LINK TIMING信号64との論理積によりPLC間通信制御
装置７内シフトレジスタ73に対する同期信号LINK CLK−
N65が出力される。
LC間通信制御装置７内のコントローラ70は、通信回線11
との応答によりPI/Oイメージメモリ５の情報をアクセス
する時になるとインタフエース回路71を通してデコード
回路50をアクセスするために、PLC通信制御装置７内の
コントローラ70により、アドレスバス９とステータスバ
ス８を、第６図に示すデータを転送するためのデータバ
ス10を転送の間占有するDMA方式にてPI/Oイメージメモ
リ内アドレスレジスタ54にアクセスしたい情報の先頭番
号を書き込む。この時、メモリアレイ61は１ビツト巾×
8192アドレスとするとメモリアレイ61に対するアドレス
巾は13ビツトとなる。連続にアクセスするビツト数を16
ビツトとすると、DMA方式にてアドレスレジスタ54にセ
ツトされるデータは下４ビツトは０とし、上位９ビツト
をセツトし、さらにデータバス最上位ビツトにて、メモ
リアレイ61に対する読み出し又は書き替えの指定に割当
て、このデータの方向指定はフアンクシヨンフリツプフ
ロツプ53に設定される。上記設定データフオーマツトを
第６図に示す。この例では、アドレスレジスタ54にセッ
トされるビット数を９ビット、下４ビットは０とした
が、これらのビット数は変更してもよい。アドレスレジ
スタ54への先頭番地のセットは、アドレスバス９とステ
ータスバス８からPLC間のアクセス信号68により行われ
る。また、上記アクセス信号68は、連続データアクセス
のスタート信号（LINKSTART−Ｐ）の機能を持たせてい
る。内部同期タイミング発生回路57の出力であるLINK T
IMING信号64の立上りエツジにより、16ビツト連続アク
セス中を示すLINK STSのフリツプフロツプ52がセツトさ
れ、LINK TIMING信号64との論理積によりPLC間通信制御
装置７内シフトレジスタ73に対する同期信号LINK CLK−
N65が出力される。
まずメモリアレイ61に対し読み出しの場合を説明する。
アドレスレジスタ54へセットされた９ビットを上位アド
レスとし、アドレスカウンタ55の出力４ビットを下位ア
ドレスとした合計13ビットのデータがアドレスセレクタ
60のＡ入力へ、システムバスのアドレスバスがＢ入力さ
れている。アドレスセレクタ60の選択入力S2へLINK CL
K−N65の極性が逆になった信号が入力されており、LINK
CLK−N65がHighレベルの時にアドレスセレクタ60は、
アドレスレジスタ54へセットされた９ビットを上位アド
レスとし、アドレスカウンタ55の出力４ビットを下位ア
ドレスとした合計13ビットのデータを選択してメモリア
レイ61に対するアドレスMEM ADD−P63を出力する。メ
モリアレイ61はこのMEM ADD−P63に対応したデータを
出力する。またLINK CLK−N65信号がアドレスカウンタ
55のカウントアップ入力へ入力されており、LINK CLK
−N65の立ち上がり変化時点でアドレスカウンタ55は＋
１カウントアップする。LINK CLK−N65がLowレベルの
時には、アドレスセレクタ60はシステムバスのアドレス
バスであるＢ入力を出力する。以上の信号の動作を第５
図に示す。第５図においては、カウンタ55の内容を16進
数にてMEM ADDの欄に記入している。この様にMEM ADD
−P63をLINK CLK−N65により、アドレスカウンタ55か
らのアドレスと、システムバスのアドレスバスを交互に
時分割で使用することで、PLC間通信制御装置７への16
ビット連続データ読み書きの間においても、制御演算装
置１からは、システムバスを使ってLINK CLK−N65がLo
wレベルの時間を使いメモリアレイ61をアクセスするこ
とが可能である。この効果は、メモリアレイのデータア
クセス時間が、演算装置からのシステムバスを使ったア
クセス時間や、PLC間通信制御装置とのアクセスに要す
る時間よりも高速であることを利用している。つまり、
演算装置からの書き込みアクセスの場合、メモリアレイ
に書き込み終了したあとでもシステムバスは確実な転送
のために転送データのホールド時間が必要となるが、こ
の時間はメモリアレイにとっては不必要な時間であり、
この時間を、PLC間通信制御装置とのアクセスに割り振
ることで実現している。メモリアレイ61から読み出され
たデータは一旦データラツチ62にラツチされ、RDATA−P
67としてPLC間通信制御装置７内シフトレジスタ73のシ
リアル入力に与えられる。シフトレジスタ73は16ビツト
から成り、LINK CLK−N65により読み出されたデータRDA
TA−P67を連続に取り込む。最後の16ビツト目アクセス
時には、カウンタ55は内容が４ビツト全て１であること
を検出し終了信号END−N81を出力し、LINK STSフリツプ
フロツプ52の入力であるフリツプフロツプ51をクリアす
る。LINK STSフリツプフロツプ52は連続16ビツト目の終
了時にLINK TIMING64によりクリアされる。フリツプフ
ロツプ52がクリアされると、出力信号82（LINK STS−
Ｐ）はカウンタ55にクリアし、次のアクセスに対し備え
るようになる。PLC間通信制御装置７内においては、読
み出し完了したシフトレジスタ73の内容を通信バツフア
74に一旦格納し、回線インタフエース部75より回線へデ
ータを送り出す。
アドレスレジスタ54へセットされた９ビットを上位アド
レスとし、アドレスカウンタ55の出力４ビットを下位ア
ドレスとした合計13ビットのデータがアドレスセレクタ
60のＡ入力へ、システムバスのアドレスバスがＢ入力さ
れている。アドレスセレクタ60の選択入力S2へLINK CL
K−N65の極性が逆になった信号が入力されており、LINK
CLK−N65がHighレベルの時にアドレスセレクタ60は、
アドレスレジスタ54へセットされた９ビットを上位アド
レスとし、アドレスカウンタ55の出力４ビットを下位ア
ドレスとした合計13ビットのデータを選択してメモリア
レイ61に対するアドレスMEM ADD−P63を出力する。メ
モリアレイ61はこのMEM ADD−P63に対応したデータを
出力する。またLINK CLK−N65信号がアドレスカウンタ
55のカウントアップ入力へ入力されており、LINK CLK
−N65の立ち上がり変化時点でアドレスカウンタ55は＋
１カウントアップする。LINK CLK−N65がLowレベルの
時には、アドレスセレクタ60はシステムバスのアドレス
バスであるＢ入力を出力する。以上の信号の動作を第５
図に示す。第５図においては、カウンタ55の内容を16進
数にてMEM ADDの欄に記入している。この様にMEM ADD
−P63をLINK CLK−N65により、アドレスカウンタ55か
らのアドレスと、システムバスのアドレスバスを交互に
時分割で使用することで、PLC間通信制御装置７への16
ビット連続データ読み書きの間においても、制御演算装
置１からは、システムバスを使ってLINK CLK−N65がLo
wレベルの時間を使いメモリアレイ61をアクセスするこ
とが可能である。この効果は、メモリアレイのデータア
クセス時間が、演算装置からのシステムバスを使ったア
クセス時間や、PLC間通信制御装置とのアクセスに要す
る時間よりも高速であることを利用している。つまり、
演算装置からの書き込みアクセスの場合、メモリアレイ
に書き込み終了したあとでもシステムバスは確実な転送
のために転送データのホールド時間が必要となるが、こ
の時間はメモリアレイにとっては不必要な時間であり、
この時間を、PLC間通信制御装置とのアクセスに割り振
ることで実現している。メモリアレイ61から読み出され
たデータは一旦データラツチ62にラツチされ、RDATA−P
67としてPLC間通信制御装置７内シフトレジスタ73のシ
リアル入力に与えられる。シフトレジスタ73は16ビツト
から成り、LINK CLK−N65により読み出されたデータRDA
TA−P67を連続に取り込む。最後の16ビツト目アクセス
時には、カウンタ55は内容が４ビツト全て１であること
を検出し終了信号END−N81を出力し、LINK STSフリツプ
フロツプ52の入力であるフリツプフロツプ51をクリアす
る。LINK STSフリツプフロツプ52は連続16ビツト目の終
了時にLINK TIMING64によりクリアされる。フリツプフ
ロツプ52がクリアされると、出力信号82（LINK STS−
Ｐ）はカウンタ55にクリアし、次のアクセスに対し備え
るようになる。PLC間通信制御装置７内においては、読
み出し完了したシフトレジスタ73の内容を通信バツフア
74に一旦格納し、回線インタフエース部75より回線へデ
ータを送り出す。
次にPI/Oイメージメモリへの書き込みの場合には、アド
レスレジスタ54、フアンクシヨンレジスタ53へのデータ
セツトと共に起動がかかると、シフトレジスタ73は、初
めコントローラ70により書き込まれていたデータを同期
信号LINK CLK−N65により１ビツトずつ、WDATA−P66と
してPI/Oイメージメモリへ出力する。メモリアレイ61に
対する書き替えパルスは、メモリ書き込みタイミングセ
レクタ58により出力される。
レスレジスタ54、フアンクシヨンレジスタ53へのデータ
セツトと共に起動がかかると、シフトレジスタ73は、初
めコントローラ70により書き込まれていたデータを同期
信号LINK CLK−N65により１ビツトずつ、WDATA−P66と
してPI/Oイメージメモリへ出力する。メモリアレイ61に
対する書き替えパルスは、メモリ書き込みタイミングセ
レクタ58により出力される。
本実施例によれば、PI/OイメージメモリとPLC間通信制
御装置間に３本の信号LINK CLK−N,RDATA−P,WDATA−Ｐ
を設け、連続した16ビツトの情報をアクセスできるよう
にすることにより、PI/Oイメージメモリアクセス時にお
けるシステムバスに対する負荷は16ビツト当り１回のDM
Aのみですむ。PLC間通信のデータ交換量が、15m秒に１
回1024点分の情報の場合、DMA転送に要する時間を約１
μ秒とすると、従来方式による全1024点分を１ビツトず
つDMA方式にてアクセスすると、 （１μ秒×1024点）÷15m秒＝1/15 となり、制御演算装置にとつてはPLC間通信回線は、1/1
5のバス負荷を占めることになる。ところが本実施例に
よれば、DMAアクセスは16ビツトに対し１回と減少する
ため、バス負荷はさらに1/16され1/240とかなり軽減さ
れる。PLC間通信制御装置７にとつてPI/Oイメージメモ
リ５のアクセスに要する時間の軽減量は次のようにな
る。従来例によると、１ビツトずつのアクセスにコント
ローラ70の動作が介在する為１ビツトアクセスに10μ秒
程度要する。したがつて1024点では 10μ秒×1024点＝10.24m秒 と転送サイクル時間15m秒の2/3までを占めることにな
る。しかしながら本実施例によれば、16ビツト連続アク
セス中には１μ秒/1ビツト以上の速度は簡単に得られ、 (1μ秒×16ビツト＋10μ秒)×1024点/16点＝1.644m秒 と転送サイクルの１割強にてPI/Oイメージメモリアクセ
スが完了する。
御装置間に３本の信号LINK CLK−N,RDATA−P,WDATA−Ｐ
を設け、連続した16ビツトの情報をアクセスできるよう
にすることにより、PI/Oイメージメモリアクセス時にお
けるシステムバスに対する負荷は16ビツト当り１回のDM
Aのみですむ。PLC間通信のデータ交換量が、15m秒に１
回1024点分の情報の場合、DMA転送に要する時間を約１
μ秒とすると、従来方式による全1024点分を１ビツトず
つDMA方式にてアクセスすると、 （１μ秒×1024点）÷15m秒＝1/15 となり、制御演算装置にとつてはPLC間通信回線は、1/1
5のバス負荷を占めることになる。ところが本実施例に
よれば、DMAアクセスは16ビツトに対し１回と減少する
ため、バス負荷はさらに1/16され1/240とかなり軽減さ
れる。PLC間通信制御装置７にとつてPI/Oイメージメモ
リ５のアクセスに要する時間の軽減量は次のようにな
る。従来例によると、１ビツトずつのアクセスにコント
ローラ70の動作が介在する為１ビツトアクセスに10μ秒
程度要する。したがつて1024点では 10μ秒×1024点＝10.24m秒 と転送サイクル時間15m秒の2/3までを占めることにな
る。しかしながら本実施例によれば、16ビツト連続アク
セス中には１μ秒/1ビツト以上の速度は簡単に得られ、 (1μ秒×16ビツト＋10μ秒)×1024点/16点＝1.644m秒 と転送サイクルの１割強にてPI/Oイメージメモリアクセ
スが完了する。
第３図，第４図に於いて、RDATA−ＰとWDATA−Ｐは、相
方向信号とすることより１本化でき、PI/Oイメージメモ
リ５とPLC間通信制御装置７を結ぶ専用信号は２本（LIN
K CLK−P,DATA−Ｐ）にて行うことも可能である。
方向信号とすることより１本化でき、PI/Oイメージメモ
リ５とPLC間通信制御装置７を結ぶ専用信号は２本（LIN
K CLK−P,DATA−Ｐ）にて行うことも可能である。
又カウンタ55は４ビツトカウンタとし、16ビツト連続に
アクセスとしたが、この連続アクセス回数は必ずしも16
ビツトする必要はなく、システムにより適当なビツト数
に増減させることも簡単である。
アクセスとしたが、この連続アクセス回数は必ずしも16
ビツトする必要はなく、システムにより適当なビツト数
に増減させることも簡単である。
アドレスレジスタ54とカウンタ55を１つのカウンタとす
ることにより、PI/Oイメージメモリ５アクセスの先頭番
地を任意にし、任意のアドレスから16ビツト連続にアク
セスするように変形することも可能である。しかしなが
ら、この変形例の場合には、アクセス回数を数え、終了
信号END−Ｎを発生させるカウンタがさらに１つ必要と
なる。
ることにより、PI/Oイメージメモリ５アクセスの先頭番
地を任意にし、任意のアドレスから16ビツト連続にアク
セスするように変形することも可能である。しかしなが
ら、この変形例の場合には、アクセス回数を数え、終了
信号END−Ｎを発生させるカウンタがさらに１つ必要と
なる。
〔発明の効果〕 本発明によれば、制御演算装置は、前記イメージメモリ
部と前記通信制御装置との間でのデータ伝送状態におい
てもシステムバスを任意のタイミングで使用することが
でき、かつプログラマブルロジックコントローラ間のデ
ータ伝送も高速に行うことができる。すなわち、プログ
ラマブルロジックコントローラ内部の演算効率を大幅に
向上できる。
部と前記通信制御装置との間でのデータ伝送状態におい
てもシステムバスを任意のタイミングで使用することが
でき、かつプログラマブルロジックコントローラ間のデ
ータ伝送も高速に行うことができる。すなわち、プログ
ラマブルロジックコントローラ内部の演算効率を大幅に
向上できる。
第１図は４つの加工設備を分散された４台のPLCにて制
御するシステム図である。第２図はPLC内部のブロツク
図である。第３図は本発明の実施例を示すブロツク図で
PI/Oイメージメモリ内部を示す。第４図は本発明の実施
例でPLC間通信制御装置内のブロツク図を示す。第５図
は第３図，第４図の実施例におけるタイムチヤートを示
す。第６図は第３図のレジスタにDMA方式にて設定する
データフオーマツトの例である。 １……制御演算装置、５……PI/Oイメージメモリ、７…
…PLC間通信制御装置、52……LINK STSフリツプフロツ
プ、53……フアンクシヨンフリツプフロツプ、54……ア
ドレスレジスタ、55……アドレスカウンタ、60……アド
レスセレクタ、61……メモリアレイ、64……LINK TIMIN
G信号、65……LINK CLK信号、66……WDATA信号、67……
RDATA信号、68……起動信号、70……コントローラ、71
……インタフエース回路、73……シフトレジスタ、81…
…終了信号。
御するシステム図である。第２図はPLC内部のブロツク
図である。第３図は本発明の実施例を示すブロツク図で
PI/Oイメージメモリ内部を示す。第４図は本発明の実施
例でPLC間通信制御装置内のブロツク図を示す。第５図
は第３図，第４図の実施例におけるタイムチヤートを示
す。第６図は第３図のレジスタにDMA方式にて設定する
データフオーマツトの例である。 １……制御演算装置、５……PI/Oイメージメモリ、７…
…PLC間通信制御装置、52……LINK STSフリツプフロツ
プ、53……フアンクシヨンフリツプフロツプ、54……ア
ドレスレジスタ、55……アドレスカウンタ、60……アド
レスセレクタ、61……メモリアレイ、64……LINK TIMIN
G信号、65……LINK CLK信号、66……WDATA信号、67……
RDATA信号、68……起動信号、70……コントローラ、71
……インタフエース回路、73……シフトレジスタ、81…
…終了信号。
フロントページの続き (72)発明者 小野寺 勝幸 神奈川県横浜市神奈川区宝町２番地 日産 自動車株式会社横浜工場内 (72)発明者 荒岡 学 茨城県日立市大みか町５丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 浅田 和佳 茨城県日立市大みか町５丁目２番１号 株 式会社日立製作所大みか工場内 (56)参考文献 特開 昭57−45606（ＪＰ，Ａ)
Claims (1)
- 【請求項１】直列に配置された複数台の加工設備それぞ
れに設けられたプログラマブルロジックコントローラで
あって、前記複数台の加工設備に対応した複数台のプロ
グラマブルロジックコントローラ間に信号伝送回線が配
置されたシステムに用いるプログラマブルロジックコン
トローラにおいて、 前記プログラマブルロジックコントローラは、 前記加工設備を制御する制御演算装置と、 前記加工設備を駆動する加工設備駆動回路と、 前記制御演算装置で実行するプログラムを記憶する主記
憶装置と、 前記加工設備に用いられる入出力デジタル情報を記憶す
るイメージメモリ部と、 前記信号伝送回線を介しての他のプログラマブルロジッ
クコントローラとの通信を制御する通信制御装置と、 これらの間に設けられたシステムバスと、 前記イメージメモリ部と前記通信制御装置との間に設け
られた同期信号ライン、データ書き込み信号ライン及び
データ読み出し信号ラインとを有し、 前記イメージメモリ部と前記通信制御装置との間での前
記入出力デジタル情報の遣り取りにおいて、 アクセスしたい先頭アドレスの設定に前記システムバス
の一部であるデータバスを用い、 所望の先頭アドレス以降のアドレスデータのデータ転送
には、前記データ書き込み信号ラインあるいは前記デー
タ読み出し信号ラインに周期信号に所望時間同期させて
データを転送することを特徴とするプログラマブルロジ
ックコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59151235A JPH0766284B2 (ja) | 1984-07-23 | 1984-07-23 | プログラマブルロジツクコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59151235A JPH0766284B2 (ja) | 1984-07-23 | 1984-07-23 | プログラマブルロジツクコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6129906A JPS6129906A (ja) | 1986-02-12 |
| JPH0766284B2 true JPH0766284B2 (ja) | 1995-07-19 |
Family
ID=15514201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59151235A Expired - Lifetime JPH0766284B2 (ja) | 1984-07-23 | 1984-07-23 | プログラマブルロジツクコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766284B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102079499B1 (ko) * | 2015-10-20 | 2020-02-21 | 엘에스산전 주식회사 | Plc 위치 결정 시스템의 축별 제어주기 독립 할당 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745606A (en) * | 1980-08-29 | 1982-03-15 | Toshiba Mach Co Ltd | Sequence controller having function extending performance |
| JPS5769305A (en) * | 1980-10-13 | 1982-04-28 | Omron Tateisi Electronics Co | Programmable logic controller |
-
1984
- 1984-07-23 JP JP59151235A patent/JPH0766284B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6129906A (ja) | 1986-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |