JPH0358737U - - Google Patents

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JPH0358737U
JPH0358737U JP11690289U JP11690289U JPH0358737U JP H0358737 U JPH0358737 U JP H0358737U JP 11690289 U JP11690289 U JP 11690289U JP 11690289 U JP11690289 U JP 11690289U JP H0358737 U JPH0358737 U JP H0358737U
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Description

【図面の簡単な説明】
第1図は本考案に係るメモリ・レジスタ制御回
路の一実施例を示す構成図、第2図は動作を説明
するためのタイムチヤート、第3図は仮想レジス
タのデータをレジスタに格納するシステムの構成
図、第4図は従来のメモリ・レジスタ制御回路の
構成図である。 34……シフトレジスタ、40……プライオリ
テイ・エンコーダ。

Claims (1)

  1. 【実用新案登録請求の範囲】 仮想メモリのビツト数がレジスタのN倍のビツ
    ト数である構成において仮想メモリからレジスタ
    への書き込みをN回に分けて行う際のアドレスと
    レジスタへの書込信号とを送出するメモリ・レジ
    スタ制御回路において、 クロツクに同期して順次各レジスタに書込み信
    号を送出するシフトレジスタと、 最下位ビツト入力がHIGHレベルに固定され
    、他の入力端には前記シフトレジスタより出力さ
    れる書込み信号がそれぞれ与えられるようにし、
    その入力に対して上位ビツト入力を優先的にエン
    コードして前記仮想メモリに与えるアドレスを得
    るプライオリテイ・エンコーダ を具備したことを特徴とするメモリ・レジスタ制
    御回路。
JP11690289U 1989-10-04 1989-10-04 メモリ・レジスタ制御回路 Expired - Lifetime JP2526042Y2 (ja)

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JPH0358737U true JPH0358737U (ja) 1991-06-07
JP2526042Y2 JP2526042Y2 (ja) 1997-02-12

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ID=31665159

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