JPH0337886A - メモリ書込制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子回路のシミュレーションを行うコンピュ
ータで、入力データの論理値の変ｆヒ情報を！ｔＴ　１
．ろ記憶装置（イベントメモリ〉への書込みを制御する
メモリ書込制御回路に関する。

〔従来の技術〕

従来、この種のメモリ書込制御方式は、論理値の変化毎
にイベントメモリに格納していた。例えば第２図に示す
否定回路に於いて、時刻１〜４それぞれの入力論理値１
・Ｏ・■・Ｏの出力である変化情報の０・１・０・］−
の格納は、時刻対応にイベントメモリ上のビットに割当
てて書込んでいた。

〔発明が解決しようとする課題〕

上述した従来のメモリ書込制御方式は、論理値の変化毎
、つまり一時刻対応にイベントメモリ上のビットに情報
を割り当てて、書き込んでいたので、イベントメモリ容
量がすぐ不足するという問題点があった。

本発明の目的は、上記問題点を解決するメモリ書込制御
方式を提供することにある。

〔課題を解決するための手段〕

本発明のメモリ書込制御回路は、入力データ記憶装置に
書込むメモリ書込制御回路において、人カデータの論理
値の変化情報を並列ビットに変換する並列ビット変換部
と、この並列ビット変換部から出力されたデータを１６
進数に変換する１６進変換部２面と、この１６進数に変
換されたデータを一時貯える記憶装置へ出力するバッフ
ァレジスタ部とを有している。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。第
１図に示すようにイベントメモリの書込制御回路１は、
並列ビット変換部１０．１６進変換部１１．１２’、バ
ッファレジスタ１３、上下ビット指定部１４、およびイ
ベントメモリ部１５を有している。

最小クロックデータ２及び入力データ３の論理値を並列
ビット変換部１０に順次入力すると、並列ビット変換部
１０は直列データを並列データに変換する。また上下ビ
ット指定部１４は同時に最小クロックデータ２の送出数
を計数して、１バイト分のデータの上下ビットを指定す
る上下ビット指定信号を作成する。並列ビット変換部１
０により変換された並列データは上下ビット指定部１４
により、１６進変換部１１を選択し、１６進数のデータ
に変換される。

更に最小クロックデータ２及び入力データ３の論理値が
入力されると、上下ビット指定信号１４は上位ビット指
定となり、１６進変換部１２を選択し、（６進数のデー
タに変換される。ここで１バイト分のデータをバッファ
レジスタ１３の上下ビットに１６進数としてデータを書
くことが出来る。この様にしてバッファレジスタ１３に
書かれたデータをイベントメモリ部１５のアドレス０番
地に１バイト分書くことが出来る。

以上の動作を繰り返すことによりイベント情報をイベン
トメモリ部１５に順次書く事が出来る。

尚、制御回路は１バイト分く８ビツト〉で構成している
が、任意のビットが構成できる。

〔発明の効果〕

以上説明したように本発明のメモリ書込制（卸回路は、
論理値の変化情報を一時刻対応毎にメモリ上のビットに
割り当てず、１６時刻毎に８ビツトを割り当てることに
より、イベントメモリ容量の倍の情報を貯える効果があ
る。

【図面の簡単な説明】

第１図は本発明のメモリ書込制御回路の一実施例を示す
ブロック図、第２図は従来の一例を示すイベント情報格
納概念図である。 ■・・・書込制御回路、２・・・最小クロックデータ、
３・・・入力データ、１０・・・並列ビット変換部、１
１゜１２・・・１６進変換部、１３・・・バッファレジ
スタ、１４・・・上Ｆビット指定部、１５・・・イベン
トメモリ部。

Claims (1)

【特許請求の範囲】
1. 入力データを記憶装置に書込むメモリ書込制御回路にお
   いて、入力データを入力し論理値の変化情報を並列ビッ
   トに変換する並列ビット変換部と、この並列ビット変換
   部から出力されたデータを１６進に変換する１６進変換
   部２面と、この１６進数に変換されたデータを一時貯え
   る前記記憶装置へ出力するバッファレジスタ部とを有す
   ることを特徴とするメモリ書込制御回路。