JPS6331087A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、コンピュータシステムに於けるメモリアクセ
ス回路に係り、特に２つのアドレスにまたがる１アドレ
ス長のデータをメモリにライトするようなビットバウン
ダリアクセスに関する。

［発明の概要］ 本発明は、２つのアドレスにまたがる１アドレス長のデ
ータをメモリにライトするメモリアクセス回路に於いて
、それぞれｎｘ１ビット構成である１アドレスのビット
相当数のメモリを使用し、各メモリのライトイネーブル
信号をオフセットに応じて生成すると共に、データをオ
フセットに合せて変換し、各ビットのデータを上記メモ
リのそれぞれに供給することにより、メモリのアクセス
を効率を落とさずにビットバウンダリでアクセスできる
ようにしたものである。

［従来の技術］ コンピュータシステムに於いて使用されているメモリ（
ＲＡＭ）の構成は、一般に、１アドレスにつき８ビツト
あるいは１６ピツト等で構成されていることが多い。こ
のような構成のメモリをマイクロプロセッサ等でアクセ
スする場合には、アドレス単位で行われる。即ち、８ビ
ツト構成の時には８ビット単位でアクセスされ、１６ビ
ツト構成の時には１６ビツト単位でアクセスされる。

［発明が解決しようとする問題点］ しかしながら、前述のようなメモリアクセス方式では、
イメージデータ等のように、バイト境界のないようなデ
ータをアクセスする場合には、不都合な点があった。以
下、説明の簡単化のために、１アドレス８ビツト構成の
場合を例にとって説明する。

即ち、１アドレス８ビツト構成のＲＡＭは、第４図（ａ
）に示すようなビット構成を有している。

マイクロプロセッサが１度にアクセスできるのは、前述
したように、各アドレスブロックの８ビット単位である
。例えば、アドレス１にデータをライトする時には、同
図（ｂ）に示すように、データビットＭＯ〜Ｍ７の８ピ
ツトが同時にライトされる。

もし、マイクロプロセッサが例えばイメージデータのよ
うな同図（Ｃ）に示すようなアドレス１゜２にまたがる
１０〜１７なるデータをライトするような場合には、ア
ドレス１，２に２回に分けてアクセスしなければならな
い。しかしこの時、アドレス１．２のライトの必要のな
いビットには影響を与えてはいけないということに注意
しなければならない。例えば、アドレス１，２にそれぞ
れ同図（ｄ）に示すようなＭＯ〜Ｍ７．Ｎｏ−Ｎ７なる
データが入っている時には、アドレス１のＭＯ−Ｍ２．
アドレスＮ３〜Ｎ７のデータは変化してはならない。こ
のためマイクロプロセッサは、予めアドレス１．２のデ
ータＭＯ−Ｍ７．ＮＯ〜Ｎ７をリードしておき、ライト
データ１Ｑ−ｉ７の対応するビットと論理演算をとり、
アドレス１゜２と２回に分けてライトしなければならな
かった。

このように２回に分けてライトすることにより、同図（
ｅ）に示すようなデータがライトされる。

即ち、２つのアドレスにまたがるようなデータをライト
する時には、マイクロプロセッサの内部処理が必要とな
り、高速運転を要求されるようなシステムでは非効率的
であった。

本発明は上記の点に鑑みて成されたもので、メモリのア
クセスを効率を落とさずに、ビットバウンダリでアクセ
スすることが可能なメモリアクセス回路を提供すること
を目的とする。

〔問題点を解決するための手段］ 第１図は本発明のブロック図である。同図に於いて、１
はそれぞれｎ×１ビツト構成である１アドレスのビット
相当数の、例えばＤＲＡＭのようなメモリ、２は図示し
ないデータ生成手段によって生成された上記メモリ１に
ライトされるべきデータが何ビット目から始まるかに応
じてデータのオフセットを設定するオフセット設定手段
、３は上記オフセット設定手段２で設定されたオフセッ
トに応じて上記メモリ１のそれぞれに対するライトイネ
ーブル信号を生成する、例えばそのようにプログラムさ
れたＰ　ＲＯＭのようなライトイネーブル信号生成手段
、４は上記オフセット設定手段２で設定されたオフセッ
トに応じて上記データを変換し、その変換したデータの
各ビットのデータを上記メモリ１のそれぞれに供給する
、例えばそのようにプログラムされたＰＲ−ＯＭのよう
なデータ変換手段である。

［作用］ 本発明の作用について説明すると、オフセット設定手段
によってライトされるデータが何ビット目から始まるか
に応じてデータのオフセットが設定され、このオフセッ
トに応じてライトイネーブル信号生成手段３がメモリ１
のそれぞれに対するライトイネーブル信号を生成すると
共に、データ変換手段４が上記データを例えばオフセッ
ト分だけ右ヘローテートするように変換し、その変換し
たデータの各ビットのデータを上記メモリ１のそれぞれ
に供給する。上記メモリ１のそれぞれは、上記ライトイ
ネーブル信号生成手段３からライトイネーブル信号が入
力されると、上記データ変換手段４からのデータをライ
トするが、上記ライトイネーブル信号が入力されない場
合には元のデータに影響を与えない。よって、メモリの
アクセスを効率を落とさずに、ビットバウンダリでアク
セスすることができる。

〔実施例］ （１）　　構成 以下図面を参照して本発明の一実施例を説明する。第２
図はその構成を示すもので、１０は全体を制御するＣＰ
Ｕである。１２はＲＡＭコントロール回路であり、上記
ＣＰ　Ｕ　１０からアドレスバス１４及びコントロール
バス１６によってアドレス及びコントロール信号が入力
される。１８はｎｘ１ビット構成のＤＲＡＭブロックで
あり、ＲＡＭ０〜ＲＡＭ７までの８つのブロックで構成
されており、８ビット−バイトのアクセスを可能として
いる。

このＤＲＡＭブロック１８には、上記ＲＡ　Ｍコントロ
ール回路１２からＲＡＭアドレスバス２０を介してアド
レス信号が入力され、さらにＣＡＳ信＠２２及びＲＡＳ
信号２４が入力される。

２６はオフセット設定レジスタであり、上記ＣＰ　Ｕ　
１０からデータバス２８によってオフセットデータ信号
が入力されると共に、該オフセットデータをラッチする
ためのオフセット設定信号３０も入力される。

３２はライトデルタコントロールＲＯＭであり、そのア
ドレス端子Ａには上記Ｃ，Ｐ　Ｕ　１０から上記データ
バス２８によってライトデータ信号が入力されると共に
、上記オフセット設定レジスタ２Ｇからラッチされたオ
フセットデータ信号３４が入力される。

またこのライトデータコントロールＲＯＭ３２のアウト
プットイネーブル端子ＯＥには、上記ＲＡＭコントロー
ル回路１２からライトデータコントロールＲＯＭイネー
ブル信号３６が入力される。この信号３６が入力される
と、該ライトデータコントロールＲＯＭ３２のアドレス
情報に従ったデータ１０〜１７が出力される。これらの
データのそれぞれは、上記ＲＡＭブロック１８のＲＡＭ
０−ＲＡＭ７のデータイン端子ＤＩＮに入力される。

３８はライトイネーブル信号コントロールＲＯＭであり
、そのアドレス端子Ａには上記オフセット設定レジスタ
２６からラッチされたオフセットデータ信号３４が入力
される。さらに上記アドレス端子Ａには上記ＲＡＭコン
トロール回路１２がらライトイネーブルコントロール信
号４０が入力され、アウトプットイネーブル端子ＯＥに
はイネーブルコントロールＲＯＭイネーブル信号４２が
入力される。

この信号４２によって、アドレス情報に従ったデータＷ
ＥＯ−ＷＥ７が出力される。これらのデータのそれぞれ
は、上記ＲＡＭブロック１８のＲＡＭ０〜ＲＡＭ７のラ
イトイネーブル端子ＷＥに入力される。

なお、上記ＲＡＭブロック１８のデータアウト端子Ｄｏ
　ｕ　Ｔは、データイン端子ＤＩＮとは独立しており、
ＲＡＭリードデータバス４４によって、図示していない
池のブロックに接続されている。

また、上記ライトデータコントロールＲＯＭ３２はＰＲ
ＯＭであり、上記ＣＰ　ｔＪ　１０からのＲＡＭライト
データを、ラッチされたオフセット信号に従いローテー
トさせ、１０〜１７として出力させるようにプログラム
されている。同様に、上記ライトイネーブルコントロー
ルＲＯＭ３８もＰＲＯＭであり、ラッチされたオフセッ
ト信号に従い必要なビットのライトイネーブル信号を発
生するようにプログラムされている。

■　動作 以上のような構成のメモリアクセス回路に於いて、第３
図（ａ）に示すようにＲＡＭアドレス１゜２にそれぞれ
データＭＯ−Ｍ７．Ｎｏ−Ｎ７がライトされており、そ
こに同図（ｂ）に示すようなアドレス１のオフセット５
″の位置より１０〜１７なる８ビツトデータをライトす
る場合を例にとって動作を説明する。この場合、ライト
データ位置が、アドレス１，２の２つの領域に分かれて
いるので、２回のアクセスが必要となる。

即ち、ＣＰ　Ｕ　１０はオフセット設定レジスタ２６に
対してデータバス２８によってオフセットデータ（この
場合は“”５”　−１０１（２））を供給すると共に、
オフセット設定信号３０も供給し、ラッチさせる。その
後ＣＰ　Ｌｌ　７０は、ＤＲＡＭブロック１８のアドレ
ス１番地に１回目のデータライトを行う。即ちこの時、
ライトブタ−はデータバス２８を介してライトデータコ
ントロールＲＯＭ３２のアドレス端子Ａに入力される。

同時に該ＲＯＭ３２のアドレス端子Ａにはオフセット設
定レジスタ２６からオフセット信号３４が入力されてい
る。よってそれらの信号で作られるＲ　ＯＭ　３２のア
ドレス情報に対してＲＡＭコントＯ−ル回路１２からの
ＲＯＭ３２のアウトプットイネーブル信号３６の入力に
応じて、オフセット分だけライトデータを右ローチー“
トした値が、ＲＯＭ３２よりＤＲＡＭブロック１８のデ
ータイン端子ＤＩＮに入力される（但しＲＯＭ３２は、
予めそのような動作をするようにデータがプログラムさ
れている）。この場合はオフセット“５′であるから、
同図（Ｃ）のアドレス１番地に示されるようなデータが
、ＲＯＭ３２から生成される。

また同時に、ライトイネーブルコントロールＲＯＭ３８
のアドレス端子Ａには、オフセット設定レジスタ２６か
らオフセット信＠３４が入力されているので、ＲＡＭコ
ントロール回路１２からのアウトプットイネーブル信号
４２によりライトされるべきビットのライトイネーブル
信号をアクティブにし、これがＤＲＡＭブロック１８の
ライトイネーブル端子ＷＥに入力される（但しＲＯＭ３
８は、予めそのような動作をするようにデータがプログ
ラムされている）。この場合はオフセット“５″である
から、同図（ｄ）のアドレス１１地に示されるようなデ
ータが、ＲＯＭ３８から生成される（但し１′。

でアクティブ）。

以上のことが、１回目のＲＡＭアクセスの１バスサイク
ル中に行われ、ＲＡＭのアドレス１番地には、同図（ｅ
）に示されるようなデータがライトされる。即ち、ライ
トイネーブルがアクティブ（１”）であるデータビット
にはデータがライトされる。これに対し、ライトイネー
ブルがインアクティブ（”Ｏ”）であるデータビットに
はデータがライトされず、よって元のデータに影響を与
えない。

次にＣＰ　Ｕ　１０は、ＲＡＭのアドレス２番地に対し
て、もう−度同一データ（ｉＱ−ｉ７）をデータライト
する。この場合の動作も前述の動作と同様に行われる。

即ち、ライトデータコントロールＲＯＭ　３２からはア
ドレス２番地に対して第３図（Ｃ）に示すようなデータ
を生成し、ライトイネーブルコントロールＲＯＭ３８か
らはアドレス２番地に対して同図（ｄ）に示すようなデ
ータを生成する。よって、アドレス２番地には、同図（
ｅ）に示すようなデータがライトされる。

上記ライトイネーブル信号生成に関しては、１回目と２
回目のアクセスを区別することが必要である。このため
、ＲＡＭコントロール回路１２からライトイネーブルコ
ントロール信号４０が、ライトイネーブルコントロール
ＲＯＭ３８のアドレス端子Ａに入力されている。即ち、
このコントロール信号４２を、例えば１回目のアクセス
では０”、２回目のアクセスでは“１′′となるように
して区別している。

以上のように本発明によれば、ビットバウンダリアクセ
スに於いて、オフセット値を予めセットしておけば、後
は同一データを２回連続してライトすればよく、ＣＰＵ
内部での論理演算操作等は必要なく、よって高速ビット
バウンダリアクセスが可能となる。

なお、前述の動作例ではＣＰＵによってデータライトし
たが、ＤＭＡＣによるアクセスでも１回目のアクセスと
２回目のアクセスにそれぞれ異なるＤＭＡチャンネルを
割当てることにより、容易に実現可能である。

また、上記の実施例では２回アクセスすることによりビ
ットバウンダリなアクセスを可能としたが、ライトイネ
ーブル信号の生成にＦＲＯＭを使用していることにより
、この内容を適当にδ換えるこができるので、あるＲＡ
Ｍアドレスの８ビツトデータに対してオフセット設定レ
ジスタで設定される任意のビットのマスクをかけるとい
うようなこともでき、ビット単位の細かいアクセスも可
能となる。さらには、ライトデータの生成にもＰＲＯＭ
を使用しているため、その内容を書換えることにより、
ビットデータの反転や配置がえ等を行わせることができ
、データを加工する操作が簡単にできるようになる。こ
のようなことを実現するためには、上記実施例の回路を
そのまま用いることができ、オフセット設定レジスタの
ビットのソフト的な意味合いと、ＰＲＯＭのデータを変
えるだけでよいので、説明は省略する。

また、上記実施例は１アドレスにつき８ビツトのメモリ
構成の場合を例にとって説明したが、１６ビツト等の他
のメモリ構成にも応用可能なことは勿論である。

［発明の効果］ 以上詳述したように本発明によれば、メモリのアクセス
を効率を落とさずに、ビットバウンダリでアクセスする
ことが可能なメモリアクセス回路を提供することができ
る。

【図面の簡単な説明】

第１図は本発明のブロック図、第２図は本発明の一実施
例の回路構成図、第３図（ａ）乃至（ｅ）はそれぞれ本
発明の詳細な説明するためのメモリのビット構成を示す
図、第４図（ａ）乃至（ｅ）はそれぞれ従来の動作を説
明するためのメモリのビット構成を示す図である。 １・・・メモリ　２・・・オフセット設定手段　３・・
・ライトイネーブル信号生成手段　４・・・データ変換
手段。

Claims (1)

【特許請求の範囲】
1. 　２つのアドレスにまたがる１アドレス長のデータをメ
   モリにライトするメモリアクセス回路に於いて、それぞ
   れｎ×１ビット構成である１アドレスのビット相当数の
   メモリと、上記データが何ビット目から始まるかに応じ
   てデータのオフセットを設定するオフセット設定手段と
   、上記オフセット設定手段で設定されたオフセットに応
   じて上記メモリのそれぞれに対するライトイネーブル信
   号を生成するライトイネーブル信号生成手段と、上記オ
   フセット設定手段で設定されたオフセットに応じて上記
   データを変換し、その変換したデータの各ビットのデー
   タを上記メモリのそれぞれに供給するデータ変換手段と
   を具備して成ることを特徴とするメモリアクセス回路。