JPS6350995A - スタツクメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野） 本発明はスタックメモリ装置の改良に関する。

〔従来の技術〕

スタックメモリは通常のＲＡＭ　　（ランダムアクセス
メモリ）へのアクセス方法とは異なり、必ず隣り合った
アドレスをアクセスする。例えば、モトローラ社のＭＣ
６８０９マイクロプロセツサの場合にはＰＵＳＨ命令で
データーをスタックメモリに積み上げ、ＰＵＬ命令でそ
のデータをスタックメモリから積み下ろすようになって
いる。その他ＪＳＲ１ＲＴＳ　、　ＳＷＩ　、　ＲＴＩ
命令等のスタックメモリに関する命令があるが、これら
の命令はスタックポインタＳＰのインクリメントあるい
はデクリメントの違いはあるものの、いずれも必ず隣り
合ったアドレスにリードあるいはライトを行っている。

（発明が解決しようとする問題点〕 しかしながら、このような従来のスタックメモリはアド
レス指定に少くとも数バイト必要なため、アドレス空間
の小さなマイクロプロセッサてはアクセスできなかった
。

本発明は、上述の点に鑑み、マイクロプロセッサから見
た場合にスタックメモリのメモリサイズがあたかも１バ
イトであるかのように動作するように構成して、メモリ
サイズの小さなマイクロプロセッサでも十分アクセス可
能なスタックメモリ装置を提供することを目的とする。

〔問題点を解決するための手段〕

かかる目的を達成するため、本発明は、１バイトの所定
の固定番地のスタックポインタと所定のデータサイズを
有するマイクロプロセッサと、マイクロプロセッサの固
定番地を割付けられたデータ線を有するスタックメモリ
と、スタックメモリにデータをリードまたはライトする
時に、マイクロプロセッサのアドレスストローブ信号に
同期してカウントダウンまたはカウントアツプすること
により、スタックメモリへのアドレス指定をして、スタ
ックスそりへのブツシュダウンまたはホップアップ動作
を行わせるバイナリーアップダウンカウンタとを具備し
たことを特徴とするものである。

（作用） 本発明では、マイクロプロセッサから見た場合にスタッ
クメモリのメモリサイズがあたかも１ノにイトであるか
のように動作するようにしたので、メモリサイズの小さ
なマイクロプロセッサでもアクセス可能なスタックメモ
リ装置が得られる。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明実施例の基本構成を示す。本図において
、ａは１バイトの所定の固定番地（例えば８０００番地
）のスタックポインタと所定のデータサイズ（例えば８
ビツト）を有するマイクロプロセッサ、ｂはマイクロプ
ロセッサａの上述の固定番地（ａｏｏｏ番地）を割付け
られたデータ線を有するスタックメモリである。

Ｃはバイナリーアップダウンカウンタであり、スタック
メモリｂにデータをリードまたはライトする時に、マイ
クロプロセッサａのアドレスストローブ信号に同期して
カウントダウンまたはカウントアツプすることにより、
スタックメモリｂへのアドレス指定をして、スタックメ
モリｂへのブツシュダウンまたはホップアップ動作を行
わせる。これにより、マイクロプロセッサａから見た場
合にスタックメモリｂのメモリサイズがあたかも１バイ
トであるかのようにブツシュダウンまたはホップアップ
動作をする。

第２図は本発明実施例の回路構成を示す。本図において
、１２８はスタックメモリであり、スタックメモリ１２
８にはデータバスとしてり。ＮＤ　＋　５があり、アド
レスバスとしてＡ０〜Ａｔ＝がある。

１０７は双方向性のパストランシーバであり、プロセッ
サ部のデータバス１２６とスタックメモリ１２８のデー
タバスとの接続を行なっている。

１０８はアドレスデコーダであり、プロセッサ部のアド
レスバスＡ５〜Ａ７にもとづき各レジスタを選択してい
る。イメージを作るために、アドレスデコーダ１０８の
アドレス人力はそのアドレスパスＡ５〜八、に入れてし
）る。１２９はアップダウンカウンタであり、マイクロ
プロセッサの入出力データをスタックメモリ１２８に書
込み、読み出すためのアドレスを出力するスタックポイ
ンタの機能を有する。

１１２はバスドライバでありカウンター１２９のアドレ
ス出力をプロセッサ部に送出する。

１１４　、　１１５　、　１１６　、１１８　、１２０
　はＮＡＮＤゲート、１２２はＮＯＲゲート、１２４　
、１３０はインバータである。

カウンター１２９の初期値はプロセッサ部からプリセッ
ト可能であり、カウンタ１２９はアドレスデコーダー１
０８に割り付けられたＮＡＮＤゲート１１８の出力によ
り、ロード端子りがイネーブルになると、アドレスデー
ターが書込まれる°。カウンタ１２９にアドレスデータ
が書込まれる際のクロック信号はＮＡＮＤゲー）−１１
６、ＮＯＲゲート１２２を介してプロセッサ部のＣＬＫ
信号から供給される。またカウンタ１２９の出力をプロ
セッサ部で読む場合にはＮＡＮＤゲート１２０からのト
ライステート制御信号によりバスドライバ１１２をイネ
ーブルにする。

ＮＡＮＤゲート１２０はアドレスデコーダ１０８の出力
がＨ”　（パイレベル）となり、かつ、インバーター１
２４を介してプロセッサのリード／ライト信号Ｒ／Ｗが
リード（“Ｈ′′）状態の時にイネーブルとなる。カウ
ンタ１２９のカウントアツプ／ダウンの切換えのための
ＩＪ／Ｄ人力はインバータ１３０を介してリードライト
（Ｒ／Ｗ）信号を入れている。１２９は例えばテキサス
インスッルメンツ社の５Ｎ７４ＬＳ１６３Ａを用いる。

以上のように、例えばモトローラ社のＭＣ８８０９の如
き８ビツトのデーターサイズを有するマイクロプロセッ
サにおいて、スタックメモリ１２８のアドレス線Ａ。−
Ａｌ１にはバイナリ−のアップダウンカウンター１２９
の出力Ｑ１〜Ｑ＋ａを供給し、スタックメモリ１２８の
データー線り。−Ｄ１５にはマイクロプロセッサの所定
の１バイト、例えば８０００番地に割り付け、マイクロ
プロセッサのスタックポインタは自動インクリメント／
デクリメントが起らないように常に８０００番地に固定
し、人出力データーをスタックメモリー１２８にリード
またはライトする時に、マイクロプロセッサのアドレス
ストローブ信号■に同期してアップダウンカウンタ１２
９をカウントダウンまたはカウントアツプして行くよう
にしたので、スタックメモリ１２８へのブツシュダウン
またはホップアップ動作を、マイクロプロセッサから見
た場合に、スタックメモリ２８のメモリサイズがあたか
も１バイトであるかの様に動作させることができるので
、メモリサイズの小さなプロセッサに有用である。

またアップダウンカウンタ１２９はマイクロプロセッサ
からリード／ライト可能であるから、マルチタスクシス
テムの様なスタックを直接アクセスする様な高度なソフ
トウェアテクニックを用いたＯ５（オペレーション・シ
ステム）にも本実施例は適用可能である。

また、ＭＣ６８０００のスタックポインタＡ７はポスト
インクリメント／ブリデクリメント機能の外に、通常の
インデックスレジスタとしても用いる事ができるので、
ＭＣ６８０００をマイクロプロセッサとして用いること
ができる。

また、ＭＣ６８０９のスタック操作命令が一度積み上げ
／下げするデーター量は最大７バイトである事に注目し
て、本来１バイトあれば十分なスタックメモリのアドレ
ス空間を余裕を見て３２バイト程度にイメージを広げ、
その３２バイト中どこがアクセスされても同一のスタッ
クメモリがチップセレクトされる様にして、スタック操
作をするたびに必ずスタックポインタＳＰをその３２バ
イトのアドレス空間の中央のアドレスに戻してやれば、
スタックポインタは実際上固定アドレスとなり、ＭＣ６
８０９のアーキテクチャを変更する事なしに、本発明実
施例を適用できる。

（発明の効果〕 以上説明したように、本発明によれば、マイクロプロセ
ッサから見た場合にスタックメモリのメモリサイズがあ
たかも１バイトであるかのように動作するようにしたの
で、メモリサイズの小さなマイクロプロセッサでもアク
セス可能なスタックメモリ装置が得られる。

【図面の簡単な説明】

第１図は本発明実施例の基本構成を示すブロック図、 第２図は本発明実施例の回路構成を示すブロック図であ
る。 １０７　、１１２・・・パストランシーバ、１０８・・
・アドレスデコーダ、 １２８・・・スタックメモリ、 １２９・・・アップダウンカウンタ。 ス−かとイタＪ　ｆ）ｌ）！−８べを示１フ゛ロック図
第１図

Claims (1)

1. 【特許請求の範囲】 １） ａ）１バイトの所定の固定番地のスタックポインタと所
   定のデータサイズを有するマイクロプロセッサと、 ｂ）該マイクロプロセッサの前記固定番地を割付けられ
   たデータ線を有するスタックメモリと、 ｃ）該スタックメモリにデータをリードまたはライトす
   る時に、前記マイクロプロセッサのアドレスストローブ
   信号に同期してカウントダウンまたはカウントアップす
   ることによ り、前記スタックメモリへのアドレス指定をして、該ス
   タックメモリへのブッシュダウンまたはホップアップ動
   作を行わせるバイナ リーアップダウンカウンタと を具備したことを特徴とするスタックメモリ装置。