JP3114209B2 - 情報処理装置および表示部の高速化方法および表示制御ワンチップｉｃ - Google Patents
情報処理装置および表示部の高速化方法および表示制御ワンチップｉｃInfo
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- JP3114209B2 JP3114209B2 JP03007806A JP780691A JP3114209B2 JP 3114209 B2 JP3114209 B2 JP 3114209B2 JP 03007806 A JP03007806 A JP 03007806A JP 780691 A JP780691 A JP 780691A JP 3114209 B2 JP3114209 B2 JP 3114209B2
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Description
【０００１】
【産業上の利用分野】本発明は情報処理装置の表示部に
関するものであり、さらに詳しく言えばビデオメモリの
アクセスの高速化に関するものである。
関するものであり、さらに詳しく言えばビデオメモリの
アクセスの高速化に関するものである。
【０００２】本発明は既存のいかなる表示回路に対して
も適用されるものであり、その利用分野は非常に広い。
新たな表示回路を設計するのではなく、既存の表示回路
をほとんどそのまま利用し、これに簡単な回路（これを
ビデオアクセレータと呼ぶことによする）を追加するだ
けで、既存の表示回路の高速化を実現できる。
も適用されるものであり、その利用分野は非常に広い。
新たな表示回路を設計するのではなく、既存の表示回路
をほとんどそのまま利用し、これに簡単な回路（これを
ビデオアクセレータと呼ぶことによする）を追加するだ
けで、既存の表示回路の高速化を実現できる。
【０００３】
【従来の技術】従来の最も一般的な情報処理装置の表示
部の構成を図２に示す。なお、本明細書の情報処理装置
においては、本発明を説明するの必要な部分のみにとど
め、本発明に直接関係しない部分については省略する。
部の構成を図２に示す。なお、本明細書の情報処理装置
においては、本発明を説明するの必要な部分のみにとど
め、本発明に直接関係しない部分については省略する。
【０００４】図２の従来の情報処理装置において、中央
演算処理装置（以下、ＣＰＵと記す）１０は表示部３０
に接続されている。コマンドデコーダ２０は、ＣＰＵ１
０の実行するバスサイクルの種類を示す信号１２をデコ
ードし、又アドレス情報も一緒にデコードして、情報処
理装置の各部に対するリードライト信号を作っている。
図２では、表示部３０に対するリードライト信号（２１
および２２）以外は省略してある。ＣＰＵ１０のバス１
１はアドレスバスとデータバスを含んでいる。図２では
バス１１には表示部３０のみが接続されているが、実際
にはこの他に、数多くのメモリ装置や入出力装置が接続
されている。表示部３０はビデオコントローラ４０、表
示用ＶＲＡＭアクセス調停回路５０、表示用ビデオメモ
リ（以下表示用ＶＲＡＭと記す）６０およびディスプレ
イ装置７０から構成されている。ビデオコントローラ４
０は表示用ＶＲＡＭ６０からデータを取り出し、これを
表示すべきフォーマットに変換して表示制御信号４２と
してディスプレイ装置７０へ送る。表示制御信号４２に
は、ディスプレイ装置７０に写し出される画面情報の他
に、ディスプレイ装置７０のタイミングを制御する信号
も含まれている。ビデオコントローラ４０が表示用ＶＲ
ＡＭ６０からデータを読み出す場合、表示用ＶＲＡＭア
クセス調停回路５０に対してリード信号（図２には示さ
れていない）を出す。調停回路５０は、ビデオコントロ
ーラ４０から表示用ＶＲＡＭ６０へのアクセス要求（リ
ード信号）と、ＣＰＵ１０からの表示用ＶＲＡＭ６０へ
のアクセス要求（リード信号、ライト信号）との調停を
取り、両者が衝突しないように調整している。ＣＰＵ１
０とビデオコントローラ４０からのアクセス要求が同時
に起こった場合、表示用ＶＲＡＭアクセス調停回路５０
はビデオコントローラ４０を優先させ、ビデオコントロ
ーラ４０が表示用ＶＲＡＭ６０からデータを読み出すま
での間、ＣＰＵ１０を待たせている。
演算処理装置（以下、ＣＰＵと記す）１０は表示部３０
に接続されている。コマンドデコーダ２０は、ＣＰＵ１
０の実行するバスサイクルの種類を示す信号１２をデコ
ードし、又アドレス情報も一緒にデコードして、情報処
理装置の各部に対するリードライト信号を作っている。
図２では、表示部３０に対するリードライト信号（２１
および２２）以外は省略してある。ＣＰＵ１０のバス１
１はアドレスバスとデータバスを含んでいる。図２では
バス１１には表示部３０のみが接続されているが、実際
にはこの他に、数多くのメモリ装置や入出力装置が接続
されている。表示部３０はビデオコントローラ４０、表
示用ＶＲＡＭアクセス調停回路５０、表示用ビデオメモ
リ（以下表示用ＶＲＡＭと記す）６０およびディスプレ
イ装置７０から構成されている。ビデオコントローラ４
０は表示用ＶＲＡＭ６０からデータを取り出し、これを
表示すべきフォーマットに変換して表示制御信号４２と
してディスプレイ装置７０へ送る。表示制御信号４２に
は、ディスプレイ装置７０に写し出される画面情報の他
に、ディスプレイ装置７０のタイミングを制御する信号
も含まれている。ビデオコントローラ４０が表示用ＶＲ
ＡＭ６０からデータを読み出す場合、表示用ＶＲＡＭア
クセス調停回路５０に対してリード信号（図２には示さ
れていない）を出す。調停回路５０は、ビデオコントロ
ーラ４０から表示用ＶＲＡＭ６０へのアクセス要求（リ
ード信号）と、ＣＰＵ１０からの表示用ＶＲＡＭ６０へ
のアクセス要求（リード信号、ライト信号）との調停を
取り、両者が衝突しないように調整している。ＣＰＵ１
０とビデオコントローラ４０からのアクセス要求が同時
に起こった場合、表示用ＶＲＡＭアクセス調停回路５０
はビデオコントローラ４０を優先させ、ビデオコントロ
ーラ４０が表示用ＶＲＡＭ６０からデータを読み出すま
での間、ＣＰＵ１０を待たせている。
【０００５】これは、ディスプレイ装置７０上で一瞬な
りともゴミ（正しくないデータ）を表示させたくないた
めである。調停回路の種類によっては、ＣＰＵからのア
クセス（ＶＲＡＭへのリード、ライト）を高速にするた
めにＣＰＵ側を優先させる方式もあるが、この方式で
は、両者のアクセス要求が同時に起こった場合にＣＰＵ
にアクセス権を与え、ＣＰＵがアクセス中はビデオコン
トローラは待たされて表示すべきデータが読みさせない
ため、その間ディスプレイ装置上にゴミがでてしまう。
最近はディスプレイ装置などのユーザーインターフェー
スの部分を重視する傾向が強く、ビデオコントローラ側
を優先する調停方式が非常に多い。図２の表示用ＶＲＡ
Ｍアクセス調停回路５０もこの方式を採用している。
りともゴミ（正しくないデータ）を表示させたくないた
めである。調停回路の種類によっては、ＣＰＵからのア
クセス（ＶＲＡＭへのリード、ライト）を高速にするた
めにＣＰＵ側を優先させる方式もあるが、この方式で
は、両者のアクセス要求が同時に起こった場合にＣＰＵ
にアクセス権を与え、ＣＰＵがアクセス中はビデオコン
トローラは待たされて表示すべきデータが読みさせない
ため、その間ディスプレイ装置上にゴミがでてしまう。
最近はディスプレイ装置などのユーザーインターフェー
スの部分を重視する傾向が強く、ビデオコントローラ側
を優先する調停方式が非常に多い。図２の表示用ＶＲＡ
Ｍアクセス調停回路５０もこの方式を採用している。
【０００６】したがって、図２において、ＣＰＵ１０が
表示用ＶＲＡＭ６０に対してメモリリード又はメモリラ
イトコマンドを実行した場合、ＣＰＵ１０のバスサイク
ルにはいくつかのウェイトサイクルが挿入され、ＣＰＵ
１０のビデオメモリに対するアクセスは低速になってし
まう。
表示用ＶＲＡＭ６０に対してメモリリード又はメモリラ
イトコマンドを実行した場合、ＣＰＵ１０のバスサイク
ルにはいくつかのウェイトサイクルが挿入され、ＣＰＵ
１０のビデオメモリに対するアクセスは低速になってし
まう。
【０００７】又、別の調停方式として、表示用ＶＲＡＭ
に対するアクセスの時間をあらかじめ割り当てておくと
いうものがある。たとえば、ビデオコントローラに４サ
イクル割り当て、次にＣＰＵに１サイクル割り当てこれ
を繰り返す。この方式でも、やはりＣＰＵは表示用ＶＲ
ＡＭに対してアクセス（メモリリードおよびメモリライ
ト）を開始してから、ＣＰＵに割り当てられた時間まで
待たされるわけであり、アクセスは低速になってしま
う。
に対するアクセスの時間をあらかじめ割り当てておくと
いうものがある。たとえば、ビデオコントローラに４サ
イクル割り当て、次にＣＰＵに１サイクル割り当てこれ
を繰り返す。この方式でも、やはりＣＰＵは表示用ＶＲ
ＡＭに対してアクセス（メモリリードおよびメモリライ
ト）を開始してから、ＣＰＵに割り当てられた時間まで
待たされるわけであり、アクセスは低速になってしま
う。
【０００８】図２の説明にもどる。ビデオコントローラ
４０のバス４１はアドレスバスとデータバスを含んでい
る。表示用ＶＲＡＭ６０のバス５１には、ＣＰＵバス１
１と、ビデオコントローラバス４１のうちの調停回路５
０によってアクセス権が与えられた方のバスが接続され
る。
４０のバス４１はアドレスバスとデータバスを含んでい
る。表示用ＶＲＡＭ６０のバス５１には、ＣＰＵバス１
１と、ビデオコントローラバス４１のうちの調停回路５
０によってアクセス権が与えられた方のバスが接続され
る。
【０００９】次に、ＣＰＵ１０からの表示用ＶＲＡＭ６
０に対するアクセス（リードライト）について説明す
る。なお、本発明のポイントはこの点に関係している。
０に対するアクセス（リードライト）について説明す
る。なお、本発明のポイントはこの点に関係している。
【００１０】表示用ＶＲＡＭ６０はＣＰＵ１０から見た
とき、ＣＰＵ１０のメモリ空間上に置かれている。本構
成例では、このＶＲＡＭ６０のメモリアドレスを０Ａ０
００Ｈ〜０ＢＦＦＦＦＨ（Ｈは１６進数表示であること
を示す記号である）の１２８ＫＢとしよう。信号２１は
ＶＲＡＭ６０へのメモリリード信号であり、信号２２は
ＶＲＡＭ６０へのメモリライト信号である。すなわち、
信号２１はＣＰＵ１０がアドレス０Ａ００００Ｈ〜０Ｂ
ＦＦＦＦＨに対するメモリリード命令を実行したときア
クティブとなり、信号２２はＣＰＵ１０がアドレス０Ａ
００００Ｈ〜０ＢＦＦＦＦＨに対するメモリライト命令
を実行したときにアクティブとなる。
とき、ＣＰＵ１０のメモリ空間上に置かれている。本構
成例では、このＶＲＡＭ６０のメモリアドレスを０Ａ０
００Ｈ〜０ＢＦＦＦＦＨ（Ｈは１６進数表示であること
を示す記号である）の１２８ＫＢとしよう。信号２１は
ＶＲＡＭ６０へのメモリリード信号であり、信号２２は
ＶＲＡＭ６０へのメモリライト信号である。すなわち、
信号２１はＣＰＵ１０がアドレス０Ａ００００Ｈ〜０Ｂ
ＦＦＦＦＨに対するメモリリード命令を実行したときア
クティブとなり、信号２２はＣＰＵ１０がアドレス０Ａ
００００Ｈ〜０ＢＦＦＦＦＨに対するメモリライト命令
を実行したときにアクティブとなる。
【００１１】ＣＰＵ１０がＶＲＡＭ６０からデータをリ
ードしたり、又はＶＲＡＭ６０へデータをライトしたり
する場合、調停回路５０に対して、ＶＲＡＭリード信号
２１又はＶＲＡＭライト信号２２を出す。すると、調停
回路５０はビデオコントローラ４０からのアクセス要求
を調べ、ビデオコントローラ４０からのＶＲＡＭ６０に
対するアクセスが終わり、ＣＰＵ１０にアクセス権が渡
されるまでＣＰＵ１０を待たせる。これは調停回路５０
がＣＰＵ１０に対してウェイト信号を出すことによって
行なわれる（ウェイト信号は図には示していない）。調
停回路５０はビデオコントローラ４０側に優先権をもた
せており、又ビデオコントローラ４０のＶＲＡＭ６０に
対するアクセス頻度はかなり高いため（高解像ビデオほ
どこの傾向が強い）、ＶＲＡＭ６０へのアクセスはほと
んどビテオコントローラ４０が占めており、ＣＰＵ１０
がアクセスできるのは、一定の周期の中で、あらかじめ
決められた一定の期間だけである。したがって、ＣＰＵ
１０からのＶＲＡＭアクセスの際に、ＣＰＵ１０にはか
なりのウェイト（数ウェイトから、場合によっては１０
ウェイトをこえることもある）が入ってしまう。このた
め、情報処理装置内の表示の処理速度が低速になってし
まう。
ードしたり、又はＶＲＡＭ６０へデータをライトしたり
する場合、調停回路５０に対して、ＶＲＡＭリード信号
２１又はＶＲＡＭライト信号２２を出す。すると、調停
回路５０はビデオコントローラ４０からのアクセス要求
を調べ、ビデオコントローラ４０からのＶＲＡＭ６０に
対するアクセスが終わり、ＣＰＵ１０にアクセス権が渡
されるまでＣＰＵ１０を待たせる。これは調停回路５０
がＣＰＵ１０に対してウェイト信号を出すことによって
行なわれる（ウェイト信号は図には示していない）。調
停回路５０はビデオコントローラ４０側に優先権をもた
せており、又ビデオコントローラ４０のＶＲＡＭ６０に
対するアクセス頻度はかなり高いため（高解像ビデオほ
どこの傾向が強い）、ＶＲＡＭ６０へのアクセスはほと
んどビテオコントローラ４０が占めており、ＣＰＵ１０
がアクセスできるのは、一定の周期の中で、あらかじめ
決められた一定の期間だけである。したがって、ＣＰＵ
１０からのＶＲＡＭアクセスの際に、ＣＰＵ１０にはか
なりのウェイト（数ウェイトから、場合によっては１０
ウェイトをこえることもある）が入ってしまう。このた
め、情報処理装置内の表示の処理速度が低速になってし
まう。
【００１２】次に、従来の情報処理装置の別の構成例を
図４に示す。これは図２の情報処理装置の表示部に対し
て、ライトバッファ１５５を追加して、ビデオメモリへ
のライトを高速化したものである。
図４に示す。これは図２の情報処理装置の表示部に対し
て、ライトバッファ１５５を追加して、ビデオメモリへ
のライトを高速化したものである。
【００１３】図４の従来の情報処理装置において、中央
演算処理装置（ＣＰＵ）１１０は表示部１３５に接続さ
れている。コマンドデコーダ１２０は、ＣＰＵ１１０の
実行するバスサイクルの種類を示す信号１１２をデコー
ドし、又アドレス情報も一緒にデコードして、情報処理
装置の各部に対するリードライト信号を作り出してい
る。図４では、表示部１３５に対するリードライト信号
（１２１および１２２）以外は省略してある。バス１１
３はＣＰＵ１１０のアドレスバスであり、バス１１４は
ＣＰＵ１１０のデータバスである。図４ではバス１１
３，１１４に表示部１３５のみが接続されているが、実
際にはこの他に、数多くのメモリ装置や入出力装置が接
続されている。表示部１３５はビデオコントローラ１４
０、表示用アクセス調停回路１５０、ライトバッファ１
５５、表示用ＶＲＡＭ１６０およびディスプレイ装置１
７０から構成されている。ビデオコントローラ１４０は
表示用ＶＲＡＭ１６０からデータを取り出して、これを
表示すべきフォーマットに変換して、表示制御信号１４
２としてディスプレイ装置１７０へ送る。表示制御信号
１４２にはディスプレイ装置１７０に移し出される画像
情報の他に、ディスプレイ装置１７０のタイミングを制
御する信号も含まれている。ビデオコントローラ１４０
が表示用ＶＲＡＭ１６０からデータを読み出す場合、調
停回路１５０に対してリード信号（図４には示されてい
ない）を出す。調停回路１５０はビデオコントローラ１
４０からの表示用ＶＲＡＭ１６０へのアクセス要求（リ
ード信号）と、ＣＰＵ１１０からのライトバッファ１５
５を介しての表示用ＶＲＡＭ１６０へのアクセス要求
（リード要求１５６、ライト信号１５７）との調停を取
り、両者が衝突しないように調停している。ライトバッ
ファ１５５を介してＣＰＵ１１０とビデオコントローラ
１４０からのアクセス要求が同時に起こった場合、調停
回路１５０はビテオコントローラ１４０を優先させ、ビ
デオコントローラ１４０が表示用ＶＲＡＭ６０からデー
タを読み出すまでの間、ＣＰＵ１１０又はライトバッフ
ァ１５５を待たせている。これは、ディスプレイ装置１
７０上に一瞬なりともゴミ（正しくはデータ）を表示さ
せたくないためである。調停回路の種類によっては、Ｃ
ＰＵからのアクセス（ＶＲＡＭへのリード、ライト）を
高速にするために、ＣＰＵ側を優先させる方式もある
が、この方式では、両者のアクセス要求が同時に起こっ
た場合、ＣＰＵにＶＲＡＭへのアクセス権を与え、ＣＰ
Ｕがアクセス中はビデオコントローラは待たされ表示す
べきデータが読み出せないため、その間、ディスプレイ
装置上にゴミがでてしまう。最近はディスプレイ装置な
どのユーザーインターフェースの部分を重視する傾向が
強く、ビデオコントローラ側を優先する調停方式が非常
に多い。調停回路１５０もこの方式を採用している。バ
ス１４３はビデオコンテローラ１４０のアドレスバスで
あり、バス１４４はビデオコントローラ１４０のデータ
バスであり、バス１４４はビデオコントローラ１４０の
データバスである。ライトバッファ１５５はリード信号
出力１５６と、ライト信号出力１５７を持つ。バス１５
８はライトバッファ１５５のアドレスバスであり、バス
１５９はライトバッファ１５５のデータバスである。
演算処理装置（ＣＰＵ）１１０は表示部１３５に接続さ
れている。コマンドデコーダ１２０は、ＣＰＵ１１０の
実行するバスサイクルの種類を示す信号１１２をデコー
ドし、又アドレス情報も一緒にデコードして、情報処理
装置の各部に対するリードライト信号を作り出してい
る。図４では、表示部１３５に対するリードライト信号
（１２１および１２２）以外は省略してある。バス１１
３はＣＰＵ１１０のアドレスバスであり、バス１１４は
ＣＰＵ１１０のデータバスである。図４ではバス１１
３，１１４に表示部１３５のみが接続されているが、実
際にはこの他に、数多くのメモリ装置や入出力装置が接
続されている。表示部１３５はビデオコントローラ１４
０、表示用アクセス調停回路１５０、ライトバッファ１
５５、表示用ＶＲＡＭ１６０およびディスプレイ装置１
７０から構成されている。ビデオコントローラ１４０は
表示用ＶＲＡＭ１６０からデータを取り出して、これを
表示すべきフォーマットに変換して、表示制御信号１４
２としてディスプレイ装置１７０へ送る。表示制御信号
１４２にはディスプレイ装置１７０に移し出される画像
情報の他に、ディスプレイ装置１７０のタイミングを制
御する信号も含まれている。ビデオコントローラ１４０
が表示用ＶＲＡＭ１６０からデータを読み出す場合、調
停回路１５０に対してリード信号（図４には示されてい
ない）を出す。調停回路１５０はビデオコントローラ１
４０からの表示用ＶＲＡＭ１６０へのアクセス要求（リ
ード信号）と、ＣＰＵ１１０からのライトバッファ１５
５を介しての表示用ＶＲＡＭ１６０へのアクセス要求
（リード要求１５６、ライト信号１５７）との調停を取
り、両者が衝突しないように調停している。ライトバッ
ファ１５５を介してＣＰＵ１１０とビデオコントローラ
１４０からのアクセス要求が同時に起こった場合、調停
回路１５０はビテオコントローラ１４０を優先させ、ビ
デオコントローラ１４０が表示用ＶＲＡＭ６０からデー
タを読み出すまでの間、ＣＰＵ１１０又はライトバッフ
ァ１５５を待たせている。これは、ディスプレイ装置１
７０上に一瞬なりともゴミ（正しくはデータ）を表示さ
せたくないためである。調停回路の種類によっては、Ｃ
ＰＵからのアクセス（ＶＲＡＭへのリード、ライト）を
高速にするために、ＣＰＵ側を優先させる方式もある
が、この方式では、両者のアクセス要求が同時に起こっ
た場合、ＣＰＵにＶＲＡＭへのアクセス権を与え、ＣＰ
Ｕがアクセス中はビデオコントローラは待たされ表示す
べきデータが読み出せないため、その間、ディスプレイ
装置上にゴミがでてしまう。最近はディスプレイ装置な
どのユーザーインターフェースの部分を重視する傾向が
強く、ビデオコントローラ側を優先する調停方式が非常
に多い。調停回路１５０もこの方式を採用している。バ
ス１４３はビデオコンテローラ１４０のアドレスバスで
あり、バス１４４はビデオコントローラ１４０のデータ
バスであり、バス１４４はビデオコントローラ１４０の
データバスである。ライトバッファ１５５はリード信号
出力１５６と、ライト信号出力１５７を持つ。バス１５
８はライトバッファ１５５のアドレスバスであり、バス
１５９はライトバッファ１５５のデータバスである。
【００１４】ライトバッファ１５５の機能を簡単に説明
しておく。ＣＰＵ１１０が表示用ＶＲＡＭ１６０からデ
ータを読み出す場合、ＶＲＡＭ１６０のアドレスがバス
１１３に出力され、ＶＲＡＭリード信号１２１がアクテ
ィブになる。バス１１３上のＶＲＡＭアドレス及びＶＲ
ＡＭリード信号１２１は、ライトバッファ１５５をその
まま通り抜けて、ライトバッファ１５５のアドレスバス
１５８及びライトバッファ１５５からのＶＲＡＭリード
信号出力１５６に至る。すなわち、ＶＲＡＭリード時に
は、バス１１３とバス１５８及び、信号線１２１と信号
線１５６は直接接続されているのと同じである。信号１
５６により調停回路１５０に対して、ＣＰＵ１１０から
のＶＲＡＭアクセス要求（リード要求）を出してから、
これが調停回路１５０に許可され、表示用ＶＲＡＭ１６
０のデータが読み出され、これがデータバス１５４とデ
ータバス１５９を通って、ライトバッファ１５５を通り
抜け（ＶＲＡＭリード時にはデータバス１５９とデータ
バス１１４は直接に接続される）ＣＰＵ１１０のデータ
バス１１４にたどりつくまでの間、ＣＰＵ１１０にはウ
ェィトがかけられている。又、ＣＰＵ１１０がデータを
表示用ＶＲＡＭ１６０に書き込む場合には、ＶＲＡＭの
アドレスがバス１１３に出力され、ＶＲＡＭに書き込む
べきデータがデータバス１１４に出力され、ＶＲＡＭラ
イト信号１２２がアクティブになる。ライトバッファ１
５５の中にはファーストインファーストアウトのバッフ
ァ（以下ＦＩＦＯバッファと記す）があり、アドレスバ
ス１１３及びデータバス１１４上のＶＲＡＭアドレス及
びＶＲＡＭデータは、いったんこのＦＩＦＯバッファに
書き込まれる。ＣＰＵ１１０からＦＩＦＯバッファへ書
き込みは、ＦＩＦＯバッファがフルでない限りゼロウェ
ィトでよい。すなわち、ライトバッファ１５５の働きに
より、ＶＲＡＭライト時にはＣＰＵ１１０にはウェィト
がかけられず、ゼロウェィトでＦＩＦＯバッファにデー
タを書き込み、そのあとＣＰＵ１１０はただちに次のコ
マンドを実行し始めることができる。ライトバッファ１
５５にいったん書き込まれたＶＲＡＭアドレス及びＶＲ
ＡＭデータは、その後、ライトバッファのアドレスバス
１５８及びデータバス１５９に出力され、それと同時に
ライト信号１５７もアクティブになり、調停回路１５０
に対してアクセス要求（表示用ＶＲＡＭ１６０へのライ
ト要求）が出される。調停回路１５０はビデオコントロ
ーラ１４０側のＶＲＡＭアクセスが終るまでの間、ライ
トバッファ１５５からのＶＲＡＭライト要求を待たせ、
ビデオコントローラ１４０からのアクセスが終りしだ
い、データバス１５９上のデータをデータバス１５４を
介して表示用ＶＲＡＭ１６０へ書き込む。すなわち、ラ
イトバッファ１５５の機能は、ＣＰＵ１１０からのＶＲ
ＡＭライト時に、アドレス及びデータをいったんライト
バッファ１５５中のＦＩＦＯバッファに取り込むことに
よって、ＣＰＵ１１０にウェィトをかけないことであ
り、ＶＲＡＭリード時は何の機能もしない。バス１５３
及びバス１５４は表示用ＶＲＡＭ１６０のアドレスバス
及びデータバスであり、ライトバッファ１５５のバス１
５８，１５９とビデオコントローラバス１４３，１４４
のうちの、調停回路１５０によってＶＲＡＭ１６０への
アクセス権が与えられた方のバスがこれに接続される。
しておく。ＣＰＵ１１０が表示用ＶＲＡＭ１６０からデ
ータを読み出す場合、ＶＲＡＭ１６０のアドレスがバス
１１３に出力され、ＶＲＡＭリード信号１２１がアクテ
ィブになる。バス１１３上のＶＲＡＭアドレス及びＶＲ
ＡＭリード信号１２１は、ライトバッファ１５５をその
まま通り抜けて、ライトバッファ１５５のアドレスバス
１５８及びライトバッファ１５５からのＶＲＡＭリード
信号出力１５６に至る。すなわち、ＶＲＡＭリード時に
は、バス１１３とバス１５８及び、信号線１２１と信号
線１５６は直接接続されているのと同じである。信号１
５６により調停回路１５０に対して、ＣＰＵ１１０から
のＶＲＡＭアクセス要求（リード要求）を出してから、
これが調停回路１５０に許可され、表示用ＶＲＡＭ１６
０のデータが読み出され、これがデータバス１５４とデ
ータバス１５９を通って、ライトバッファ１５５を通り
抜け（ＶＲＡＭリード時にはデータバス１５９とデータ
バス１１４は直接に接続される）ＣＰＵ１１０のデータ
バス１１４にたどりつくまでの間、ＣＰＵ１１０にはウ
ェィトがかけられている。又、ＣＰＵ１１０がデータを
表示用ＶＲＡＭ１６０に書き込む場合には、ＶＲＡＭの
アドレスがバス１１３に出力され、ＶＲＡＭに書き込む
べきデータがデータバス１１４に出力され、ＶＲＡＭラ
イト信号１２２がアクティブになる。ライトバッファ１
５５の中にはファーストインファーストアウトのバッフ
ァ（以下ＦＩＦＯバッファと記す）があり、アドレスバ
ス１１３及びデータバス１１４上のＶＲＡＭアドレス及
びＶＲＡＭデータは、いったんこのＦＩＦＯバッファに
書き込まれる。ＣＰＵ１１０からＦＩＦＯバッファへ書
き込みは、ＦＩＦＯバッファがフルでない限りゼロウェ
ィトでよい。すなわち、ライトバッファ１５５の働きに
より、ＶＲＡＭライト時にはＣＰＵ１１０にはウェィト
がかけられず、ゼロウェィトでＦＩＦＯバッファにデー
タを書き込み、そのあとＣＰＵ１１０はただちに次のコ
マンドを実行し始めることができる。ライトバッファ１
５５にいったん書き込まれたＶＲＡＭアドレス及びＶＲ
ＡＭデータは、その後、ライトバッファのアドレスバス
１５８及びデータバス１５９に出力され、それと同時に
ライト信号１５７もアクティブになり、調停回路１５０
に対してアクセス要求（表示用ＶＲＡＭ１６０へのライ
ト要求）が出される。調停回路１５０はビデオコントロ
ーラ１４０側のＶＲＡＭアクセスが終るまでの間、ライ
トバッファ１５５からのＶＲＡＭライト要求を待たせ、
ビデオコントローラ１４０からのアクセスが終りしだ
い、データバス１５９上のデータをデータバス１５４を
介して表示用ＶＲＡＭ１６０へ書き込む。すなわち、ラ
イトバッファ１５５の機能は、ＣＰＵ１１０からのＶＲ
ＡＭライト時に、アドレス及びデータをいったんライト
バッファ１５５中のＦＩＦＯバッファに取り込むことに
よって、ＣＰＵ１１０にウェィトをかけないことであ
り、ＶＲＡＭリード時は何の機能もしない。バス１５３
及びバス１５４は表示用ＶＲＡＭ１６０のアドレスバス
及びデータバスであり、ライトバッファ１５５のバス１
５８，１５９とビデオコントローラバス１４３，１４４
のうちの、調停回路１５０によってＶＲＡＭ１６０への
アクセス権が与えられた方のバスがこれに接続される。
【００１５】次に、ＣＰＵ１１０からの表示用ＶＲＡＭ
１６０に対するアクセス（リードとライト）について、
順を追って説明する。なお、本発明のポイントは、この
点にも関係している。
１６０に対するアクセス（リードとライト）について、
順を追って説明する。なお、本発明のポイントは、この
点にも関係している。
【００１６】表示用ＶＲＡＭ１６０はＣＰＵ１１０から
見たとき、ＣＰＵ１１０のメモリ空間上に置かれてい
る。本構成例では、このＶＲＡＭ１６０のメモリアドレ
スを０Ａ００００Ｈ〜０ＢＦＦＦＦＨの１２８ＫＢとし
よう。信号１２１はＶＲＡＭ１６０へのメモリリード信
号であり、信号１２２はＶＲＡＭ１６０へのメモリライ
ト信号である。すなわち、信号１２１はＣＰＵ１１０が
アドレス０Ａ００００Ｈ〜０ＢＦＦＦＦＨに対するメモ
リリード命令を実行したときアクティブとなり、又信号
１２２はＣＰＵ１１０がアドレス０Ａ００００Ｈ〜０Ｂ
ＦＦＦＦＨに対するメモリライト命令を実行したときに
アクティブとなる。
見たとき、ＣＰＵ１１０のメモリ空間上に置かれてい
る。本構成例では、このＶＲＡＭ１６０のメモリアドレ
スを０Ａ００００Ｈ〜０ＢＦＦＦＦＨの１２８ＫＢとし
よう。信号１２１はＶＲＡＭ１６０へのメモリリード信
号であり、信号１２２はＶＲＡＭ１６０へのメモリライ
ト信号である。すなわち、信号１２１はＣＰＵ１１０が
アドレス０Ａ００００Ｈ〜０ＢＦＦＦＦＨに対するメモ
リリード命令を実行したときアクティブとなり、又信号
１２２はＣＰＵ１１０がアドレス０Ａ００００Ｈ〜０Ｂ
ＦＦＦＦＨに対するメモリライト命令を実行したときに
アクティブとなる。
【００１７】ＣＰＵ１１０がＶＲＡＭ１６０へデータを
ライトする場合、ＣＰＵ１１０はいったんデータをライ
トバッファ１５５の中のＦＩＦＯバッファに書き込む。
この場合、ＣＰＵ１１０はＦＩＦＯバッファがフルでな
いかぎりゼロウェィトでライトバッファ１５５への書き
込みができ、ライトバッファ１５５に書き込まれたデー
タが実際に表示用ＶＲＡＭ１６０に書き込まれるのを待
たずに、次の命令に進むことができる。いったんライト
バッファ１５５の制御のもとに表示用ＶＲＡＭ１６０へ
書き込まれる。この場合、ライトバッファ１５５はライ
ト信号１５７によって調停回路１５０にライト要求を出
す。すると調停回路１５０はビデオコントローラ１４０
からのアクセス要求を調べ、ビデオコントローラ１４０
からのＶＲＡＭアクセスが終るまでライトバッファ１５
５を待させ、ビデオコントローラ１４０からのアクセス
が終りしだい、ライトバッファ１５５のデータを表示用
ＶＲＡＭ１６０へ書き込む。
ライトする場合、ＣＰＵ１１０はいったんデータをライ
トバッファ１５５の中のＦＩＦＯバッファに書き込む。
この場合、ＣＰＵ１１０はＦＩＦＯバッファがフルでな
いかぎりゼロウェィトでライトバッファ１５５への書き
込みができ、ライトバッファ１５５に書き込まれたデー
タが実際に表示用ＶＲＡＭ１６０に書き込まれるのを待
たずに、次の命令に進むことができる。いったんライト
バッファ１５５の制御のもとに表示用ＶＲＡＭ１６０へ
書き込まれる。この場合、ライトバッファ１５５はライ
ト信号１５７によって調停回路１５０にライト要求を出
す。すると調停回路１５０はビデオコントローラ１４０
からのアクセス要求を調べ、ビデオコントローラ１４０
からのＶＲＡＭアクセスが終るまでライトバッファ１５
５を待させ、ビデオコントローラ１４０からのアクセス
が終りしだい、ライトバッファ１５５のデータを表示用
ＶＲＡＭ１６０へ書き込む。
【００１８】又、ＣＰＵ１１０がＶＲＡＭ１６０からデ
ータをリードする場合は、ライトバッファ１５５はアド
レスバス１１３と１５８を、又データバス１１４と１５
９を、又ＶＲＡＭリード信号１２１と１５６をそれぞれ
接続してやるだけであり、ライトバッファ１５５自身は
何ら機能をもたない。ＣＰＵ１１０がＶＲＡＭ１６０を
リードするとき、ＶＲＡＭリード信号１２１がアクティ
ブとなり、これがライトバッファ１５５を通ってＶＲＡ
Ｍリード信号１５６となり、調停回路１５０に対してＶ
ＲＡＭリード要求が出される。すると調停回路１５０は
ビデオコントローラ１４０からのアクセス要求を調べ、
ビデオコントローラ１４０からのＶＲＡＭ１６０に対す
るアクセスが終り、ＣＰＵ側にアクセス権が渡されるま
で、ＣＰＵ１１０を待たせる。これは、調停回路１５０
がＣＰＵ１１０に対してウェィト信号を出すことによっ
て行なわれる（ウェィト信号は図には示していない）。
調停回路１５０はビデオコントローラ１４０側に優先権
をもたせており、又ビデオコントローラ１４０のＶＲＡ
Ｍ１６０に対するアクセス頻度はかなり高いため、ＶＲ
ＡＭ１６０のアクセスはほとんどビデオコントローラ１
４０側が占めており、ＣＰＵ１１０側がアクセスできる
のは、一定の周期の中であらかじめ決められた一定の期
間だけである。したがって、ＣＰＵ１１０がＶＲＡＭ１
６０からデータをリードする場合には、ＣＰＵ１１０に
はかなりのウェィト（数ウェィトから、場合によっては
１０ウェィトをこえることもある）が入ってしまう。
ータをリードする場合は、ライトバッファ１５５はアド
レスバス１１３と１５８を、又データバス１１４と１５
９を、又ＶＲＡＭリード信号１２１と１５６をそれぞれ
接続してやるだけであり、ライトバッファ１５５自身は
何ら機能をもたない。ＣＰＵ１１０がＶＲＡＭ１６０を
リードするとき、ＶＲＡＭリード信号１２１がアクティ
ブとなり、これがライトバッファ１５５を通ってＶＲＡ
Ｍリード信号１５６となり、調停回路１５０に対してＶ
ＲＡＭリード要求が出される。すると調停回路１５０は
ビデオコントローラ１４０からのアクセス要求を調べ、
ビデオコントローラ１４０からのＶＲＡＭ１６０に対す
るアクセスが終り、ＣＰＵ側にアクセス権が渡されるま
で、ＣＰＵ１１０を待たせる。これは、調停回路１５０
がＣＰＵ１１０に対してウェィト信号を出すことによっ
て行なわれる（ウェィト信号は図には示していない）。
調停回路１５０はビデオコントローラ１４０側に優先権
をもたせており、又ビデオコントローラ１４０のＶＲＡ
Ｍ１６０に対するアクセス頻度はかなり高いため、ＶＲ
ＡＭ１６０のアクセスはほとんどビデオコントローラ１
４０側が占めており、ＣＰＵ１１０側がアクセスできる
のは、一定の周期の中であらかじめ決められた一定の期
間だけである。したがって、ＣＰＵ１１０がＶＲＡＭ１
６０からデータをリードする場合には、ＣＰＵ１１０に
はかなりのウェィト（数ウェィトから、場合によっては
１０ウェィトをこえることもある）が入ってしまう。
【００１９】すなわち、図４の情報処理装置は図２の情
報処理装置と比較して、ライトバッファを付加すること
によりビデオメモリへのライトのスピードは大幅に改善
されたわけであるが、リードに関しては一切改善されて
いない。ビデオメモリからのリードのスピードの改善が
本発明の目的である。
報処理装置と比較して、ライトバッファを付加すること
によりビデオメモリへのライトのスピードは大幅に改善
されたわけであるが、リードに関しては一切改善されて
いない。ビデオメモリからのリードのスピードの改善が
本発明の目的である。
【００２０】次に、従来の情報処理装置のもう一つの例
を図８に示す。これは、本発明の第３の実施例（図５〜
図７）を説明するため従来例である。本発明の第３の実
施例については「実施例」の項で説明するが、これはメ
モリの有効利用に関するものであり、以下の図８の説明
では特にメモリのマッピングに注意されたい。図８の従
来の情報処理装置において、中央演算処理装置（ＣＰ
Ｕ）２１０は表示部２３０に接続されている。メモリ２
９０はランダムアクセスメモリ（ＲＡＭ）であり、メモ
リ２９１は読出し専用メモリ（ＲＯＭ）である。コマン
ドデコーダ２２０は、ＣＰＵ２１０の実行するバスサイ
クルの種類を示す信号２１２をデコードし、又アドレス
情報もいっしょにデコードして、情報処理装置の各部に
対するリードライト信号を作り出している。図８では、
表示部２３０に対するリードライト信号（２２１および
２２２）と、ＲＡＭ２９０に対するリードライト信号
（２９２および２９３）と、ＲＯＭ２９１に対するリー
ド信号２９４のみが示してある。ＣＰＵ２１０のバス２
１１は、アドレスバスとデータバスを含んでいる。図８
ではバス２１１には表示部２３０とＲＡＭ２９０とＲＯ
Ｍ２９１が接続されているが、実際にはこの他に、数多
くのメモリ装置や入出力装置が接続されている。表示部
２３０はビデオコントローラ２４０、表示用ＶＲＡＭア
クセス調停回路２５０、表示用ＶＲＡＭ２６０およびデ
ィスプレイ装置２７０から構成されている。ビデオコン
トローラ２４０は表示用ＶＲＡＭ２６０からデータを取
り出して、これを表示すべきフォーマットに変換して、
表示制御信号２４２としてディスプレイ装置２７０へ送
る。表示制御信号２４２には、ディスプレイ装置２７０
に写し出される画面情報の他に、ディスプレイ装置のタ
イミングを制御する信号も含まれている。ビデオコント
ローラ２４０が表示用ＶＲＡＭ２６０からデータを読み
出す場合、調停回路２５０に対してリード信号（図８に
は示されていない）を出す。調停回路２５０はビデオコ
ントローラ２４０からの表示用ＶＲＡＭ２６０へのアク
セス要求（リード信号）と、ＣＰＵ２１０からの表示用
ＶＲＭ２６０へのアクセス要求（リード信号、ライト信
号）との調停を取り、両者が衝突しないように調整して
いる。ＣＰＵ２１０とビデオコントローラ２４０からの
アクセス要求が同時に起こった場合、調停回路２５０は
ビデオコントローラ２４０を優先させ、ビデオコントロ
ーラ２４０が表示用ＶＲＡＭ２６０からデータを読み出
すまでの間、ＣＰＵ２１０を待たせている。
を図８に示す。これは、本発明の第３の実施例（図５〜
図７）を説明するため従来例である。本発明の第３の実
施例については「実施例」の項で説明するが、これはメ
モリの有効利用に関するものであり、以下の図８の説明
では特にメモリのマッピングに注意されたい。図８の従
来の情報処理装置において、中央演算処理装置（ＣＰ
Ｕ）２１０は表示部２３０に接続されている。メモリ２
９０はランダムアクセスメモリ（ＲＡＭ）であり、メモ
リ２９１は読出し専用メモリ（ＲＯＭ）である。コマン
ドデコーダ２２０は、ＣＰＵ２１０の実行するバスサイ
クルの種類を示す信号２１２をデコードし、又アドレス
情報もいっしょにデコードして、情報処理装置の各部に
対するリードライト信号を作り出している。図８では、
表示部２３０に対するリードライト信号（２２１および
２２２）と、ＲＡＭ２９０に対するリードライト信号
（２９２および２９３）と、ＲＯＭ２９１に対するリー
ド信号２９４のみが示してある。ＣＰＵ２１０のバス２
１１は、アドレスバスとデータバスを含んでいる。図８
ではバス２１１には表示部２３０とＲＡＭ２９０とＲＯ
Ｍ２９１が接続されているが、実際にはこの他に、数多
くのメモリ装置や入出力装置が接続されている。表示部
２３０はビデオコントローラ２４０、表示用ＶＲＡＭア
クセス調停回路２５０、表示用ＶＲＡＭ２６０およびデ
ィスプレイ装置２７０から構成されている。ビデオコン
トローラ２４０は表示用ＶＲＡＭ２６０からデータを取
り出して、これを表示すべきフォーマットに変換して、
表示制御信号２４２としてディスプレイ装置２７０へ送
る。表示制御信号２４２には、ディスプレイ装置２７０
に写し出される画面情報の他に、ディスプレイ装置のタ
イミングを制御する信号も含まれている。ビデオコント
ローラ２４０が表示用ＶＲＡＭ２６０からデータを読み
出す場合、調停回路２５０に対してリード信号（図８に
は示されていない）を出す。調停回路２５０はビデオコ
ントローラ２４０からの表示用ＶＲＡＭ２６０へのアク
セス要求（リード信号）と、ＣＰＵ２１０からの表示用
ＶＲＭ２６０へのアクセス要求（リード信号、ライト信
号）との調停を取り、両者が衝突しないように調整して
いる。ＣＰＵ２１０とビデオコントローラ２４０からの
アクセス要求が同時に起こった場合、調停回路２５０は
ビデオコントローラ２４０を優先させ、ビデオコントロ
ーラ２４０が表示用ＶＲＡＭ２６０からデータを読み出
すまでの間、ＣＰＵ２１０を待たせている。
【００２１】このように、ビデオコントローラ２４０側
を優先させるのは、ディスプレイ装置２７０上に一瞬な
りともゴミを表示させたくないためである。調停回路の
種類によっては、ＣＰＵからのアクセス（ＶＲＡＭへの
リード、ライト）を高速にするために、ＣＰＵ側を優先
させる方式もあるが、この方式では、両者のアクセス要
求が同時に起こった場合、ＣＰＵにＶＲＡＭへのアクセ
ス権を与え、ＣＰＵがアクセス中はビデオコントローラ
は待たされ、その間、表示すべきデータが読み出させな
いため、その間、ディスプレイ装置上にゴミがでてしま
う。最近はディスプレイ装置などのユーザインターフェ
ースの部分を重視する傾向が強く、ビデオコントローラ
側を優先する調停方式が多用されている。調停回路２５
０もこの方式を採用している。ビデオコントローラ２４
０のバス２４１はアドレスバスとデータバスを含んでい
る。２５１は表示用ＶＲＡＭ２６０のバス２５１には、
ＣＰＵバス２１１とビデオコントローラバス２４１のう
ちの、調停回路２５０によってアクセス権が与えられた
方が接続される。ＲＯＭ２９１にはＢＩＯＳ（Basic In
put Output System ）が格納されている。ＲＯＭ２９１
の容量は１２８ＫＢであり、ＣＰＵ２１０のメモリアド
レス空間上の０Ｅ００００Ｈ〜０ＦＦＦＦＦＨに置かれ
ている。信号２９４はＲＯＭリード信号であり、ＣＰＵ
２１０がアドレス０Ｅ００００Ｈ〜０ＦＦＦＦＦＨに対
するメモリリード命令を実行したときにアクティブとな
る。信号２９４はコマンドデコーダ２２０でデコードさ
れている。ＲＡＭ２９０はＣＰＵ２１０のメインメモリ
であり、容量は６４０ＫＢで、アドレスは００００００
Ｈ〜０９ＦＦＦＦＨである。信号２９２はＲＡＭリード
信号であり、又信号２９３はＲＡＭライト信号であり、
ともにコマンドデコーダ２２０でデコードされている。
信号２９２および２９３は、ＣＰＵ２１０がアドレス０
０００００Ｈ〜０９ＦＦＦＦＨに対してメモリリード命
令又はメモリライト命令を実行したときに、それぞれア
クティブとなる。
を優先させるのは、ディスプレイ装置２７０上に一瞬な
りともゴミを表示させたくないためである。調停回路の
種類によっては、ＣＰＵからのアクセス（ＶＲＡＭへの
リード、ライト）を高速にするために、ＣＰＵ側を優先
させる方式もあるが、この方式では、両者のアクセス要
求が同時に起こった場合、ＣＰＵにＶＲＡＭへのアクセ
ス権を与え、ＣＰＵがアクセス中はビデオコントローラ
は待たされ、その間、表示すべきデータが読み出させな
いため、その間、ディスプレイ装置上にゴミがでてしま
う。最近はディスプレイ装置などのユーザインターフェ
ースの部分を重視する傾向が強く、ビデオコントローラ
側を優先する調停方式が多用されている。調停回路２５
０もこの方式を採用している。ビデオコントローラ２４
０のバス２４１はアドレスバスとデータバスを含んでい
る。２５１は表示用ＶＲＡＭ２６０のバス２５１には、
ＣＰＵバス２１１とビデオコントローラバス２４１のう
ちの、調停回路２５０によってアクセス権が与えられた
方が接続される。ＲＯＭ２９１にはＢＩＯＳ（Basic In
put Output System ）が格納されている。ＲＯＭ２９１
の容量は１２８ＫＢであり、ＣＰＵ２１０のメモリアド
レス空間上の０Ｅ００００Ｈ〜０ＦＦＦＦＦＨに置かれ
ている。信号２９４はＲＯＭリード信号であり、ＣＰＵ
２１０がアドレス０Ｅ００００Ｈ〜０ＦＦＦＦＦＨに対
するメモリリード命令を実行したときにアクティブとな
る。信号２９４はコマンドデコーダ２２０でデコードさ
れている。ＲＡＭ２９０はＣＰＵ２１０のメインメモリ
であり、容量は６４０ＫＢで、アドレスは００００００
Ｈ〜０９ＦＦＦＦＨである。信号２９２はＲＡＭリード
信号であり、又信号２９３はＲＡＭライト信号であり、
ともにコマンドデコーダ２２０でデコードされている。
信号２９２および２９３は、ＣＰＵ２１０がアドレス０
０００００Ｈ〜０９ＦＦＦＦＨに対してメモリリード命
令又はメモリライト命令を実行したときに、それぞれア
クティブとなる。
【００２２】次に、ＣＰＵ２１０からの表示用ＶＲＡＭ
２６０に対するアクセス（リード、ライト）について説
明する。本発明のポイントは、この点にも関係してい
る。
２６０に対するアクセス（リード、ライト）について説
明する。本発明のポイントは、この点にも関係してい
る。
【００２３】表示用ＶＲＡＭ２６０はＣＰＵ２１０から
見たとき、ＣＰＵ２１０のメモリ空間上に置かれてい
る。本構成例では、このＶＲＡＭ２６０のメモリアドレ
スを０Ａ００００Ｈ〜０ＢＦＦＦＦＨの１２８ＫＢとし
よう。信号２２１はＶＲＡＭ２６０へのメモリリード信
号であり、信号２２２はＶＲＡＭ２６０へのメモリライ
ト信号である。すなわち、信号２２１はＣＰＵ２１０が
アドレス０Ａ００００Ｈ〜０ＢＦＦＦＦＨに対するメモ
リリード命令を実行したときアクティブとなり、又信号
２２２はＣＰＵ２１０がアドレス０Ａ００００Ｈ〜０Ｂ
ＦＦＦＦＨに対するメモリライト命令を実行したときに
アクティブとなる。
見たとき、ＣＰＵ２１０のメモリ空間上に置かれてい
る。本構成例では、このＶＲＡＭ２６０のメモリアドレ
スを０Ａ００００Ｈ〜０ＢＦＦＦＦＨの１２８ＫＢとし
よう。信号２２１はＶＲＡＭ２６０へのメモリリード信
号であり、信号２２２はＶＲＡＭ２６０へのメモリライ
ト信号である。すなわち、信号２２１はＣＰＵ２１０が
アドレス０Ａ００００Ｈ〜０ＢＦＦＦＦＨに対するメモ
リリード命令を実行したときアクティブとなり、又信号
２２２はＣＰＵ２１０がアドレス０Ａ００００Ｈ〜０Ｂ
ＦＦＦＦＨに対するメモリライト命令を実行したときに
アクティブとなる。
【００２４】ＣＰＵ２１０はＶＲＡＭ２６０からデータ
をリードしたり、又はＶＲＡＭ２６０へデータをライト
したりする場合、調停回路２５０に対して、ＶＲＡＭラ
イト信号２２２を出す。すると、調停回路２５０はビデ
オコントローラ２４０からのアクセス要求を調べ、ビデ
オコントローラ２４０からのＶＲＡＭ２６０に対するア
クセスが終り、ＣＰＵ２１０にアクセス権が渡されるま
で、ＣＰＵ２１０を待たせる。これは、調停回路２５０
がＣＰＵ２１０に対してウェィト信号を出すことによっ
て行なわれる（ウェィト信号は図にて示していない）。
そして、ビデオコントローラ２４０のアクセスが終りし
だい、ＣＰＵ２１０のアクセスが実行される。調停回路
２５０はビデオコントローラ２４０側に優先権をもたせ
ており、又ビデオコントローラ２４０のＶＲＡＭ２６０
に対するアクセス頻度はかなり高いため、ＲＡＭ２６０
へのアクセスはほとんどビデオコントローラ２４０が占
めており、ＣＰＵ２１０がアクセスできるのは、一定の
周期の中であらかじめ決められた一定の期間だけであ
る。したがって、ＣＰＵ２１０からのＶＲＡＭアクセス
の際に、ＣＰＵ２１０にはかなりのウェィト（数ウェィ
トから、場合によっては１０ウェィトをこえこともあ
る）が入ってしまう。
をリードしたり、又はＶＲＡＭ２６０へデータをライト
したりする場合、調停回路２５０に対して、ＶＲＡＭラ
イト信号２２２を出す。すると、調停回路２５０はビデ
オコントローラ２４０からのアクセス要求を調べ、ビデ
オコントローラ２４０からのＶＲＡＭ２６０に対するア
クセスが終り、ＣＰＵ２１０にアクセス権が渡されるま
で、ＣＰＵ２１０を待たせる。これは、調停回路２５０
がＣＰＵ２１０に対してウェィト信号を出すことによっ
て行なわれる（ウェィト信号は図にて示していない）。
そして、ビデオコントローラ２４０のアクセスが終りし
だい、ＣＰＵ２１０のアクセスが実行される。調停回路
２５０はビデオコントローラ２４０側に優先権をもたせ
ており、又ビデオコントローラ２４０のＶＲＡＭ２６０
に対するアクセス頻度はかなり高いため、ＲＡＭ２６０
へのアクセスはほとんどビデオコントローラ２４０が占
めており、ＣＰＵ２１０がアクセスできるのは、一定の
周期の中であらかじめ決められた一定の期間だけであ
る。したがって、ＣＰＵ２１０からのＶＲＡＭアクセス
の際に、ＣＰＵ２１０にはかなりのウェィト（数ウェィ
トから、場合によっては１０ウェィトをこえこともあ
る）が入ってしまう。
【００２５】
【発明が解決しようとする課題】ＣＰＵやメモリは年々
高速化されてきており、パーソナルコンピュータ等の情
報処理装置の処理速度もどんどん上がってきている。図
２の情報処理装置においても、ＣＰＵ１０及びバス１１
に接続されるメインメモリはかなり高速であり、ＣＰＵ
１０からのメインメモリに対するアクセスはゼロウェィ
トとなっている。しかしながら、ＣＰＵからＶＲＡＭ６
０へのアクセスのときには、ビデオコントローラとの調
停のためにかなり多くのウェィトが入ってしまい、この
ときだけ極端に遅くなってしまう。ＣＰＵやメインメモ
リが高速になっても表示部が低速だと情報処理装置全体
としてはあまり高速にはできず、表示部の高速化が大き
な課題となってきている。特に表示部をかなり頻繁に使
うプログラムにとっては大きな問題である。
高速化されてきており、パーソナルコンピュータ等の情
報処理装置の処理速度もどんどん上がってきている。図
２の情報処理装置においても、ＣＰＵ１０及びバス１１
に接続されるメインメモリはかなり高速であり、ＣＰＵ
１０からのメインメモリに対するアクセスはゼロウェィ
トとなっている。しかしながら、ＣＰＵからＶＲＡＭ６
０へのアクセスのときには、ビデオコントローラとの調
停のためにかなり多くのウェィトが入ってしまい、この
ときだけ極端に遅くなってしまう。ＣＰＵやメインメモ
リが高速になっても表示部が低速だと情報処理装置全体
としてはあまり高速にはできず、表示部の高速化が大き
な課題となってきている。特に表示部をかなり頻繁に使
うプログラムにとっては大きな問題である。
【００２６】表示部のメモリ（ビデオメモリと呼ぶ）に
対するアクセスのうち、メモリライトについてはライト
バッファ技術によって（図４参照）処理速度の高速化が
実現されてきているが、メモリリードについては適当な
高速化技術がかなった。
対するアクセスのうち、メモリライトについてはライト
バッファ技術によって（図４参照）処理速度の高速化が
実現されてきているが、メモリリードについては適当な
高速化技術がかなった。
【００２７】本発明の目的は表示部の高速化、特にＲＡ
Ｍからのデター読み出しを高速にするメモリリードの高
速化技術を提供することである。
Ｍからのデター読み出しを高速にするメモリリードの高
速化技術を提供することである。
【００２８】
【課題を解決するための手段】本発明の情報処理装置
は、中央演算処理装置と、ビデオコントローラと、表示
用ビデオメモリと、アクセス用ビデオメモリと、前記表
示用ビデオメモリ用のファーストインファーストアウト
バッファを含むライトバッファとを構成要素として有す
る情報処理装置であって、前記中央演算処理装置がビデ
オメモリにデータを書き込む際には、前記ライトバッフ
ァと前記アクセス用ビデオメモリの両者に同時に同一の
データを書き込み、前記中央演算処理装置がビデオメモ
リからデータを読み出す際には前記アクセス用ビデオメ
モリからデータを読み出し、そのことによって上記目的
を達成する。好ましくは、前記中央演算処理装置が前記
表示用ビデオメモリと前記アクセス用ビデオメモリに同
時に同一のデータを書き込む際に、前記中央演算処理装
置のバスサイクルに挿入されるウェイト数は前記ライト
バッファの状態に依存する。さらに好ましくは、前記中
央演算処理装置が前記アクセス用ビデオメモリからデー
タを読み出す際に中央演算処理装置に挿入されるウェイ
ト数は、前記アクセス用ビデオメモリを構成するメモリ
素子のデータ読み出し時間に依存し、前記ライトバッフ
ァの状態には依存しない。本発明の情報処理装置は、中
央演算装置処理と、表示用ビデオメモリと、アクセス用
ビデオメモリとを構成要素として有する情報処理装置で
あって、該情報処理装置は２つの動作モードを有し、動
作モード１においては（１−ａ）前記アクセス用ビデオ
メモリは前記表示用ビデオメモリと同一のアドレス上に
重複してマッピングされ、（１−ｂ）前記中央演算処理
装置がビデオメモリにデータを書き込む際には、前記表
示用ビデオメモリと前記アクセス用ビデオメモリの両者
に同時に書き込み、（１−ｃ）前記中央演算処理装置が
ビデオメモリからデータを読み出す際には前記アクセス
用ビデオメモリからデータを読み出し、動作モード２に
おいては（２−ａ）前記アクセス用ビデオメモリは前記
表示用ビデオメモリと異なるアドレス上にマッピングさ
れて、（２−ｂ）前記中央演算処理装置がビデオメモリ
にデータを書き込む際には前記表示用ビデオメモリに書
き込み、（２−ｃ）前記中央演算処理装置がビデオメモ
リからデータを読み出す際には、前記表示用ビデオメモ
リからデータを読み出し、そのことによって上記目的を
達成する。
は、中央演算処理装置と、ビデオコントローラと、表示
用ビデオメモリと、アクセス用ビデオメモリと、前記表
示用ビデオメモリ用のファーストインファーストアウト
バッファを含むライトバッファとを構成要素として有す
る情報処理装置であって、前記中央演算処理装置がビデ
オメモリにデータを書き込む際には、前記ライトバッフ
ァと前記アクセス用ビデオメモリの両者に同時に同一の
データを書き込み、前記中央演算処理装置がビデオメモ
リからデータを読み出す際には前記アクセス用ビデオメ
モリからデータを読み出し、そのことによって上記目的
を達成する。好ましくは、前記中央演算処理装置が前記
表示用ビデオメモリと前記アクセス用ビデオメモリに同
時に同一のデータを書き込む際に、前記中央演算処理装
置のバスサイクルに挿入されるウェイト数は前記ライト
バッファの状態に依存する。さらに好ましくは、前記中
央演算処理装置が前記アクセス用ビデオメモリからデー
タを読み出す際に中央演算処理装置に挿入されるウェイ
ト数は、前記アクセス用ビデオメモリを構成するメモリ
素子のデータ読み出し時間に依存し、前記ライトバッフ
ァの状態には依存しない。本発明の情報処理装置は、中
央演算装置処理と、表示用ビデオメモリと、アクセス用
ビデオメモリとを構成要素として有する情報処理装置で
あって、該情報処理装置は２つの動作モードを有し、動
作モード１においては（１−ａ）前記アクセス用ビデオ
メモリは前記表示用ビデオメモリと同一のアドレス上に
重複してマッピングされ、（１−ｂ）前記中央演算処理
装置がビデオメモリにデータを書き込む際には、前記表
示用ビデオメモリと前記アクセス用ビデオメモリの両者
に同時に書き込み、（１−ｃ）前記中央演算処理装置が
ビデオメモリからデータを読み出す際には前記アクセス
用ビデオメモリからデータを読み出し、動作モード２に
おいては（２−ａ）前記アクセス用ビデオメモリは前記
表示用ビデオメモリと異なるアドレス上にマッピングさ
れて、（２−ｂ）前記中央演算処理装置がビデオメモリ
にデータを書き込む際には前記表示用ビデオメモリに書
き込み、（２−ｃ）前記中央演算処理装置がビデオメモ
リからデータを読み出す際には、前記表示用ビデオメモ
リからデータを読み出し、そのことによって上記目的を
達成する。
【００２９】本発明の情報処理装置は、中央演算処理装
置と表示部とを有する情報処理装置において、前記表示
部の中の表示用ビデオメモリが前記中央演算処理装置の
メモリアドレス空間上におかれ、前記中央演算処理装置
が前記表示用ビデオメモリにデータを書き込む際、ＣＰ
Ｕデータと前記表示部内のレジスタデータとを演算処理
した結果を前記表示用ビデオメモリに書き込む機能を有
し、又前記中央演算処理装置が前記表示用ビデオメモリ
からデータを読み出す際、この表示用ビデオメモリから
読み出されたデータが前記表示部内のレジスタデータと
比較されその比較結果が前記中央演算処理装置に読み出
される機能を有するとき、該情報処理装置に、前記表示
用ビデオメモリと同一アドレスの２次メモリと、前記２
次メモリのリードライトを制御する２次メモリリードラ
イト制御回路を付加し、前記２次メモリリードライト制
御回路の中に、前記表示部の中のライト時の演算回路と
リード時の比較回路を組み込み、前記中央演算処理装置
が表示部へデータを書き込む際には前記表示用ビデオメ
モリと前記２次メモリにともにそれぞれ演算回路を通し
て同一データを書き込み、前記中央演算処理装置が表示
部からデータを読み出す際には前記２次メモリから比較
回路を通してデータを読み出すことにより、ビデオメモ
リのリード時間を短縮して、そのことによって上記目的
を達成する。さらに、本発明の表示部の高速化方法は、
中央演算処理装置と表示用ビデオメモリを内部に有する
表示部とを構成要素とする情報処理装置に対して、前記
表示用ビデオメモリと同一アドレスの２次メモリと、前
記表示部の中の表示用ビデオメモリのリードライトに関
係する部分を抽出してできた２次メモリリードライト制
御回路を付加し、前記中央演算処理装置からのライトの
際には前記表示用ビデオメモリと前記２次メモリに対し
て、データを書き込み、前記中央演算処理装置へのリー
ドの際には前記２次メモリからデータを読み出すことに
より、ビデオメモリのリード時間を短縮して、そのこと
によって上記目的を達成する。好ましくは、前記表示部
の中にライトバッファを有する。ある実施の形態では、
前記２次メモリの容量が前記表示用ビデオメモリの容量
より小さく、前記２次メモリは前記表示用ビデオメモリ
の一部分の２重化のために使われ、ビデオメモリのうち
の２重化された部分が高速である。さらに他の実施の形
態では、前記２次メモリはモードによって２つの使われ
方をし、モード１では前記表示用ビデオメモリの２重化
のために使われ、モード２では前記中央演算処理装置の
メインメモリの一部として使われる。
置と表示部とを有する情報処理装置において、前記表示
部の中の表示用ビデオメモリが前記中央演算処理装置の
メモリアドレス空間上におかれ、前記中央演算処理装置
が前記表示用ビデオメモリにデータを書き込む際、ＣＰ
Ｕデータと前記表示部内のレジスタデータとを演算処理
した結果を前記表示用ビデオメモリに書き込む機能を有
し、又前記中央演算処理装置が前記表示用ビデオメモリ
からデータを読み出す際、この表示用ビデオメモリから
読み出されたデータが前記表示部内のレジスタデータと
比較されその比較結果が前記中央演算処理装置に読み出
される機能を有するとき、該情報処理装置に、前記表示
用ビデオメモリと同一アドレスの２次メモリと、前記２
次メモリのリードライトを制御する２次メモリリードラ
イト制御回路を付加し、前記２次メモリリードライト制
御回路の中に、前記表示部の中のライト時の演算回路と
リード時の比較回路を組み込み、前記中央演算処理装置
が表示部へデータを書き込む際には前記表示用ビデオメ
モリと前記２次メモリにともにそれぞれ演算回路を通し
て同一データを書き込み、前記中央演算処理装置が表示
部からデータを読み出す際には前記２次メモリから比較
回路を通してデータを読み出すことにより、ビデオメモ
リのリード時間を短縮して、そのことによって上記目的
を達成する。さらに、本発明の表示部の高速化方法は、
中央演算処理装置と表示用ビデオメモリを内部に有する
表示部とを構成要素とする情報処理装置に対して、前記
表示用ビデオメモリと同一アドレスの２次メモリと、前
記表示部の中の表示用ビデオメモリのリードライトに関
係する部分を抽出してできた２次メモリリードライト制
御回路を付加し、前記中央演算処理装置からのライトの
際には前記表示用ビデオメモリと前記２次メモリに対し
て、データを書き込み、前記中央演算処理装置へのリー
ドの際には前記２次メモリからデータを読み出すことに
より、ビデオメモリのリード時間を短縮して、そのこと
によって上記目的を達成する。好ましくは、前記表示部
の中にライトバッファを有する。ある実施の形態では、
前記２次メモリの容量が前記表示用ビデオメモリの容量
より小さく、前記２次メモリは前記表示用ビデオメモリ
の一部分の２重化のために使われ、ビデオメモリのうち
の２重化された部分が高速である。さらに他の実施の形
態では、前記２次メモリはモードによって２つの使われ
方をし、モード１では前記表示用ビデオメモリの２重化
のために使われ、モード２では前記中央演算処理装置の
メインメモリの一部として使われる。
【００３０】本発明の表示部の高速化方法は、中央演算
処理装置と表示用ビデオメモリを内部に有し、キャラク
タモードとグラッフィックスモードをもつ表示部とを構
成要素とする情報処理装置に対して前記表示用ビデオメ
モリのうちのキャラクタモードで使用する領域を２重化
してこれを２次メモリとし、前記表示部がキャラクタモ
ードのとき、前記中央演算処理装置からのライトの際に
は前記表示用ビデオメモリと前記２次メモリに対してデ
ータを書き込み、前記中央演算処理装置へのリードの際
には前記２次メモリからデータを読み出すことにより、
キャラクタモード時のビデオメモリリード時間を短縮し
て、そのことによって上記目的を達成する。さらに本発
明の表示部の高速化方法は、中央演算処理装置と表示用
ビデオメモリを内部に有し、前記中央演算処理装置のメ
モリアドレスとビデオメモリとが１対１に対応した表示
モードと１対１に対応しない表示モードを共にもつ表示
部とを構成要素とする情報処理装置に対して、前記表示
用ビデオメモリのうちの前記１対１対応表示モードで使
用する領域を２重化してこれを２次メモリとし、前記表
示部が前記１対１対応表示モードのとき、前記中央演算
処理装置からのライトの際には前記表示用ビデオメモリ
と前記２次メモリに対してデータを書き込み、前記中央
演算処理装置へのリードの際には前記２次メモリからデ
ータを読み出すことにより、前記１対１対応表示モード
時のビデオメモリリード時間を短縮して、そのことによ
って上記目的を達成する。本発明の表示制御ワンチップ
ＩＣは、表示用ビデオメモリと２次メモリの２つのメモ
リを制御可能な表示制御ワンチップＩＣであって、前記
表示用ビデオメモリをビデオメモリとして利用し、前記
２次メモリを中央演算処理装置のメインメモリの一部と
して利用する第１のメモリモードと、前記表示用ビデオ
メモリと前記２次メモリとを中央演算処理装置の同一メ
モリアドレス空間上に重複してマッピングし、ともにビ
デオメモリとして利用する第２のメモリモードと、前記
表示用ビデオメモリと前記２次メモリとをたし合わせ、
ビデオメモリとして利用する第３のメモリモードとを制
御可能であり、そのことによって上記目的を達成する。
好ましくは、第１、第２および第３のメモリモードのう
ちのいずれか２つのメモリモードを制御可能である。本
発明の情報処理装置は、ディスプレイ装置への描画機能
をオフし、ビデオメモリへのアクセス権の全てを中央演
算処理装置に与えることのできるスクリーンオフ機能を
有する第１および第２表示制御部を並列に並べ、ディス
プレイ装置は前記第１表示制御部に接続し、前記第１、
第２表示制御部にそれぞれ同一容量のメモリとして表示
用ＶＲＡＭと２次メモリを接続し、この２つのメモリを
前記中央演算処理装置の同一アドレス空間上に重複して
マッピングし、前記第１表示制御部のスクリーンオフ機
能を無効に設定し、前記第２表示制御部のスクリーンオ
フ機能を有効に設定しておき、前記中央演算処理装置が
ビデオメモリへデータをライトする際には前記表示用ビ
デオメモリと前記２次メモリに同一のデータを同時に書
き込み、前記中央演算処理装置がビデオメモリよりデー
タをリードする場合には、前記２次メモリよりデータを
読み出すことによりビデオメモリのリード時間を短縮し
て、そのことによって上記目的を達成する。本発明は、
既存の表示回路の高速化をねらいとするものである、既
存の表示回路にはほとんど変更を加えず、これにＶＲＡ
ＭとＶＲＡＭのアクセスを制御する簡単な回路（これを
ビデオアクセレータと呼ぶことにする）を追加するだけ
で既存の表示回路を高速化しようとするものである。本
発明による高速化の手法は既存の表示回路の内部の構成
に無関係に、いずれの表示回路に対しても適用できるも
のである。
処理装置と表示用ビデオメモリを内部に有し、キャラク
タモードとグラッフィックスモードをもつ表示部とを構
成要素とする情報処理装置に対して前記表示用ビデオメ
モリのうちのキャラクタモードで使用する領域を２重化
してこれを２次メモリとし、前記表示部がキャラクタモ
ードのとき、前記中央演算処理装置からのライトの際に
は前記表示用ビデオメモリと前記２次メモリに対してデ
ータを書き込み、前記中央演算処理装置へのリードの際
には前記２次メモリからデータを読み出すことにより、
キャラクタモード時のビデオメモリリード時間を短縮し
て、そのことによって上記目的を達成する。さらに本発
明の表示部の高速化方法は、中央演算処理装置と表示用
ビデオメモリを内部に有し、前記中央演算処理装置のメ
モリアドレスとビデオメモリとが１対１に対応した表示
モードと１対１に対応しない表示モードを共にもつ表示
部とを構成要素とする情報処理装置に対して、前記表示
用ビデオメモリのうちの前記１対１対応表示モードで使
用する領域を２重化してこれを２次メモリとし、前記表
示部が前記１対１対応表示モードのとき、前記中央演算
処理装置からのライトの際には前記表示用ビデオメモリ
と前記２次メモリに対してデータを書き込み、前記中央
演算処理装置へのリードの際には前記２次メモリからデ
ータを読み出すことにより、前記１対１対応表示モード
時のビデオメモリリード時間を短縮して、そのことによ
って上記目的を達成する。本発明の表示制御ワンチップ
ＩＣは、表示用ビデオメモリと２次メモリの２つのメモ
リを制御可能な表示制御ワンチップＩＣであって、前記
表示用ビデオメモリをビデオメモリとして利用し、前記
２次メモリを中央演算処理装置のメインメモリの一部と
して利用する第１のメモリモードと、前記表示用ビデオ
メモリと前記２次メモリとを中央演算処理装置の同一メ
モリアドレス空間上に重複してマッピングし、ともにビ
デオメモリとして利用する第２のメモリモードと、前記
表示用ビデオメモリと前記２次メモリとをたし合わせ、
ビデオメモリとして利用する第３のメモリモードとを制
御可能であり、そのことによって上記目的を達成する。
好ましくは、第１、第２および第３のメモリモードのう
ちのいずれか２つのメモリモードを制御可能である。本
発明の情報処理装置は、ディスプレイ装置への描画機能
をオフし、ビデオメモリへのアクセス権の全てを中央演
算処理装置に与えることのできるスクリーンオフ機能を
有する第１および第２表示制御部を並列に並べ、ディス
プレイ装置は前記第１表示制御部に接続し、前記第１、
第２表示制御部にそれぞれ同一容量のメモリとして表示
用ＶＲＡＭと２次メモリを接続し、この２つのメモリを
前記中央演算処理装置の同一アドレス空間上に重複して
マッピングし、前記第１表示制御部のスクリーンオフ機
能を無効に設定し、前記第２表示制御部のスクリーンオ
フ機能を有効に設定しておき、前記中央演算処理装置が
ビデオメモリへデータをライトする際には前記表示用ビ
デオメモリと前記２次メモリに同一のデータを同時に書
き込み、前記中央演算処理装置がビデオメモリよりデー
タをリードする場合には、前記２次メモリよりデータを
読み出すことによりビデオメモリのリード時間を短縮し
て、そのことによって上記目的を達成する。本発明は、
既存の表示回路の高速化をねらいとするものである、既
存の表示回路にはほとんど変更を加えず、これにＶＲＡ
ＭとＶＲＡＭのアクセスを制御する簡単な回路（これを
ビデオアクセレータと呼ぶことにする）を追加するだけ
で既存の表示回路を高速化しようとするものである。本
発明による高速化の手法は既存の表示回路の内部の構成
に無関係に、いずれの表示回路に対しても適用できるも
のである。
【００３１】
【実施例】本発明の第１の実施例について説明してい
く。図１が本発明による情報処理装置の実施例であり、
これに対応する従来技術は図２である。
く。図１が本発明による情報処理装置の実施例であり、
これに対応する従来技術は図２である。
【００３２】図１のＣＰＵ１０、コマンドデコーダ２
０、表示部３０は図２と全く同じものである。ＶＲＡＭ
リード信号２１およびＶＲＡＭライト信号２２も図２と
全く同じものである（結線は一部ちがっている）。図１
が図２とちがっている点は、アクセス用ＶＲＡＭ８０が
付加された点と、表示用ＶＲＡＭアクセス調停回路５０
のＲＤ端子が図２ではＶＲＡＭリード信号２１に接続さ
れていたのに対し、図１ではグランドに接続されている
点の、２点のみである。
０、表示部３０は図２と全く同じものである。ＶＲＡＭ
リード信号２１およびＶＲＡＭライト信号２２も図２と
全く同じものである（結線は一部ちがっている）。図１
が図２とちがっている点は、アクセス用ＶＲＡＭ８０が
付加された点と、表示用ＶＲＡＭアクセス調停回路５０
のＲＤ端子が図２ではＶＲＡＭリード信号２１に接続さ
れていたのに対し、図１ではグランドに接続されている
点の、２点のみである。
【００３３】アクセス用ＶＲＡＭ８０はＣＰＵバス１１
に接続されており、そのＲＤ端子、ＷＲ端子にはＶＲＡ
Ｍリード信号２１およびＶＲＡＭライト信号２２がそれ
ぞれ接続されている。
に接続されており、そのＲＤ端子、ＷＲ端子にはＶＲＡ
Ｍリード信号２１およびＶＲＡＭライト信号２２がそれ
ぞれ接続されている。
【００３４】ＣＰＵ１０がアドレス０Ａ００００Ｈ〜０
ＢＦＦＦＦＨに対してメモリライトコマンドを実行した
とき（すなわちビデオメモリへライトしたとき）ＶＲＡ
Ｍライト信号２２がアクティブとなり、表示用ＶＲＡＭ
６０とアクセス用ＶＲＡＭ８０に同一のデータが同時に
書き込まれる。ＣＰＵ１０がアクセス用ＶＲＡＭ８０の
みにデータを書き込むのであれば、ＣＰＵ１０は非常に
少ないウェィト数（アクセス用ＶＲＡＭ８０の素子のス
ピードに依存する）でデータを書き込めるわけである
が、ＶＲＡＭ６０と８０へ同時に書き込む場合、ＣＰＵ
１０のウェィト数は遅い方のウェィト数、すなわちＶＲ
ＡＭ６０側のウェィト数にせざるを得ない。したがっ
て、ＶＲＡＭライトの際のウェィト数は従来（図２）と
同じである。
ＢＦＦＦＦＨに対してメモリライトコマンドを実行した
とき（すなわちビデオメモリへライトしたとき）ＶＲＡ
Ｍライト信号２２がアクティブとなり、表示用ＶＲＡＭ
６０とアクセス用ＶＲＡＭ８０に同一のデータが同時に
書き込まれる。ＣＰＵ１０がアクセス用ＶＲＡＭ８０の
みにデータを書き込むのであれば、ＣＰＵ１０は非常に
少ないウェィト数（アクセス用ＶＲＡＭ８０の素子のス
ピードに依存する）でデータを書き込めるわけである
が、ＶＲＡＭ６０と８０へ同時に書き込む場合、ＣＰＵ
１０のウェィト数は遅い方のウェィト数、すなわちＶＲ
ＡＭ６０側のウェィト数にせざるを得ない。したがっ
て、ＶＲＡＭライトの際のウェィト数は従来（図２）と
同じである。
【００３５】アクセス用ＶＲＡＭ８０と表示用ＶＲＡＭ
６０へ書き込みタイミングを別々に制御してライトを高
速化する手法はいろいろあるが、本実施例では同一のラ
イトタイミングを使っている。これによって、複雑な回
路が一切不要となるからである。なお、ＶＲＡＭライト
の際のウェィト信号（図には示されていない）は調停回
路５０が出している。
６０へ書き込みタイミングを別々に制御してライトを高
速化する手法はいろいろあるが、本実施例では同一のラ
イトタイミングを使っている。これによって、複雑な回
路が一切不要となるからである。なお、ＶＲＡＭライト
の際のウェィト信号（図には示されていない）は調停回
路５０が出している。
【００３６】アクセス用ＶＲＡＭ８０と表示用ＶＲＡＭ
６０に対しては、常に同一のデータが同時に書き込まれ
ているため、これらの内容は常に同じであるといえる。
ただし、電源ＯＮから、ＶＲＡＭがイニシャライズされ
て、ＶＲＡＭの全領域に初期データが書き込まれるまで
の間は、同一であるという保証はない。したがって、Ｖ
ＲＡＭのデータを読み出したいときは、表示用ＶＲＡＭ
６０から読み出してもよいし、アクセス用ＶＲＡＭ８０
から読み出してもよいわけである。となると、当然アク
セス用ＶＲＡＭ８０から読み出した方がよい。なぜなら
高速に読み出せるからである。このため、ＶＲＡＭリー
ド信号２１がアクセス用ＶＲＡＭ８０のＲＤ端子に接続
され、調停回路５０のＲＤ端子がグランドに接続されて
いる。
６０に対しては、常に同一のデータが同時に書き込まれ
ているため、これらの内容は常に同じであるといえる。
ただし、電源ＯＮから、ＶＲＡＭがイニシャライズされ
て、ＶＲＡＭの全領域に初期データが書き込まれるまで
の間は、同一であるという保証はない。したがって、Ｖ
ＲＡＭのデータを読み出したいときは、表示用ＶＲＡＭ
６０から読み出してもよいし、アクセス用ＶＲＡＭ８０
から読み出してもよいわけである。となると、当然アク
セス用ＶＲＡＭ８０から読み出した方がよい。なぜなら
高速に読み出せるからである。このため、ＶＲＡＭリー
ド信号２１がアクセス用ＶＲＡＭ８０のＲＤ端子に接続
され、調停回路５０のＲＤ端子がグランドに接続されて
いる。
【００３７】ＣＰＵ１０がアドレス０Ａ００００Ｈ〜０
ＢＦＦＦＦＨに対してリードコマンドを実行したとき
（すなわちビデオメモリをリードしたとき）、ＶＲＡＭ
リード信号２１がアクティブとなり、アクセス用ＶＲＡ
Ｍ８０がリードされる。このときのＣＰＵ１０のウェィ
ト数は、アクセス用ＶＲＡＭ８０の素子のスピードによ
り決まるわけであるが、図２の調停回路５０を介しての
表示用ＶＲＡＭ６０へのリードのときのウェィト数に比
べて非常に少なくなる。ちなみに、ＣＰＵ１０に米国イ
ンテル社製の８０２８６の１０ＭＨz バージョンを使
い、ＶＲＡＭをアクセスタイム１００ｎｓのＤＲＡＭで
構成した場合、ゼロウェィトとなる。
ＢＦＦＦＦＨに対してリードコマンドを実行したとき
（すなわちビデオメモリをリードしたとき）、ＶＲＡＭ
リード信号２１がアクティブとなり、アクセス用ＶＲＡ
Ｍ８０がリードされる。このときのＣＰＵ１０のウェィ
ト数は、アクセス用ＶＲＡＭ８０の素子のスピードによ
り決まるわけであるが、図２の調停回路５０を介しての
表示用ＶＲＡＭ６０へのリードのときのウェィト数に比
べて非常に少なくなる。ちなみに、ＣＰＵ１０に米国イ
ンテル社製の８０２８６の１０ＭＨz バージョンを使
い、ＶＲＡＭをアクセスタイム１００ｎｓのＤＲＡＭで
構成した場合、ゼロウェィトとなる。
【００３８】以上に説明したように、図１の本発明に係
る実施例による情報処理装置では、ＶＲＡＭを２重化す
ることにより、従来に比べて、ＶＲＡＭリードを画期的
に高速化することができた。
る実施例による情報処理装置では、ＶＲＡＭを２重化す
ることにより、従来に比べて、ＶＲＡＭリードを画期的
に高速化することができた。
【００３９】図２の既存の表示回路に対して、図１の実
施例は単にアクセス用ＶＲＡＭ８０を追加したのみであ
り、他はほとんど修正していない。特に新たな制御回路
等の追加は一切ない。にもかかわらず、ビデオメモリの
リード時間は非常に短縮され、この技術は容易に応用で
きる。しかも、図１の表示部３０の内部構造については
特に限定するものではなく、一般的な表示回路に対し
て、この技術は広く適用できる。ただし、次の点にだけ
は注意されたい。というのは、図１の表示部３０におい
て、ビデオメモリはＣＰＵのメモリアドレス空間上にお
かれており、かつＣＰＵのメモリアドレスとビデオメモ
リとが一対一に対応しており、あるアドレスに書込んだ
データは必ず同一アドレスをリードすることによって、
書き込んだデータそのものが読み出されるという関係が
成りたっているということである。すなわち、簡単にい
うと、図１のビデオメモリはＣＰＵから見てデータのリ
ードライトに関してはメインメモリと全く同じであると
いうことである。
施例は単にアクセス用ＶＲＡＭ８０を追加したのみであ
り、他はほとんど修正していない。特に新たな制御回路
等の追加は一切ない。にもかかわらず、ビデオメモリの
リード時間は非常に短縮され、この技術は容易に応用で
きる。しかも、図１の表示部３０の内部構造については
特に限定するものではなく、一般的な表示回路に対し
て、この技術は広く適用できる。ただし、次の点にだけ
は注意されたい。というのは、図１の表示部３０におい
て、ビデオメモリはＣＰＵのメモリアドレス空間上にお
かれており、かつＣＰＵのメモリアドレスとビデオメモ
リとが一対一に対応しており、あるアドレスに書込んだ
データは必ず同一アドレスをリードすることによって、
書き込んだデータそのものが読み出されるという関係が
成りたっているということである。すなわち、簡単にい
うと、図１のビデオメモリはＣＰＵから見てデータのリ
ードライトに関してはメインメモリと全く同じであると
いうことである。
【００４０】表示回路の種類によっては、このような関
係が成りたたないものがある。たとえば、ビデオメモリ
へのライトの際に、ＣＰＵのデータと他のデータ（例え
ば、ビデオコントローラ内のＩ／Ｏレジスタのデータと
か、ビデオメモリから前もって読み出されて表示回路内
に格納されているデータ等）とを論理演算してから書き
込むようなものがある。又、ビデオメモリからデータを
リードする際、ビデオメモリのデータとビデオコントロ
ーラ内の他のデータとを比較し、その比較結果をリード
データとするようなものもある。このような場合には、
ビデオメモリはＣＰＵから見てリードライトに関してメ
インメモリと同じではなく、図１の回路をそのままは適
用できず多少修正が必要となる。ただし、基本的な考え
方は図１と同様であり、これについては後述する。
係が成りたたないものがある。たとえば、ビデオメモリ
へのライトの際に、ＣＰＵのデータと他のデータ（例え
ば、ビデオコントローラ内のＩ／Ｏレジスタのデータと
か、ビデオメモリから前もって読み出されて表示回路内
に格納されているデータ等）とを論理演算してから書き
込むようなものがある。又、ビデオメモリからデータを
リードする際、ビデオメモリのデータとビデオコントロ
ーラ内の他のデータとを比較し、その比較結果をリード
データとするようなものもある。このような場合には、
ビデオメモリはＣＰＵから見てリードライトに関してメ
インメモリと同じではなく、図１の回路をそのままは適
用できず多少修正が必要となる。ただし、基本的な考え
方は図１と同様であり、これについては後述する。
【００４１】次に、本発明の第２の実施例を図３に示
し、これについて説明していく。第２の実施例（図３）
に対応する従来技術は図４である。表示部内にライトバ
ッファを有する情報処理装置に対して、改善を加えたも
のが図３の情報処理装置であり、以下順に説明してい
く。
し、これについて説明していく。第２の実施例（図３）
に対応する従来技術は図４である。表示部内にライトバ
ッファを有する情報処理装置に対して、改善を加えたも
のが図３の情報処理装置であり、以下順に説明してい
く。
【００４２】図３のＣＰＵ１１０、コマンドデコーダ１
２０、表示部１３５は図４と全く同じものである。ＶＲ
ＡＭリード信号１２１およびＶＲＡＭライト信号１２２
も、図４と全く同じものである（結線は一部ちがってい
る）。図３が図４とちがっている点は、アクセス用ＶＲ
ＡＭ１８０が付加された点と、ライトバッファ１５５の
ＲＤ入力端子が図４ではＶＲＡＭリード信号１２１に接
続されていたのに対し、図３ではグランドに接続されて
いる点の、２点のみである。
２０、表示部１３５は図４と全く同じものである。ＶＲ
ＡＭリード信号１２１およびＶＲＡＭライト信号１２２
も、図４と全く同じものである（結線は一部ちがってい
る）。図３が図４とちがっている点は、アクセス用ＶＲ
ＡＭ１８０が付加された点と、ライトバッファ１５５の
ＲＤ入力端子が図４ではＶＲＡＭリード信号１２１に接
続されていたのに対し、図３ではグランドに接続されて
いる点の、２点のみである。
【００４３】アクセス用ＶＲＡＭ１８０はＣＰＵバス１
１３、１１４に接続されており、そのＲＤ端子、ＷＲ端
子にはＶＲＡＭリード信号１２１およびＶＲＡＭライト
信号１２２がそれぞれ接続されている。
１３、１１４に接続されており、そのＲＤ端子、ＷＲ端
子にはＶＲＡＭリード信号１２１およびＶＲＡＭライト
信号１２２がそれぞれ接続されている。
【００４４】ＣＰＵ１１０がアドレス０Ａ００００Ｈ〜
０ＢＦＦＦＦＨに対してメモリライトコマンドを実行し
たとき（すなわちＶＲＡＭへライトしたとき）ＶＲＡＭ
ライト信号１２２がアクティブとなり、ライトバッファ
１５５とアクセス用ＶＲＡＭ１８０に同一のデータが同
時に書き込まれる。アクセス用ＶＲＡＭ１８０へはゼロ
ウェィトでの書き込みが可能であるため、ＣＰＵ１１０
からのＶＲＡＭライトはゼロウェィトで実行できる。こ
れは図４と同様である。ライトバッファ１５５へ書き込
まれデータは、その後、調停回路１５０を介して表示用
ＶＲＡＭ１６０へ書き込まれる。これも図４の場合と同
じである。
０ＢＦＦＦＦＨに対してメモリライトコマンドを実行し
たとき（すなわちＶＲＡＭへライトしたとき）ＶＲＡＭ
ライト信号１２２がアクティブとなり、ライトバッファ
１５５とアクセス用ＶＲＡＭ１８０に同一のデータが同
時に書き込まれる。アクセス用ＶＲＡＭ１８０へはゼロ
ウェィトでの書き込みが可能であるため、ＣＰＵ１１０
からのＶＲＡＭライトはゼロウェィトで実行できる。こ
れは図４と同様である。ライトバッファ１５５へ書き込
まれデータは、その後、調停回路１５０を介して表示用
ＶＲＡＭ１６０へ書き込まれる。これも図４の場合と同
じである。
【００４５】アクセス用ＶＲＡＭ１８０と表示用ＶＲＡ
Ｍ１６０に対しては常に同一のデータが書き込まれてい
るため、これらの内容は同じであるといえる。ただし、
電源ＯＮから、ＶＲＡＭがイニシャライズされて、ＶＲ
ＡＭの全領域に初期データが書き込まれるまでの間は、
同一であるという保証はない。したがって、ＶＲＡＭの
データを読み出したいときは、表示用ＶＲＡＭ１６０か
ら読み出してもよいし、アクセス用ＶＲＡＭ１８０から
読み出してもよいわけである。となると、当然に高速に
読み出させるＶＲＡＭ１８０から読み出した方がよい。
ＶＲＡＭリード信号１２１がアクセス用ＶＲＡＭ１８０
のＲＤ端子に接続され、ライトバッファ１５５のＲＤ端
子がグランドに接続されているのはこのためである。
Ｍ１６０に対しては常に同一のデータが書き込まれてい
るため、これらの内容は同じであるといえる。ただし、
電源ＯＮから、ＶＲＡＭがイニシャライズされて、ＶＲ
ＡＭの全領域に初期データが書き込まれるまでの間は、
同一であるという保証はない。したがって、ＶＲＡＭの
データを読み出したいときは、表示用ＶＲＡＭ１６０か
ら読み出してもよいし、アクセス用ＶＲＡＭ１８０から
読み出してもよいわけである。となると、当然に高速に
読み出させるＶＲＡＭ１８０から読み出した方がよい。
ＶＲＡＭリード信号１２１がアクセス用ＶＲＡＭ１８０
のＲＤ端子に接続され、ライトバッファ１５５のＲＤ端
子がグランドに接続されているのはこのためである。
【００４６】ＣＰＵ１１０がアドレス０Ａ００００Ｈ〜
０ＢＦＦＦＦＨに対してリードコマンドを実行したとき
（すなわちＶＲＡＭをリードしたとき）、ＶＲＡＭリー
ド信号１２１がアクティブとなり、アクセス用ＶＲＡＭ
１８０がリードされる。このときのＣＰＵ１１０のウェ
ィト数はアクセス用ＶＲＡＭ１８０の素子のスピードに
より決まるわけであるが、図４の調停回路１５０を介し
ての表示用ＶＲＡＭ１６０へのリードのときのウェィト
数に比べて非常に少なくなる。ちなみに、ＣＰＵ１１０
に前述のインテル社製の８０２８６の１０ＭＨz バージ
ョン品を使い、ＶＲＡＭ１８０をアクセスタイム１００
ｎｓのＤＲＡＭで構成した場合、ゼロウェィトとなる。
０ＢＦＦＦＦＨに対してリードコマンドを実行したとき
（すなわちＶＲＡＭをリードしたとき）、ＶＲＡＭリー
ド信号１２１がアクティブとなり、アクセス用ＶＲＡＭ
１８０がリードされる。このときのＣＰＵ１１０のウェ
ィト数はアクセス用ＶＲＡＭ１８０の素子のスピードに
より決まるわけであるが、図４の調停回路１５０を介し
ての表示用ＶＲＡＭ１６０へのリードのときのウェィト
数に比べて非常に少なくなる。ちなみに、ＣＰＵ１１０
に前述のインテル社製の８０２８６の１０ＭＨz バージ
ョン品を使い、ＶＲＡＭ１８０をアクセスタイム１００
ｎｓのＤＲＡＭで構成した場合、ゼロウェィトとなる。
【００４７】以上に説明したように、図３の本発明によ
る情報処理装置（第２の実施例）では、ＶＲＡＭを２重
化することにより、従来に比べてＶＲＡＭリードを画期
的に高速化することができた。
る情報処理装置（第２の実施例）では、ＶＲＡＭを２重
化することにより、従来に比べてＶＲＡＭリードを画期
的に高速化することができた。
【００４８】図４の既存の情報処理装置（表示部にライ
トバッファを有する一般的な情報処理装置）に対して、
図３は単にアクセス用ＶＲＡＭ１８０を追加したのみで
あり、他はほとんど修正していない。すなわち、新たな
制御回路等は一切追加していない。にもかかわらず、ビ
デオメモリのリード時間は非常に短縮され、この技術は
簡単かつ有効であり、広く応用できるものである。
トバッファを有する一般的な情報処理装置）に対して、
図３は単にアクセス用ＶＲＡＭ１８０を追加したのみで
あり、他はほとんど修正していない。すなわち、新たな
制御回路等は一切追加していない。にもかかわらず、ビ
デオメモリのリード時間は非常に短縮され、この技術は
簡単かつ有効であり、広く応用できるものである。
【００４９】次に本発明の第３の実施例を図５〜図７に
示し、これについて説明していく。図５〜図７は図８
（従来の技術）を改善したものであり、ビデオメモリを
２重化して、ビデオメモリのリードを高速化すると共
に、２重化のために追加したアクセス用ＶＲＡＭを有効
活用する方法を提供するものである。
示し、これについて説明していく。図５〜図７は図８
（従来の技術）を改善したものであり、ビデオメモリを
２重化して、ビデオメモリのリードを高速化すると共
に、２重化のために追加したアクセス用ＶＲＡＭを有効
活用する方法を提供するものである。
【００５０】図５のＣＰＵ２１０、表示部２３０、ＲＡ
Ｍ２９０、ＲＯＭ２９１は図８と全く同じものである。
ちがう点は、コマンドデコーダ２２０Ａがコマンドデコ
ーダ２２０に比べて一部かわっている点と、アクセス用
ＶＲＡＭ２８０、動作モード指示手段３００および動作
モード切換回路３１０が追加された点である。
Ｍ２９０、ＲＯＭ２９１は図８と全く同じものである。
ちがう点は、コマンドデコーダ２２０Ａがコマンドデコ
ーダ２２０に比べて一部かわっている点と、アクセス用
ＶＲＡＭ２８０、動作モード指示手段３００および動作
モード切換回路３１０が追加された点である。
【００５１】コマンドデコーダ２２０Ａから出力される
信号２２１、２２２、２９２、２９４は、図８のコマン
ドデコーダ２２０から出力される信号と全く同じであ
る。コマンドデコーダ２２０Ａには、この他に拡張メモ
リリード信号２２３（ＣＰＵ２１０がアドレス１０００
００Ｈ〜１１ＦＦＦＦＨに対するメモリリード命令を実
行したときアクティブとなる）と、拡張メモリライト信
号２２４（ＣＰＵ２１０がアドレス１０００００Ｈ〜１
１ＦＦＦＦＨに対するメモリライト命令を実行したとき
アクティブとなる）が追加されている。コマンドデコー
ダの各出力信号は図９にまとめておく。
信号２２１、２２２、２９２、２９４は、図８のコマン
ドデコーダ２２０から出力される信号と全く同じであ
る。コマンドデコーダ２２０Ａには、この他に拡張メモ
リリード信号２２３（ＣＰＵ２１０がアドレス１０００
００Ｈ〜１１ＦＦＦＦＨに対するメモリリード命令を実
行したときアクティブとなる）と、拡張メモリライト信
号２２４（ＣＰＵ２１０がアドレス１０００００Ｈ〜１
１ＦＦＦＦＨに対するメモリライト命令を実行したとき
アクティブとなる）が追加されている。コマンドデコー
ダの各出力信号は図９にまとめておく。
【００５２】図５の情報処理装置は、メモリのアドレス
マッピングに関して２つの動作モード（動作モード１と
動作モード２）を持っている。動作モードの指示は動作
モード指示手段３００が行っている。動作モード指示手
段３００はスイッチ又はレジスタ等で構成されることが
多い。この指示手段３００の出力がＨｉｇｈのとき動作
モード１となり、Ｌｏｗのとき動作モード２となる。動
作モード切換回路３１０は３つのセレクト手段３１１、
３１２、３１３から構成されており、動作モードによっ
てメモリ素子（表示用ＶＲＡＭ２６０とアクセス用ＶＲ
ＡＭ２８０）のアドレスマッピングを切換えている。Ｒ
ＯＭ２９１、ＲＡＭ２９０は動作モードに関係なく、ア
ドレスマッピングは常に定まっている。図５の情報処理
装置の動作モード１のときの回路を図６に示す。又、図
５に示す情報処理装置の動作モード２のときの回路を図
７に示す。
マッピングに関して２つの動作モード（動作モード１と
動作モード２）を持っている。動作モードの指示は動作
モード指示手段３００が行っている。動作モード指示手
段３００はスイッチ又はレジスタ等で構成されることが
多い。この指示手段３００の出力がＨｉｇｈのとき動作
モード１となり、Ｌｏｗのとき動作モード２となる。動
作モード切換回路３１０は３つのセレクト手段３１１、
３１２、３１３から構成されており、動作モードによっ
てメモリ素子（表示用ＶＲＡＭ２６０とアクセス用ＶＲ
ＡＭ２８０）のアドレスマッピングを切換えている。Ｒ
ＯＭ２９１、ＲＡＭ２９０は動作モードに関係なく、ア
ドレスマッピングは常に定まっている。図５の情報処理
装置の動作モード１のときの回路を図６に示す。又、図
５に示す情報処理装置の動作モード２のときの回路を図
７に示す。
【００５３】アクセス用ＶＲＡＭ２８０は表示用ＶＲＡ
Ｍ２６０と同一容量（１２８ＫＢ）のメモリであり、動
作モード１では表示用ＶＲＡＭ２６０と同じアドレス
（０Ａ００００Ｈ〜０ＢＦＦＦＦＨ）上にマッピングさ
れ、ＶＲＡＭとして機能する。また動作モード２におい
ては、ＶＲＡＭとは別のアドレス（１０００００Ｈ〜１
１ＦＦＦＦＨ）にマッピングされ、汎用のリードライト
メモリとして機能する。ＣＰＵ２１０からみたＲＡＭ２
９０がメインメモリであり、アクセス用ＶＲＡＭ２８０
は動作モード２の時、拡張メモリとなる。
Ｍ２６０と同一容量（１２８ＫＢ）のメモリであり、動
作モード１では表示用ＶＲＡＭ２６０と同じアドレス
（０Ａ００００Ｈ〜０ＢＦＦＦＦＨ）上にマッピングさ
れ、ＶＲＡＭとして機能する。また動作モード２におい
ては、ＶＲＡＭとは別のアドレス（１０００００Ｈ〜１
１ＦＦＦＦＨ）にマッピングされ、汎用のリードライト
メモリとして機能する。ＣＰＵ２１０からみたＲＡＭ２
９０がメインメモリであり、アクセス用ＶＲＡＭ２８０
は動作モード２の時、拡張メモリとなる。
【００５４】以下、動作モード１および２における各部
の働きを図５および図７を使って順に説明していく。
の働きを図５および図７を使って順に説明していく。
【００５５】まず、動作モード１のときの動作説明をす
る。図６が動作モード１のときの回路である。図６を図
８と比べると、アクセス用ＶＲＡＭ２８０が付加された
点と、調停回路２５０のＲＤ端子が図８ではＶＲＡＭリ
ード信号２２１に接続されていたのに対し、図６ではグ
ランドに接続されているという点が異なっている。
る。図６が動作モード１のときの回路である。図６を図
８と比べると、アクセス用ＶＲＡＭ２８０が付加された
点と、調停回路２５０のＲＤ端子が図８ではＶＲＡＭリ
ード信号２２１に接続されていたのに対し、図６ではグ
ランドに接続されているという点が異なっている。
【００５６】アクセス用ＶＲＡＭ２８０はＣＰＵバス２
１１にに接続されており、そのＲＤ端子にはＶＲＡＭリ
ード信号２２１およびＶＲＡＭライト信号２２２がそれ
ぞれ接続されている。
１１にに接続されており、そのＲＤ端子にはＶＲＡＭリ
ード信号２２１およびＶＲＡＭライト信号２２２がそれ
ぞれ接続されている。
【００５７】ＣＰＵ２１０がアドレス０Ａ００００Ｈ〜
０ＢＦＦＦＦＨに対してメモリライトコマンドを実行し
たとき（すなわちＶＲＡＭへライトしたとき）、ＶＲＡ
Ｍライト信号２２２がアクティブとなり、表示用ＶＲＡ
Ｍ２６０とアクセス用ＶＲＡＭ２８０に同一のデータが
同時に書き込まれる。ＣＰＵ２１０がアクセス用ＶＲＡ
Ｍ２８０のみにデータを書き込むのであれば、ＣＰＵ２
１０は非常に少ないウェィト数（アクセス用ＶＲＡＭ２
８０の素子のスピードに依存する）でデータを書き込め
るわけであるが、ＶＲＡＭ２６０と２８０へ同時に書き
込む場合、ＣＰＵ２１０のウェィト数は遅い方のウェィ
ト数、すなわちＶＲＡＭ２６０側のウェィト数にせざる
を得ない。したがって、ＶＲＡＭライトの際のウェィト
数は図８の従来例と同じである。なお、ＶＲＡＭライト
の際のウェィト信号は調停回路２５０がＣＰＵ２１０に
対して出力している（図には示されていない）。
０ＢＦＦＦＦＨに対してメモリライトコマンドを実行し
たとき（すなわちＶＲＡＭへライトしたとき）、ＶＲＡ
Ｍライト信号２２２がアクティブとなり、表示用ＶＲＡ
Ｍ２６０とアクセス用ＶＲＡＭ２８０に同一のデータが
同時に書き込まれる。ＣＰＵ２１０がアクセス用ＶＲＡ
Ｍ２８０のみにデータを書き込むのであれば、ＣＰＵ２
１０は非常に少ないウェィト数（アクセス用ＶＲＡＭ２
８０の素子のスピードに依存する）でデータを書き込め
るわけであるが、ＶＲＡＭ２６０と２８０へ同時に書き
込む場合、ＣＰＵ２１０のウェィト数は遅い方のウェィ
ト数、すなわちＶＲＡＭ２６０側のウェィト数にせざる
を得ない。したがって、ＶＲＡＭライトの際のウェィト
数は図８の従来例と同じである。なお、ＶＲＡＭライト
の際のウェィト信号は調停回路２５０がＣＰＵ２１０に
対して出力している（図には示されていない）。
【００５８】アクセス用ＶＲＡＭ２８０と表示用ＶＲＡ
Ｍ２６０に対しては、常に同一のデータが同時に書き込
まれているため、これらの内容は常に同じであるといえ
る。ただし、電源ＯＮから、ＶＲＡＭがイニシャライズ
されて、ＶＲＡＭの全領域に初期データが書き込まれる
までの間は同一であるという保証はない。したがって、
ＶＲＡＭのデータを読み出したいときは、表示用ＶＲＡ
Ｍ２６０から読出してもよいし、アクセス用ＶＲＡＭ２
８０から読み出してもよいわけである。となると、当然
アクセス用ＶＲＡＭ２８０から読み出した方がよい。な
ぜなら、表示用ＶＲＡＭ２６０からの読み出しは調停回
路２５０を介するために低速なのに対して、アクセス用
ＶＲＡＭ２８０からは高速に読み出せるからである。Ｖ
ＲＡＭリード信号２２１がアクセス用ＶＲＡＭ２８０の
ＲＤ端子に接続され、調停回路２５０のＲＤ端子がグラ
ンドに接続されているのはこのためである。
Ｍ２６０に対しては、常に同一のデータが同時に書き込
まれているため、これらの内容は常に同じであるといえ
る。ただし、電源ＯＮから、ＶＲＡＭがイニシャライズ
されて、ＶＲＡＭの全領域に初期データが書き込まれる
までの間は同一であるという保証はない。したがって、
ＶＲＡＭのデータを読み出したいときは、表示用ＶＲＡ
Ｍ２６０から読出してもよいし、アクセス用ＶＲＡＭ２
８０から読み出してもよいわけである。となると、当然
アクセス用ＶＲＡＭ２８０から読み出した方がよい。な
ぜなら、表示用ＶＲＡＭ２６０からの読み出しは調停回
路２５０を介するために低速なのに対して、アクセス用
ＶＲＡＭ２８０からは高速に読み出せるからである。Ｖ
ＲＡＭリード信号２２１がアクセス用ＶＲＡＭ２８０の
ＲＤ端子に接続され、調停回路２５０のＲＤ端子がグラ
ンドに接続されているのはこのためである。
【００５９】ＣＰＵ２１０がアドレス０Ａ００００Ｈ〜
０ＢＦＦＦＦＨに対してリードコマンドを実行したとき
（すなわちＶＲＡＭをリードしたとき）、ＶＲＡＭリー
ド信号２２１がアクティブとなり、アクセス用ＶＲＡＭ
２８０がリードされる。このときのＣＰＵ２１０のウェ
ィト数はアクセス用ＶＲＡＭ２８０の素子のスピードに
より決まるわけであるが、図８の調停回路２５０を介し
ての表示用ＶＲＡＭ２６０へのリードのときのウェィト
数に比べて非常に少なくなる。ちなみに、ＣＰＵ２１０
に前述のインテル社製の８０２８６の１０ＭＨz バージ
ョン品を使い、ＶＲＡＭをアクセスタイム１００ｎｓの
ＤＲＡＭで構成した場合、ゼロウェィトとなる。
０ＢＦＦＦＦＨに対してリードコマンドを実行したとき
（すなわちＶＲＡＭをリードしたとき）、ＶＲＡＭリー
ド信号２２１がアクティブとなり、アクセス用ＶＲＡＭ
２８０がリードされる。このときのＣＰＵ２１０のウェ
ィト数はアクセス用ＶＲＡＭ２８０の素子のスピードに
より決まるわけであるが、図８の調停回路２５０を介し
ての表示用ＶＲＡＭ２６０へのリードのときのウェィト
数に比べて非常に少なくなる。ちなみに、ＣＰＵ２１０
に前述のインテル社製の８０２８６の１０ＭＨz バージ
ョン品を使い、ＶＲＡＭをアクセスタイム１００ｎｓの
ＤＲＡＭで構成した場合、ゼロウェィトとなる。
【００６０】以上に説明したように、図５の情報処理装
置ではＶＲＡＭを２重化することにより、図８の従来例
に比べてＶＲＡＭリードを画期的に高速化することがで
き、したがって、情報処理装置全体のパフォーマンスも
高くすることができる。
置ではＶＲＡＭを２重化することにより、図８の従来例
に比べてＶＲＡＭリードを画期的に高速化することがで
き、したがって、情報処理装置全体のパフォーマンスも
高くすることができる。
【００６１】次に動作モード２の時の動作説明をする。
図７が動作モード２のときの回路である。図７を図８と
比べると、表示部２３０に関しては全く同じである。す
なわち、図７においてはＶＲＡＭは２重化されておら
ず、したがって、ＣＰＵ２１０からの表示用ＶＲＡＭ２
６０へのアクセス（リードおよびライト）は、どちらも
調停回路２５０を介さなければならないため、図８と同
様に低速になる。一方、アクセス用ＶＲＡＭ２８０（図
６の動作モード１の回路では、ＶＲＡＭの高速化のため
に、表示用ＶＲＡＭ２６０と２重化されていた）はＶＲ
ＡＭとは別のアドレス（１０００００Ｈ〜１１ＦＦＦＦ
Ｈ）に置かれ、汎用のリードライトメモリとなってい
る。すなわち、図７ではアクセス用ＶＲＡＭ２８０はメ
インメモリ（ＲＡＮ２９０）に追加された拡張メモリと
なり、図７のリードライトメモリの総容量は７６８ＫＢ
（ＲＡＭ２９０が６４０ＫＢ、アクセス用ＶＲＡＭ２８
０が１２８ＫＢ）となり、図８に比べて１２８ＫＢ増加
している。
図７が動作モード２のときの回路である。図７を図８と
比べると、表示部２３０に関しては全く同じである。す
なわち、図７においてはＶＲＡＭは２重化されておら
ず、したがって、ＣＰＵ２１０からの表示用ＶＲＡＭ２
６０へのアクセス（リードおよびライト）は、どちらも
調停回路２５０を介さなければならないため、図８と同
様に低速になる。一方、アクセス用ＶＲＡＭ２８０（図
６の動作モード１の回路では、ＶＲＡＭの高速化のため
に、表示用ＶＲＡＭ２６０と２重化されていた）はＶＲ
ＡＭとは別のアドレス（１０００００Ｈ〜１１ＦＦＦＦ
Ｈ）に置かれ、汎用のリードライトメモリとなってい
る。すなわち、図７ではアクセス用ＶＲＡＭ２８０はメ
インメモリ（ＲＡＮ２９０）に追加された拡張メモリと
なり、図７のリードライトメモリの総容量は７６８ＫＢ
（ＲＡＭ２９０が６４０ＫＢ、アクセス用ＶＲＡＭ２８
０が１２８ＫＢ）となり、図８に比べて１２８ＫＢ増加
している。
【００６２】以上まとめると、本発明の第３の実施例に
よる情報処理装置は、動作モード１ではＶＲＡＭの２重
化により表示部の高速化が達成され、又動作モード２で
はＶＲＡＭを２重化しないことにより、メモリ総容量を
その分だけ大きくすることができた。図１０および図１
１に、各メモリの動作モードによる機能のちがい、及び
アドレスマッピングのちがいを整理して示す。
よる情報処理装置は、動作モード１ではＶＲＡＭの２重
化により表示部の高速化が達成され、又動作モード２で
はＶＲＡＭを２重化しないことにより、メモリ総容量を
その分だけ大きくすることができた。図１０および図１
１に、各メモリの動作モードによる機能のちがい、及び
アドレスマッピングのちがいを整理して示す。
【００６３】図１の情報処理装置（本発明の第１の実施
例）では、ビデオメモリのアクセスを高速にするために
１２８ＫＢのメモリを追加したわけであり、これによっ
て装置のパフォーマンスは向上するものの、メモリのコ
ストがアップするという欠点があった。これを補うため
に、図５の情報処理装置（本発明の第３の実施例）では
追加したメモリをメインメモリの一部としても使えるよ
うにした。これは見方を変えると、メインメモリ（７６
８ＫＢ）の一部（１２８ＫＢ）をＶＲＡＭの２重化のた
めに使えるようにしたということであり、７６８ＫＢの
メインメモリをもつ情報処理装置をベースに考えると、
コストアップはないということである。メインメモリが
７６８ＫＢで、表示部が低速の情報処理装置として使う
か、又はメインメモリが６４０ＫＢで表示部が高速の情
報処理装置として使うかは、ユーザーがその都度選択で
きる。ユーザーはアプリケーションプログラムに合わせ
て効果的な使い方ができ、非常に便利である。
例）では、ビデオメモリのアクセスを高速にするために
１２８ＫＢのメモリを追加したわけであり、これによっ
て装置のパフォーマンスは向上するものの、メモリのコ
ストがアップするという欠点があった。これを補うため
に、図５の情報処理装置（本発明の第３の実施例）では
追加したメモリをメインメモリの一部としても使えるよ
うにした。これは見方を変えると、メインメモリ（７６
８ＫＢ）の一部（１２８ＫＢ）をＶＲＡＭの２重化のた
めに使えるようにしたということであり、７６８ＫＢの
メインメモリをもつ情報処理装置をベースに考えると、
コストアップはないということである。メインメモリが
７６８ＫＢで、表示部が低速の情報処理装置として使う
か、又はメインメモリが６４０ＫＢで表示部が高速の情
報処理装置として使うかは、ユーザーがその都度選択で
きる。ユーザーはアプリケーションプログラムに合わせ
て効果的な使い方ができ、非常に便利である。
【００６４】次に本発明の第４の実施例を図１２に示
し、これについて説明していく。
し、これについて説明していく。
【００６５】これまで説明してきた第１〜第３の実施例
（図１、図２、図５）では、ＣＰＵのメモリアドレスと
ビデオメモリとが１対１に対応するものについて考え
た。ここで、ＣＰＵがビデオメモリのあるアドレスＡ番
地にデータＤを書き込んだ場合、その後ＣＰＵがビデオ
メモリのＡ番地をリードすると書き込んだデータＤがそ
のまま読み出されるとき、ＣＰＵのメモリアドレスとビ
デオメモリとが１対１に対応していると定義することに
する。しかし、１対１対応でない表示部もある。第４の
実施例はこのような１対１対応でない表示部に対応し
て、ビデオメモリのリードを高速化する方法を開示する
ものである。なお、表示部がいくつかの表示モードを有
し、ある表示モードは１対１対応であるが、ある表示モ
ードは１対１対応でないというものもあるが、これも第
４の実施例が適用できる。
（図１、図２、図５）では、ＣＰＵのメモリアドレスと
ビデオメモリとが１対１に対応するものについて考え
た。ここで、ＣＰＵがビデオメモリのあるアドレスＡ番
地にデータＤを書き込んだ場合、その後ＣＰＵがビデオ
メモリのＡ番地をリードすると書き込んだデータＤがそ
のまま読み出されるとき、ＣＰＵのメモリアドレスとビ
デオメモリとが１対１に対応していると定義することに
する。しかし、１対１対応でない表示部もある。第４の
実施例はこのような１対１対応でない表示部に対応し
て、ビデオメモリのリードを高速化する方法を開示する
ものである。なお、表示部がいくつかの表示モードを有
し、ある表示モードは１対１対応であるが、ある表示モ
ードは１対１対応でないというものもあるが、これも第
４の実施例が適用できる。
【００６６】１対１対応でない表示部の代表的なものと
しては、最近、表示部の世界標準となりつつあるＩＢＭ
社のＶＧＡ（Video graphics Array, ＶＧＡはＩＢＭ社
の登録商標である。）がある。これを使った情報処理装
置の例が図１３である。表示部５３０がＶＧＡに相当す
る。回路５６５はライト演算回路であり、ＣＰＵ５１０
よりライトされたデータ（データバス５１４上のデー
タ）に対してデータの回転（rotate）が行なわれたり、
又表示用ＶＲＡＭ５６０より前もって読み出されたデー
タ（直近のメモリリードコマンドにより、あるレジスタ
に格納されている）と論理演算され、その演算結果がバ
ス５６７、５５１を介して表示用ＶＲＡＭ５６０に書き
込まれる。論理演算には論理積（ＡＮＤ）、論理和（Ｏ
Ｒ）、排他的論理和（Exclusive ＯＲ）等がある。ＣＰ
Ｕ５１０のデータ（データバス５１４上のデータ）がそ
のまま表示用ＶＲＡＭ５６０に書き込まれることもあ
る。表示用ＶＲＡＭ５６０より前もって読み出されたデ
ータを、ＣＰＵデータのかわりに表示用ＶＲＡＭ５６０
に書きもどすこともできる。ＣＰＵデータ（回転および
演算処理されたデータ）か、又は表示用ＶＲＡＭより前
もって読みだされたデータかの選択は、ビット単位で行
なうことができる。すなわち、ビット単位でのデータの
変更が可能となっている。なお、表示部５３０において
は、ライトバッファ（図３で記述したライトバッファと
同等の機能を有するもの）については特に記述していな
いが、ライトバッファの有無しは第４の実施例（図１
２）には直接関係しない。ここでは、ライトバッファは
ないものとして説明を進めるが、ライトバッファのある
場合もほとんど同様の議論がなり立つ。ライトバッファ
がある表示部とない表示部の機能の差については、図１
（第１の実施例）と図３（第２の実施例）を参照された
い。
しては、最近、表示部の世界標準となりつつあるＩＢＭ
社のＶＧＡ（Video graphics Array, ＶＧＡはＩＢＭ社
の登録商標である。）がある。これを使った情報処理装
置の例が図１３である。表示部５３０がＶＧＡに相当す
る。回路５６５はライト演算回路であり、ＣＰＵ５１０
よりライトされたデータ（データバス５１４上のデー
タ）に対してデータの回転（rotate）が行なわれたり、
又表示用ＶＲＡＭ５６０より前もって読み出されたデー
タ（直近のメモリリードコマンドにより、あるレジスタ
に格納されている）と論理演算され、その演算結果がバ
ス５６７、５５１を介して表示用ＶＲＡＭ５６０に書き
込まれる。論理演算には論理積（ＡＮＤ）、論理和（Ｏ
Ｒ）、排他的論理和（Exclusive ＯＲ）等がある。ＣＰ
Ｕ５１０のデータ（データバス５１４上のデータ）がそ
のまま表示用ＶＲＡＭ５６０に書き込まれることもあ
る。表示用ＶＲＡＭ５６０より前もって読み出されたデ
ータを、ＣＰＵデータのかわりに表示用ＶＲＡＭ５６０
に書きもどすこともできる。ＣＰＵデータ（回転および
演算処理されたデータ）か、又は表示用ＶＲＡＭより前
もって読みだされたデータかの選択は、ビット単位で行
なうことができる。すなわち、ビット単位でのデータの
変更が可能となっている。なお、表示部５３０において
は、ライトバッファ（図３で記述したライトバッファと
同等の機能を有するもの）については特に記述していな
いが、ライトバッファの有無しは第４の実施例（図１
２）には直接関係しない。ここでは、ライトバッファは
ないものとして説明を進めるが、ライトバッファのある
場合もほとんど同様の議論がなり立つ。ライトバッファ
がある表示部とない表示部の機能の差については、図１
（第１の実施例）と図３（第２の実施例）を参照された
い。
【００６７】図１３にもどって説明する。回路５６６は
リード比較回路であり、表示用ＶＲＡＭ５６０よりリー
ドされたデータ（バス５５１，５６７を介してリード比
較回路５６６に至る）がリード比較回路５６６内のレジ
スタ（ＣＰＵからのＩ／Ｏライトコマンドによりデータ
が設定されている）の値と比較され、その比較結果がバ
ス５１４を介してＣＰＵ５１０にリードされる。表示用
ＶＲＡＭ５６０より読み出されたデータが、そのままＣ
ＰＵ５１０にリードされることもある。このように、図
１３の表示部５３０においては必ずしもＣＰＵデータそ
のものが表示用ＶＲＡＭ５６０に書き込まれるわけでは
なく、又、必らずしも表示用ＶＲＡＭ５６０より読み出
されたデータそのものがＣＰＵ５１０にリードされるわ
けでもない。すなわち、ＣＰＵのメモリアドレスとビデ
オメモリとが１対１に対応していない。この点が図２の
表示部３０（こちらは１対１に対応している）とちがっ
ている。
リード比較回路であり、表示用ＶＲＡＭ５６０よりリー
ドされたデータ（バス５５１，５６７を介してリード比
較回路５６６に至る）がリード比較回路５６６内のレジ
スタ（ＣＰＵからのＩ／Ｏライトコマンドによりデータ
が設定されている）の値と比較され、その比較結果がバ
ス５１４を介してＣＰＵ５１０にリードされる。表示用
ＶＲＡＭ５６０より読み出されたデータが、そのままＣ
ＰＵ５１０にリードされることもある。このように、図
１３の表示部５３０においては必ずしもＣＰＵデータそ
のものが表示用ＶＲＡＭ５６０に書き込まれるわけでは
なく、又、必らずしも表示用ＶＲＡＭ５６０より読み出
されたデータそのものがＣＰＵ５１０にリードされるわ
けでもない。すなわち、ＣＰＵのメモリアドレスとビデ
オメモリとが１対１に対応していない。この点が図２の
表示部３０（こちらは１対１に対応している）とちがっ
ている。
【００６８】表示用ＶＲＡＭへのリードライト時に演算
および比較という処理が入るという点が、図２の表示部
３０と異なっているものの、ＣＰＵから表示用ＶＲＡＭ
へのアクセスのスピードという点では図１３の表示部５
３０と図２の表示部３０とはほとんど同じである。すな
わち、調停回路５５０は図２の調停回路５０とほとんど
同様の調停を行なっており、ビデオコントローラ５４０
側のアクセスを優先させており、ＣＰＵ５１０からのビ
デオメモリへのリードライトサイクルには数多くウェィ
トが挿入され、ＣＰＵからのアクセスが低速になってし
まっている。（表示部５３０の中に図４のライトバッフ
ァ１５５と同様のライトバッファを設けた場合、ビデオ
メモリへのライトは高速になるが、ビデオメモリからの
リードはやはり低速になってしまう。）図１２の情報処
理装置（第４の実施例）が図１３に示す従来例の欠点を
解決したものであり、ビデオメモリからのリードの高速
化を実現したものである。その基本的な考え方は図１
（第１の実施例）と同様であり、ビデオメモリを２重化
し、２重化されたメモリ（図１２では、２次メモリ５８
０）からビデオデータをリードすることにより、ビデオ
メモリリードを高速にしようというものである。２次メ
モリ５８０は表示用ＶＲＡＭ５６０と同一メモリ容量を
有し、又ＣＰＵ上のメモリアドレスも同じである。しか
しながら、図１２では２次メモリ５８０とＣＰＵ５１０
との間に２次メモリリードライト制御回路５８５が挿入
されている。これは、ＣＰＵのメモリアドレスとビデオ
メモリとが１対１対応でないために必要なものである。
ＣＰＵ５１０がライト演算回路５６５を介して表示用Ｖ
ＲＡＭ５６０にライトするデータと全く同一のデータを
２次メモリ５８０にライトするために、ライト演算回路
５６５と全く同一の機能を有するライト演算回路５８６
が挿入されている。又、ＣＰＵ５１０が表示用ＶＲＡＭ
５６０のデータをリード比較回路５６６を介してリード
したときＣＰＵ５１０に返されるデータと全く同一のデ
ータが、２次メモリ５８０をリードしたときも返される
ように、リード比較回路５６６と全く同一の機能を有す
るリード比較回路５８７が挿入されている。
および比較という処理が入るという点が、図２の表示部
３０と異なっているものの、ＣＰＵから表示用ＶＲＡＭ
へのアクセスのスピードという点では図１３の表示部５
３０と図２の表示部３０とはほとんど同じである。すな
わち、調停回路５５０は図２の調停回路５０とほとんど
同様の調停を行なっており、ビデオコントローラ５４０
側のアクセスを優先させており、ＣＰＵ５１０からのビ
デオメモリへのリードライトサイクルには数多くウェィ
トが挿入され、ＣＰＵからのアクセスが低速になってし
まっている。（表示部５３０の中に図４のライトバッフ
ァ１５５と同様のライトバッファを設けた場合、ビデオ
メモリへのライトは高速になるが、ビデオメモリからの
リードはやはり低速になってしまう。）図１２の情報処
理装置（第４の実施例）が図１３に示す従来例の欠点を
解決したものであり、ビデオメモリからのリードの高速
化を実現したものである。その基本的な考え方は図１
（第１の実施例）と同様であり、ビデオメモリを２重化
し、２重化されたメモリ（図１２では、２次メモリ５８
０）からビデオデータをリードすることにより、ビデオ
メモリリードを高速にしようというものである。２次メ
モリ５８０は表示用ＶＲＡＭ５６０と同一メモリ容量を
有し、又ＣＰＵ上のメモリアドレスも同じである。しか
しながら、図１２では２次メモリ５８０とＣＰＵ５１０
との間に２次メモリリードライト制御回路５８５が挿入
されている。これは、ＣＰＵのメモリアドレスとビデオ
メモリとが１対１対応でないために必要なものである。
ＣＰＵ５１０がライト演算回路５６５を介して表示用Ｖ
ＲＡＭ５６０にライトするデータと全く同一のデータを
２次メモリ５８０にライトするために、ライト演算回路
５６５と全く同一の機能を有するライト演算回路５８６
が挿入されている。又、ＣＰＵ５１０が表示用ＶＲＡＭ
５６０のデータをリード比較回路５６６を介してリード
したときＣＰＵ５１０に返されるデータと全く同一のデ
ータが、２次メモリ５８０をリードしたときも返される
ように、リード比較回路５６６と全く同一の機能を有す
るリード比較回路５８７が挿入されている。
【００６９】ＣＰＵ５１０がビデオメモリ手段にデータ
を書き込む際には、表示用ＶＲＡＭ５６０と２次メモリ
５８０にそれぞれライト演算回路５６５，５８６を介し
てライトが行なわれる。メモリライト信号５２２のライ
ンは表示部５３０と２次メモリリードライト制御回路５
８５の両方に接続されている。又、ＮＯＲゲート５９１
の出力がハイレベルで、ＮＯＲゲート５９２の出力がロ
ーレベルである、双方向バッファ５９０は信号５２２が
アクティブのとき、ＡからＢの方向に向いてイネーブル
となっている。双方向バッファ５９０のＤＩＲは方向を
示す信号であり、ＤＩＲがハイのとき、ＡからＢへ向か
い、ＤＩＲがローのときＢからＡへ向かう。Ｇはイネー
ブル信号であり、ローのときイネーブル、ハイのときデ
ィスエーブルである。）すなわち、表示用ＶＲＡＭ５６
０と２次メモリ５８０には必ず同一のデータが書き込ま
れるので、２次メモリ５６０と表示用ＶＲＡＭ５８０の
内容は常に同じであるといえる。メモリライトの時間は
表示部５３０の表示用ＶＲＡＭ５６０への書込み時間で
決まり、これは調停回路５５０を介して書込みが行なわ
れるため低速である。すなわち、ライトについては図１
３と同じであり、スピードの改善はされていない。ライ
トについては、従来のライトバッファの技術により、高
速化が可能である。
を書き込む際には、表示用ＶＲＡＭ５６０と２次メモリ
５８０にそれぞれライト演算回路５６５，５８６を介し
てライトが行なわれる。メモリライト信号５２２のライ
ンは表示部５３０と２次メモリリードライト制御回路５
８５の両方に接続されている。又、ＮＯＲゲート５９１
の出力がハイレベルで、ＮＯＲゲート５９２の出力がロ
ーレベルである、双方向バッファ５９０は信号５２２が
アクティブのとき、ＡからＢの方向に向いてイネーブル
となっている。双方向バッファ５９０のＤＩＲは方向を
示す信号であり、ＤＩＲがハイのとき、ＡからＢへ向か
い、ＤＩＲがローのときＢからＡへ向かう。Ｇはイネー
ブル信号であり、ローのときイネーブル、ハイのときデ
ィスエーブルである。）すなわち、表示用ＶＲＡＭ５６
０と２次メモリ５８０には必ず同一のデータが書き込ま
れるので、２次メモリ５６０と表示用ＶＲＡＭ５８０の
内容は常に同じであるといえる。メモリライトの時間は
表示部５３０の表示用ＶＲＡＭ５６０への書込み時間で
決まり、これは調停回路５５０を介して書込みが行なわ
れるため低速である。すなわち、ライトについては図１
３と同じであり、スピードの改善はされていない。ライ
トについては、従来のライトバッファの技術により、高
速化が可能である。
【００７０】ＣＰＵ５１０がビデオメモリからデータを
読み出す際には、メモリリード信号５２１がアクティブ
となり、これが２次メモリリードライト制御回路５８５
に接続されているため、２次メモリ５８０のデータがリ
ード比較回路５８７を通ってＣＰＵ５１０に返される。
ここで、２次メモリ５８０より読み出されたデータが比
較回路５８７の中であるレジスタと比較され、その比較
結果がＣＰＵ５１０に返される。又、モードによっては
２次メモリ５８０のデータがそのままＣＰＵ５１０に返
されることもある。この際のリード時間は、２次メモリ
５８０を構成するメモリ素子のスピードとリード比較回
路５８７の処理時間によって決まるが、これは図１３の
調停回路５５０を介してのリードに比べ、画期的に高速
になる。図１３の場合には、ビデオコントローラ５４０
のアクセスとの調停のためにかなり低速である。すなわ
ち、図１２の情報処理装置に２次メモリを追加し、メモ
リリードの際には、２次メモリからのデータをＣＰＵに
返してやることによってリードの高速化を達成したもの
である。その際、表示用ＶＲＡＭ５６０と２次メモリ５
８０の内容を常に同一としておくために、表示部５３０
の中の表示用ＶＲＡＭ５６０へのリード及びライトに関
する回路（ライト演算回路５６５およびリード比較回路
５６６を含む）をすべて抽出し、これを２次メモリリー
ドライト制御回路５８５として、この回路で２次メモリ
５８０を制御させている。
読み出す際には、メモリリード信号５２１がアクティブ
となり、これが２次メモリリードライト制御回路５８５
に接続されているため、２次メモリ５８０のデータがリ
ード比較回路５８７を通ってＣＰＵ５１０に返される。
ここで、２次メモリ５８０より読み出されたデータが比
較回路５８７の中であるレジスタと比較され、その比較
結果がＣＰＵ５１０に返される。又、モードによっては
２次メモリ５８０のデータがそのままＣＰＵ５１０に返
されることもある。この際のリード時間は、２次メモリ
５８０を構成するメモリ素子のスピードとリード比較回
路５８７の処理時間によって決まるが、これは図１３の
調停回路５５０を介してのリードに比べ、画期的に高速
になる。図１３の場合には、ビデオコントローラ５４０
のアクセスとの調停のためにかなり低速である。すなわ
ち、図１２の情報処理装置に２次メモリを追加し、メモ
リリードの際には、２次メモリからのデータをＣＰＵに
返してやることによってリードの高速化を達成したもの
である。その際、表示用ＶＲＡＭ５６０と２次メモリ５
８０の内容を常に同一としておくために、表示部５３０
の中の表示用ＶＲＡＭ５６０へのリード及びライトに関
する回路（ライト演算回路５６５およびリード比較回路
５６６を含む）をすべて抽出し、これを２次メモリリー
ドライト制御回路５８５として、この回路で２次メモリ
５８０を制御させている。
【００７１】ここで、ひとつ注意すべき点がある。それ
は、メモリリード信号５２１が表示部５３０にも接続さ
れているということである。したがって、メモリリード
のとき表示部５３０はメモリリード動作を実行し、調停
回路５５０を介して表示用ＶＲＡＭ５６０のデータを読
み出し、リード比較回路５６６を通って、データバス５
３１にＣＰＵ５１０へ返すべきデータを返している。し
かしこのとき、双方向バッファ５９０はディスエーブル
状態（ＮＯＲ回路５９２の出力がハイである）であり、
ＣＰＵ５１０のデータバス５１４へはデータを送っては
いない。ＣＰＵ５１０に対しては２次メモリ５８０のデ
ータが返されており、表示用ＶＲＡＭ５６０のデータは
返されていない。すなわち、ＣＰＵ５１０に対しては表
示用ＶＲＡＭ５６０のデータは必要ではないのに、なぜ
表示部５３０がメモリリード動作を実行するかという
と、それは、表示用ＶＲＡＭ５６０から読み出されたデ
ータは表示部の中のレジスタにも格納され、これが次の
ライト時に使われるからである。すなわち、ＶＲＡＭに
対するライト時に、ＣＰＵデータと直近のＶＲＡＭリー
ドによってレジスタに格納されていたデータとの演算を
行ない、その演算結果をＶＲＡＭへ書き込むからであ
る。もし、ＣＰＵ５１０がビデオメモリに対するリード
コマンドを実行したとき、２次メモリリードライト制御
回路５８５のみにメモリリード信号を入れて、表示部５
３０にメモリリード信号を入れなかったとすると、次の
ビデオメモリに対するライトの際に、２次メモリ５８０
と表示用ＶＲＡＭ５６０には異なったデータが書き込ま
れてしまう。これを防ぐために、メモリリード信号５２
１が表示部５３０にも接続されている。ＣＰＵ５１０が
ビデオメモリに対してリードコマンドを実行したとき、
２次メモリリードライト制御回路５８５はＣＰＵ５１０
に返すべきデータが準備できると、すぐにＣＰＵ５１０
に対してレディ信号を出し、ＣＰＵは２次メモリリード
ライト制御回路５８５からデータを読み出し、次のコマ
ンドの実行へと進んでいってしまう。このとき、表示部
５３０は、同時にリード動作を開始はしても、調停回路
５５０を介してのリードのため、多くの時間を要し、Ｃ
ＰＵ５１０が２次メモリ５８０からデータをリードし終
って次のコマンドに進んでも、なお表示部５３０はメモ
リリード動作中である。逆に言うと、表示部５３０がリ
ード動作中であるにもかかわらず、２次メモリリードラ
イト制御回路５８５は高速に２次メモリ５８０からデー
タを読み出すことができるために、図１２の情報処理装
置は従来装置（図１３）に比べて画期的にスピードが上
がるわけである。
は、メモリリード信号５２１が表示部５３０にも接続さ
れているということである。したがって、メモリリード
のとき表示部５３０はメモリリード動作を実行し、調停
回路５５０を介して表示用ＶＲＡＭ５６０のデータを読
み出し、リード比較回路５６６を通って、データバス５
３１にＣＰＵ５１０へ返すべきデータを返している。し
かしこのとき、双方向バッファ５９０はディスエーブル
状態（ＮＯＲ回路５９２の出力がハイである）であり、
ＣＰＵ５１０のデータバス５１４へはデータを送っては
いない。ＣＰＵ５１０に対しては２次メモリ５８０のデ
ータが返されており、表示用ＶＲＡＭ５６０のデータは
返されていない。すなわち、ＣＰＵ５１０に対しては表
示用ＶＲＡＭ５６０のデータは必要ではないのに、なぜ
表示部５３０がメモリリード動作を実行するかという
と、それは、表示用ＶＲＡＭ５６０から読み出されたデ
ータは表示部の中のレジスタにも格納され、これが次の
ライト時に使われるからである。すなわち、ＶＲＡＭに
対するライト時に、ＣＰＵデータと直近のＶＲＡＭリー
ドによってレジスタに格納されていたデータとの演算を
行ない、その演算結果をＶＲＡＭへ書き込むからであ
る。もし、ＣＰＵ５１０がビデオメモリに対するリード
コマンドを実行したとき、２次メモリリードライト制御
回路５８５のみにメモリリード信号を入れて、表示部５
３０にメモリリード信号を入れなかったとすると、次の
ビデオメモリに対するライトの際に、２次メモリ５８０
と表示用ＶＲＡＭ５６０には異なったデータが書き込ま
れてしまう。これを防ぐために、メモリリード信号５２
１が表示部５３０にも接続されている。ＣＰＵ５１０が
ビデオメモリに対してリードコマンドを実行したとき、
２次メモリリードライト制御回路５８５はＣＰＵ５１０
に返すべきデータが準備できると、すぐにＣＰＵ５１０
に対してレディ信号を出し、ＣＰＵは２次メモリリード
ライト制御回路５８５からデータを読み出し、次のコマ
ンドの実行へと進んでいってしまう。このとき、表示部
５３０は、同時にリード動作を開始はしても、調停回路
５５０を介してのリードのため、多くの時間を要し、Ｃ
ＰＵ５１０が２次メモリ５８０からデータをリードし終
って次のコマンドに進んでも、なお表示部５３０はメモ
リリード動作中である。逆に言うと、表示部５３０がリ
ード動作中であるにもかかわらず、２次メモリリードラ
イト制御回路５８５は高速に２次メモリ５８０からデー
タを読み出すことができるために、図１２の情報処理装
置は従来装置（図１３）に比べて画期的にスピードが上
がるわけである。
【００７２】以上が第４の実施例の説明であるが、図１
２において、表示部５３０の中のメモリリードライトに
関係する部分（ライト演算回路５６５およびリード比較
回路５６６を中心とする部分）というのは、ＩＢＭ社製
のＶＧＡの中のグラフィックスコントローラと呼ばれる
部分に対応するものである。又、図１２の２次メモリ５
８０は表示用ＶＲＡＭ５６０と同一容量であるが、２次
メモリ５８０の容量を表示用ＶＲＡＭ５６０の容量より
小さくしてもよい。たとえば、表示用ＶＲＡＭ５６０の
容量を２５６ＫＢとしたとき、２次メモリ５８０の容量
を３２ＫＢとして表示用ＶＲＡＭ５６０の一部（この場
合３２ＫＢ分だけ）だけを２重化することもできる。こ
の場合、ビデオメモリのうちの２重化された領域（３２
ＫＢ分）だけは高速になるが、その他の２重化されない
領域のスピードは低速のままである。
２において、表示部５３０の中のメモリリードライトに
関係する部分（ライト演算回路５６５およびリード比較
回路５６６を中心とする部分）というのは、ＩＢＭ社製
のＶＧＡの中のグラフィックスコントローラと呼ばれる
部分に対応するものである。又、図１２の２次メモリ５
８０は表示用ＶＲＡＭ５６０と同一容量であるが、２次
メモリ５８０の容量を表示用ＶＲＡＭ５６０の容量より
小さくしてもよい。たとえば、表示用ＶＲＡＭ５６０の
容量を２５６ＫＢとしたとき、２次メモリ５８０の容量
を３２ＫＢとして表示用ＶＲＡＭ５６０の一部（この場
合３２ＫＢ分だけ）だけを２重化することもできる。こ
の場合、ビデオメモリのうちの２重化された領域（３２
ＫＢ分）だけは高速になるが、その他の２重化されない
領域のスピードは低速のままである。
【００７３】なお、図１２において、Ｉ／Ｏライト信号
５２４が２次メモリリードライト制御回路５８５へも接
続されているが、これはＩ／Ｏライトコマンドによって
書き込まれたＩ／Ｏレジスタのデータがビデオメモリの
リードライトに関係するために、２次メモリリードライ
ト制御回路５８５においても必要である。又、Ｉ／Ｏリ
ード信号５２３は２次メモリリードライト制御回路５８
５には接続されていないが、これはＩ／Ｏリードコマン
ドがビデオメモリのリードライト動作に全く関係がない
ため、制御回路５８５には必要とされないためである。
もし、Ｉ／Ｏリードコマンドが後のビデオメモリリード
ライト動作に関係する場合には、２次メモリリードライ
ト制御回路５８５にもＩ／Ｏリード信号５２３が必要と
なる。
５２４が２次メモリリードライト制御回路５８５へも接
続されているが、これはＩ／Ｏライトコマンドによって
書き込まれたＩ／Ｏレジスタのデータがビデオメモリの
リードライトに関係するために、２次メモリリードライ
ト制御回路５８５においても必要である。又、Ｉ／Ｏリ
ード信号５２３は２次メモリリードライト制御回路５８
５には接続されていないが、これはＩ／Ｏリードコマン
ドがビデオメモリのリードライト動作に全く関係がない
ため、制御回路５８５には必要とされないためである。
もし、Ｉ／Ｏリードコマンドが後のビデオメモリリード
ライト動作に関係する場合には、２次メモリリードライ
ト制御回路５８５にもＩ／Ｏリード信号５２３が必要と
なる。
【００７４】又、図１２の２次メモリ５８０は表示用Ｖ
ＲＡＭ５６０の２重化のためのメモリとして使われたわ
けであるが、これをモードによってはＣＰＵ５１０のメ
インメモリの一部としても使えるようにすると、より便
利である。すなわち、あるモードでは２次メモリ５８０
はビデオメモリの２重化メモリとして使われ、ビデオメ
モリのリードの高速化に寄与し、又あるモードでは２次
メモリ５８０はメインメモリの一部として使われ、メイ
ンメモリの容量増大に寄与する。
ＲＡＭ５６０の２重化のためのメモリとして使われたわ
けであるが、これをモードによってはＣＰＵ５１０のメ
インメモリの一部としても使えるようにすると、より便
利である。すなわち、あるモードでは２次メモリ５８０
はビデオメモリの２重化メモリとして使われ、ビデオメ
モリのリードの高速化に寄与し、又あるモードでは２次
メモリ５８０はメインメモリの一部として使われ、メイ
ンメモリの容量増大に寄与する。
【００７５】次に、本発明の第５の実施例を図１４に示
し、これについて説明していく。
し、これについて説明していく。
【００７６】第４の実施例（図１２）は特にＩＢＭ社製
のＶＧＡとコンパチブルな表示部に対して、その高速化
技術を開示はしたものであったが、第５の実施例（図１
４）はより一般的な表示部に対して、その高速化技術を
開示するものである。
のＶＧＡとコンパチブルな表示部に対して、その高速化
技術を開示はしたものであったが、第５の実施例（図１
４）はより一般的な表示部に対して、その高速化技術を
開示するものである。
【００７７】図１５は従来の一般的な表示部４３０を有
する情報処理装置であり、これを改善して表示部を高速
化したものが図１４（本発明の第５の実施例）である。
図１５において、表示部４３０の中の回路４６５がＣＰ
Ｕデータ処理回路であり、これが表示用ＶＲＡＭ４６０
へのライト時の処理（回転、演算等、ＣＰＵからのデー
タに対して行なわれる全ての処理を行なって、その処理
結果を表示用ＶＲＡＭ４６０へ書き込む）およびリード
時の処理（表示用ＶＲＡＭ４６０からリードされたデー
タに対して行なわれる回転、演算、比較等の全ての処理
を行なって、その処理結果をＣＰＵに送る）を全て行な
っている。データ処理回路４６５の処理内容は任意であ
り、特に限定はない。
する情報処理装置であり、これを改善して表示部を高速
化したものが図１４（本発明の第５の実施例）である。
図１５において、表示部４３０の中の回路４６５がＣＰ
Ｕデータ処理回路であり、これが表示用ＶＲＡＭ４６０
へのライト時の処理（回転、演算等、ＣＰＵからのデー
タに対して行なわれる全ての処理を行なって、その処理
結果を表示用ＶＲＡＭ４６０へ書き込む）およびリード
時の処理（表示用ＶＲＡＭ４６０からリードされたデー
タに対して行なわれる回転、演算、比較等の全ての処理
を行なって、その処理結果をＣＰＵに送る）を全て行な
っている。データ処理回路４６５の処理内容は任意であ
り、特に限定はない。
【００７８】図１５に対して、図１４では２次メモリリ
ードライト制御回路４８５と２次メモリ４８０および双
方向バッファ４９０，４９１が追加されている。２次メ
モリ４８０は表示用ＶＲＡＭ４６０と同一容量でかつ、
ＣＰＵ４１０同一メモリアドレス領域上にマッピングさ
れている。２次メモリリードライト制御回路４８５はＣ
ＰＵデータ処理回路４６５と全く同一の機能を有してい
る。ＣＰＵ４１０からのビデオメモリに対するリードラ
イト時の動作については、図１２とほとんど同様であり
説明は省略する。図１２との大きなちがいは、図１４で
はＩ／Ｏリード信号４２３が２次メモリリードライト制
御回路４８５にも接続されているという点である。これ
は、Ｉ／Ｏリードコマンドが後のビデオメモリのリード
ライト動作に関係があるため、ＣＰＵデータ処理回路４
６５と２次メモリリードライト制御回路４８５の状態を
常に同じにしておくために必要である。すなわち、Ｉ／
Ｏリードコマンドによって、ＣＰＵデータ処理回路４６
５および２次メモリリードライト制御回路４８５のメモ
リリードライトに関係するレジスタが変化するわけであ
る。Ｉ／Ｏリード時、制御回路４８５の出力４８７はＣ
ＰＵ４１０には送られない。それは、Ｉ／Ｏリード時に
双方向バッファ４９１がディスエーブルとなっているか
らである。
ードライト制御回路４８５と２次メモリ４８０および双
方向バッファ４９０，４９１が追加されている。２次メ
モリ４８０は表示用ＶＲＡＭ４６０と同一容量でかつ、
ＣＰＵ４１０同一メモリアドレス領域上にマッピングさ
れている。２次メモリリードライト制御回路４８５はＣ
ＰＵデータ処理回路４６５と全く同一の機能を有してい
る。ＣＰＵ４１０からのビデオメモリに対するリードラ
イト時の動作については、図１２とほとんど同様であり
説明は省略する。図１２との大きなちがいは、図１４で
はＩ／Ｏリード信号４２３が２次メモリリードライト制
御回路４８５にも接続されているという点である。これ
は、Ｉ／Ｏリードコマンドが後のビデオメモリのリード
ライト動作に関係があるため、ＣＰＵデータ処理回路４
６５と２次メモリリードライト制御回路４８５の状態を
常に同じにしておくために必要である。すなわち、Ｉ／
Ｏリードコマンドによって、ＣＰＵデータ処理回路４６
５および２次メモリリードライト制御回路４８５のメモ
リリードライトに関係するレジスタが変化するわけであ
る。Ｉ／Ｏリード時、制御回路４８５の出力４８７はＣ
ＰＵ４１０には送られない。それは、Ｉ／Ｏリード時に
双方向バッファ４９１がディスエーブルとなっているか
らである。
【００７９】図１４においては、表示部４３０と２次メ
モリリードライト制御回路４８５に対して、メモリリー
ドライト、およびＩ／Ｏリードライトのすべてのコマン
ド（４２１，４２２，４３２，４２４）が送られ、これ
に対して処理回路４６５と制御回路４８５が常に同じ状
態となっている。そして、メモリリード時には実際には
２次メモリ４８０のデータがＣＰＵ４１０に送られ、非
常に高速である。又、Ｉ／Ｏリード時には表示部４３０
がＣＰＵ４１０にデータを送っている。
モリリードライト制御回路４８５に対して、メモリリー
ドライト、およびＩ／Ｏリードライトのすべてのコマン
ド（４２１，４２２，４３２，４２４）が送られ、これ
に対して処理回路４６５と制御回路４８５が常に同じ状
態となっている。そして、メモリリード時には実際には
２次メモリ４８０のデータがＣＰＵ４１０に送られ、非
常に高速である。又、Ｉ／Ｏリード時には表示部４３０
がＣＰＵ４１０にデータを送っている。
【００８０】なお、ＩＯＲコマンドが後のビデオメモリ
リードライト動作に関係がないときは、２次メモリリー
ドライト制御回路４８５はＩ／Ｏリード信号４２３を必
要としない。又、ＩＯＷコマンドが後のビデオメモリリ
ードライト動作に関係がないときは、２次メモリリード
ライト制御回路４８５はＩ／Ｏライト信号４２４を必要
としない。又、メモリリードコマンドが後のビデオメモ
リリードライト動作に関係がないときは、表示部４３０
はメモリリード信号４２１を必要としない。メモリライ
ト信号４２２は、表示部４３０にとっても２次メモリリ
ードライト制御回路４８５にとっても必要である。
リードライト動作に関係がないときは、２次メモリリー
ドライト制御回路４８５はＩ／Ｏリード信号４２３を必
要としない。又、ＩＯＷコマンドが後のビデオメモリリ
ードライト動作に関係がないときは、２次メモリリード
ライト制御回路４８５はＩ／Ｏライト信号４２４を必要
としない。又、メモリリードコマンドが後のビデオメモ
リリードライト動作に関係がないときは、表示部４３０
はメモリリード信号４２１を必要としない。メモリライ
ト信号４２２は、表示部４３０にとっても２次メモリリ
ードライト制御回路４８５にとっても必要である。
【００８１】ＣＰＵデータ処理回路４６５の性質（特に
メモリリードライトおよびＩＯリードライトに対する処
理の性質）によって信号４２１，４２２，４２３，４２
４の各信号線の結線が多少異なってくるものの、基本的
な動作は図１４と図１２とで同じであり、図１４の情報
処理装置もビデオメモリのリード動作が図１５に比べて
画期的に高速になっている。
メモリリードライトおよびＩＯリードライトに対する処
理の性質）によって信号４２１，４２２，４２３，４２
４の各信号線の結線が多少異なってくるものの、基本的
な動作は図１４と図１２とで同じであり、図１４の情報
処理装置もビデオメモリのリード動作が図１５に比べて
画期的に高速になっている。
【００８２】ライトバッファに関する件、２次メモリの
容量の件、および２次メモリのメインメモリとしての使
われ方の件についても、第４の実施例のところで説明し
た内容と同じである。
容量の件、および２次メモリのメインメモリとしての使
われ方の件についても、第４の実施例のところで説明し
た内容と同じである。
【００８３】次に、本発明の第６の実施例を図１６に示
し、これについて説明していく。
し、これについて説明していく。
【００８４】図１６は図１（第１の実施例）と比べて、
アクセス用ＶＲＡＭ８１の容量が表示用ＶＲＡＭ６０の
容量より小さい点が異なっている。すなわち図１では、
アクセス用ＶＲＡＭ８０の容量が表示用ＶＲＡＭ６０の
容量と同じであり、ビデオメモリの全領域が２重化され
ていたのに対して、図１６ではアクセス用ＶＲＡＭ８１
の容量が表示用ＶＲＡＭ６０の容量より小さく、ビデオ
メモリの一部の領域のみが２重化されている。ＡＮＤゲ
ート８２は、２重化された領域に対してＣＰＵがメモリ
リードコマンドを実行したとき、メモリリード信号が表
示部３０に入力されないようにしている。これは、表示
部３０のビデオメモリがＣＰＵ１０のメモリアドレスと
１対１対応であるためであり、ビデオメモリが１対１対
応でない場合には別の結線が必要である。
アクセス用ＶＲＡＭ８１の容量が表示用ＶＲＡＭ６０の
容量より小さい点が異なっている。すなわち図１では、
アクセス用ＶＲＡＭ８０の容量が表示用ＶＲＡＭ６０の
容量と同じであり、ビデオメモリの全領域が２重化され
ていたのに対して、図１６ではアクセス用ＶＲＡＭ８１
の容量が表示用ＶＲＡＭ６０の容量より小さく、ビデオ
メモリの一部の領域のみが２重化されている。ＡＮＤゲ
ート８２は、２重化された領域に対してＣＰＵがメモリ
リードコマンドを実行したとき、メモリリード信号が表
示部３０に入力されないようにしている。これは、表示
部３０のビデオメモリがＣＰＵ１０のメモリアドレスと
１対１対応であるためであり、ビデオメモリが１対１対
応でない場合には別の結線が必要である。
【００８５】図１６の情報処理装置では、２重化された
ビデオメモリ領域からのメモリリードは高速化される
が、それ以外のメモリ領域からのメモリリードは低速の
ままである。しかし、図１６の利点はアクセス用ＶＲＡ
Ｍ８１のメモリ容量が小さいために、コストが安いとい
うことである。表示部によっては特定の領域を頻繁に使
うものもあり、そのような場合、頻繁に使う部分のみを
２重化することにより、低コストでかつ、効率よく高速
化が可能である。すなわち、ビデオメモリ領域に対して
使用頻度のバラツキが大きい場合、使用頻度の大きい部
分のみ２重化しても、全領域を２重化したのと比べて平
均のメモリリードスピードはあまりちがわない。
ビデオメモリ領域からのメモリリードは高速化される
が、それ以外のメモリ領域からのメモリリードは低速の
ままである。しかし、図１６の利点はアクセス用ＶＲＡ
Ｍ８１のメモリ容量が小さいために、コストが安いとい
うことである。表示部によっては特定の領域を頻繁に使
うものもあり、そのような場合、頻繁に使う部分のみを
２重化することにより、低コストでかつ、効率よく高速
化が可能である。すなわち、ビデオメモリ領域に対して
使用頻度のバラツキが大きい場合、使用頻度の大きい部
分のみ２重化しても、全領域を２重化したのと比べて平
均のメモリリードスピードはあまりちがわない。
【００８６】次に、本発明の第７の実施例を図１７に示
し、これについて説明していく。
し、これについて説明していく。
【００８７】図１７は図１５の従来の情報処理装置に対
して改善したものであり、表示部４３０がキャラクタモ
ードのときのビデオメモリのリードを高速化したもので
ある。図１５において、表示部４３０にはキャラクタモ
ードとグラフィックスモードがあり、キャラクタモード
では表示部ＶＲＡＭ４６０のうちの一部の領域（この場
合、３２ＫＢとする）のみを使用しており、又キャラク
タモードのときにはＣＰＵ４１０のメモリアドレスとビ
デオメモリとは１対１に対応している。すなわち、キャ
ラクタモードのとき使用するメモリ領域は非常に小さ
く、表示用ＶＲＡＭ４６０のごく一部分である。又キャ
ラクタモードではライトの際にはＣＰＵ４１０のデータ
が、ＣＰＵデータ処理回路４６５で何ら処理されずに、
そのままの形で表示用ＶＲＡＭ４６０に書き込まれ、又
リードの際には表示用ＶＲＡＭ４６０より読み出された
データが、データ処理回路４６５で何ら処理されずに、
そのままの形でＣＰＵ４１０に送られている。図１７で
は、表示用ＶＲＡＭ４６０のうちのキャラクタモードで
使用する部分（３２ＫＢ）のみを２次メモリ６８０とし
て２重化している。すなわち、２次メモリ６８０の容量
は３２ＫＢであり、表示用ＶＲＡＭ４６０の容量のｌ／
８である。
して改善したものであり、表示部４３０がキャラクタモ
ードのときのビデオメモリのリードを高速化したもので
ある。図１５において、表示部４３０にはキャラクタモ
ードとグラフィックスモードがあり、キャラクタモード
では表示部ＶＲＡＭ４６０のうちの一部の領域（この場
合、３２ＫＢとする）のみを使用しており、又キャラク
タモードのときにはＣＰＵ４１０のメモリアドレスとビ
デオメモリとは１対１に対応している。すなわち、キャ
ラクタモードのとき使用するメモリ領域は非常に小さ
く、表示用ＶＲＡＭ４６０のごく一部分である。又キャ
ラクタモードではライトの際にはＣＰＵ４１０のデータ
が、ＣＰＵデータ処理回路４６５で何ら処理されずに、
そのままの形で表示用ＶＲＡＭ４６０に書き込まれ、又
リードの際には表示用ＶＲＡＭ４６０より読み出された
データが、データ処理回路４６５で何ら処理されずに、
そのままの形でＣＰＵ４１０に送られている。図１７で
は、表示用ＶＲＡＭ４６０のうちのキャラクタモードで
使用する部分（３２ＫＢ）のみを２次メモリ６８０とし
て２重化している。すなわち、２次メモリ６８０の容量
は３２ＫＢであり、表示用ＶＲＡＭ４６０の容量のｌ／
８である。
【００８８】信号６８４はキャラクタモード信号であ
り、これがハイのとき、表示部４３０がキャラクタモー
ドであることを示し、又信号６８４がローのとき表示部
４３０がキャラクタモードでないことを示している。ゲ
ート６８１，６８２，６８３はＡＮＤゲートであり、メ
モリリードライト信号のＯＮ／ＯＦＦ制御をしている。
表示部４３０がキャラクタモードでないときは、キャラ
クタモード信号６８４はローとなり、ＡＮＤゲート６８
１，６８２の出力はローとなり、又ＡＮＤゲート６８３
の出力はメモリリード信号となる。すなわち、このとき
２次メモリ６８０に対してはメモリリード信号４２１
も、メモリライト信号４２２も出力されず、２次メモリ
６８０は何ら作用しない（または、しないのと同じであ
る）。又、このとき表示部４３０に対してはメモリリー
ド信号、メモリライト信号がともに出力され、キャラク
タモードでないときは、図１７の情報処理装置は図１５
の情報処理装置と全く同じ動作をする。すなわち、図１
５に比べて何ら改善はされない。一方、表示部４３０が
キャラクタモードのときにはキャラクタモード信号６８
４はハイとなり、このとき２次メモリ６８０にはメモリ
リードライト信号がともに出力されるが、表示部４３０
に対してはメモリライト信号のみでメモリリード信号は
出力されない。すなわち、表示部４３０がキャラクタモ
ードのときには、ＣＰＵ４１０がビデオメモリに対して
ライトコマンドを実行すると、表示用ＶＲＡＭ４６０と
２次メモリ６８０の両方に同じデータが書き込まれ、又
ＣＰＵ４１０がビデオメモリに対してリードコマンドを
実行すると、２次メモリ６８０のみからデータが読み出
される。２次メモリ６８０からのリードは高速に実行で
きるために、表示部４３０がキャラクタモードのときに
はビデオメモリのリードの高速化が達成される。表示部
は特にキャラクタモードで使われることが非常に多く、
図１７の実施例は非常に有効である。２次メモリ６８０
の容量が非常に小さく安価であるにもかかわらず、実質
的な効果は非常に大きいからである。なお、図１７にお
いて、ＣＰＵ４１０と２次メモリ６８０の間に図１４の
２次メモリリードライト制御回路４８５のようなものが
一切ないが、これはキャラクタモードにおいてはＣＰＵ
４１０のメモリアドレスとビデオメモリとが１対１に対
応しているためである。
り、これがハイのとき、表示部４３０がキャラクタモー
ドであることを示し、又信号６８４がローのとき表示部
４３０がキャラクタモードでないことを示している。ゲ
ート６８１，６８２，６８３はＡＮＤゲートであり、メ
モリリードライト信号のＯＮ／ＯＦＦ制御をしている。
表示部４３０がキャラクタモードでないときは、キャラ
クタモード信号６８４はローとなり、ＡＮＤゲート６８
１，６８２の出力はローとなり、又ＡＮＤゲート６８３
の出力はメモリリード信号となる。すなわち、このとき
２次メモリ６８０に対してはメモリリード信号４２１
も、メモリライト信号４２２も出力されず、２次メモリ
６８０は何ら作用しない（または、しないのと同じであ
る）。又、このとき表示部４３０に対してはメモリリー
ド信号、メモリライト信号がともに出力され、キャラク
タモードでないときは、図１７の情報処理装置は図１５
の情報処理装置と全く同じ動作をする。すなわち、図１
５に比べて何ら改善はされない。一方、表示部４３０が
キャラクタモードのときにはキャラクタモード信号６８
４はハイとなり、このとき２次メモリ６８０にはメモリ
リードライト信号がともに出力されるが、表示部４３０
に対してはメモリライト信号のみでメモリリード信号は
出力されない。すなわち、表示部４３０がキャラクタモ
ードのときには、ＣＰＵ４１０がビデオメモリに対して
ライトコマンドを実行すると、表示用ＶＲＡＭ４６０と
２次メモリ６８０の両方に同じデータが書き込まれ、又
ＣＰＵ４１０がビデオメモリに対してリードコマンドを
実行すると、２次メモリ６８０のみからデータが読み出
される。２次メモリ６８０からのリードは高速に実行で
きるために、表示部４３０がキャラクタモードのときに
はビデオメモリのリードの高速化が達成される。表示部
は特にキャラクタモードで使われることが非常に多く、
図１７の実施例は非常に有効である。２次メモリ６８０
の容量が非常に小さく安価であるにもかかわらず、実質
的な効果は非常に大きいからである。なお、図１７にお
いて、ＣＰＵ４１０と２次メモリ６８０の間に図１４の
２次メモリリードライト制御回路４８５のようなものが
一切ないが、これはキャラクタモードにおいてはＣＰＵ
４１０のメモリアドレスとビデオメモリとが１対１に対
応しているためである。
【００８９】図１７の２次メモリ６８０は、表示用ＶＲ
ＡＭ４６０のうちのキャラクタモードで使う部分を２重
化したものであるが、そのかわりに表示用ＶＲＡＭ４６
０のうちの、１対１対応の表示モードで使う部分を２重
化してやり、又キャラクタモードであることを示す信号
６８４のかわりに、１対１対応の表示モードであること
を示す信号を使うことによって、図１７の情報処理装置
を１対１対応でないモードでも利用できるようになる。
ＡＭ４６０のうちのキャラクタモードで使う部分を２重
化したものであるが、そのかわりに表示用ＶＲＡＭ４６
０のうちの、１対１対応の表示モードで使う部分を２重
化してやり、又キャラクタモードであることを示す信号
６８４のかわりに、１対１対応の表示モードであること
を示す信号を使うことによって、図１７の情報処理装置
を１対１対応でないモードでも利用できるようになる。
【００９０】次に、本発明の第８の実施例を図１８に示
し、これについて説明していく。
し、これについて説明していく。
【００９１】図１８は図１４の表示部４３０のうちのビ
デオコントーラ４４０，調停回路４５０，ＣＰＵデータ
処理回路４６５の部分と、２次メモリリードライト制御
回路４８５とを、ひとつのＩＣ（集積回路）にまとめた
ものである。ＩＣ７００が本発明による表示制御ワンチ
ップＩＣである。セレクタ７９５は２次メモリ７８０を
制御する回路を選択するものである。第１メモリモード
においてはセレクタ７９５はメインメモリリードライト
制御回路７９０を選択し、このとき、２次メモリ７８０
はＣＰＵのメインメモリの一部として働く。又、表示用
ＶＲＡＭ７６０は表示制御部７３０によって制御され、
ＣＰＵからのメモリリードおよびメモリライトはともに
表示用ＶＲＡＭ７６０に対して実行される。このとき、
ビデオメモリのリードは図１５と同様に低速のままであ
る。
デオコントーラ４４０，調停回路４５０，ＣＰＵデータ
処理回路４６５の部分と、２次メモリリードライト制御
回路４８５とを、ひとつのＩＣ（集積回路）にまとめた
ものである。ＩＣ７００が本発明による表示制御ワンチ
ップＩＣである。セレクタ７９５は２次メモリ７８０を
制御する回路を選択するものである。第１メモリモード
においてはセレクタ７９５はメインメモリリードライト
制御回路７９０を選択し、このとき、２次メモリ７８０
はＣＰＵのメインメモリの一部として働く。又、表示用
ＶＲＡＭ７６０は表示制御部７３０によって制御され、
ＣＰＵからのメモリリードおよびメモリライトはともに
表示用ＶＲＡＭ７６０に対して実行される。このとき、
ビデオメモリのリードは図１５と同様に低速のままであ
る。
【００９２】第２メモリモードにおいては、セレクタ７
９５は２次メモリリードライト制御回路７８５を選択
し、このとき２次メモリ７８０は表示用ＶＲＡＭ７６０
と同一アドレス上にマッピングされる。すなわち、２次
メモリ７８０は表示用ＶＲＡＭ７６０と２重化される。
ビデオメモリへのライトの際には、２次メモリ７８０と
表示用ＶＲＡＭ７６０の両方に同一のデータが同時に書
き込まれ、又ビデオメモリからのリードの際には２次メ
モリ７８０からデータが読み出され、したがってこのと
き、ビデオメモリのリードは図１４と同様に高速にな
る。
９５は２次メモリリードライト制御回路７８５を選択
し、このとき２次メモリ７８０は表示用ＶＲＡＭ７６０
と同一アドレス上にマッピングされる。すなわち、２次
メモリ７８０は表示用ＶＲＡＭ７６０と２重化される。
ビデオメモリへのライトの際には、２次メモリ７８０と
表示用ＶＲＡＭ７６０の両方に同一のデータが同時に書
き込まれ、又ビデオメモリからのリードの際には２次メ
モリ７８０からデータが読み出され、したがってこのと
き、ビデオメモリのリードは図１４と同様に高速にな
る。
【００９３】第３メモリモードでは、セレクタ７９５は
表示制御部７３０を選択し、このとき、表示制御部７３
０のビデオメモリは表示用ＶＲＡＭ７６０と２次メモリ
７８０をたし合わせたものとなる。このときの表示モー
ドを拡張ビデオモードと呼び、ビデオメモリが表示用Ｖ
ＲＡＭ７６０のみであるときを標準ビデオモードと呼ぶ
ことにする。
表示制御部７３０を選択し、このとき、表示制御部７３
０のビデオメモリは表示用ＶＲＡＭ７６０と２次メモリ
７８０をたし合わせたものとなる。このときの表示モー
ドを拡張ビデオモードと呼び、ビデオメモリが表示用Ｖ
ＲＡＭ７６０のみであるときを標準ビデオモードと呼ぶ
ことにする。
【００９４】次に、本発明の第９の実施例を図１９に示
し、これについて説明していく。
し、これについて説明していく。
【００９５】図１９は図１４の２次メモリリードライト
制御回路４８５のかわりに、表示部をそっくり２重化し
て、図１４と同様の機能をもたせたものである。図１９
において、第１表示制御部８３０と第２表示制御部９３
０は全く同じものであり、又表示用ＶＲＡＭ８６０と２
次メモリ９６０も全く同じものである。ちがうのは、ス
クリーンオフ制御信号８４１と９４１の設定のみであ
る。制御信号８４１はローレベル（０）に設定されてお
り、第１表示制御部８３０のスクリーンオフ機能はディ
スエーブルされている。一方、スクリーンオフ制御信号
９４１はハイレベル（１）に設定されており、第２表示
制御部９３０のスクリーンオフ信号９４１がハイのとき
はビデオコントローラ９４０の動作はすべて停止し、デ
ィスプレイ装置へ送るデータは作成されない。この状態
をスクリーンオフと呼ぶ。このとき、調停回路９５０は
２次メモリ９６０へのアクセス権をすべてＣＰＵ８１０
側に与える。したがって、スクリーンオフ信号９４１が
アクティブ（ハイ）のとき、第２表示制御部９３０は図
１４の２次メモリリードライト制御回路４８５とほとん
ど同じになり（アクセスのタイミングまで含めてほとん
ど同じになり）、したがって、図１９は図１４とほとん
ど同様の動作をし、ビデオメモリのリードの高速化が達
成される。詳細は図１４の説明を参照されたい。
制御回路４８５のかわりに、表示部をそっくり２重化し
て、図１４と同様の機能をもたせたものである。図１９
において、第１表示制御部８３０と第２表示制御部９３
０は全く同じものであり、又表示用ＶＲＡＭ８６０と２
次メモリ９６０も全く同じものである。ちがうのは、ス
クリーンオフ制御信号８４１と９４１の設定のみであ
る。制御信号８４１はローレベル（０）に設定されてお
り、第１表示制御部８３０のスクリーンオフ機能はディ
スエーブルされている。一方、スクリーンオフ制御信号
９４１はハイレベル（１）に設定されており、第２表示
制御部９３０のスクリーンオフ信号９４１がハイのとき
はビデオコントローラ９４０の動作はすべて停止し、デ
ィスプレイ装置へ送るデータは作成されない。この状態
をスクリーンオフと呼ぶ。このとき、調停回路９５０は
２次メモリ９６０へのアクセス権をすべてＣＰＵ８１０
側に与える。したがって、スクリーンオフ信号９４１が
アクティブ（ハイ）のとき、第２表示制御部９３０は図
１４の２次メモリリードライト制御回路４８５とほとん
ど同じになり（アクセスのタイミングまで含めてほとん
ど同じになり）、したがって、図１９は図１４とほとん
ど同様の動作をし、ビデオメモリのリードの高速化が達
成される。詳細は図１４の説明を参照されたい。
【００９６】
【発明の効果】以上のように本発明によれば、ビデオメ
モリ（ＶＲＡＭ）の２重化により、ＶＲＡＭからのデー
タリードを画期的に高速化することができ、これにより
情報処理装置全体のスピードを大幅に上げることができ
た。特に、表示部を頻繁に使うプログラムにおいては非
常に効果がある。
モリ（ＶＲＡＭ）の２重化により、ＶＲＡＭからのデー
タリードを画期的に高速化することができ、これにより
情報処理装置全体のスピードを大幅に上げることができ
た。特に、表示部を頻繁に使うプログラムにおいては非
常に効果がある。
【００９７】又、そのための手段は、ＶＲＡＭの１セッ
トと、ＶＲＡＭに対する簡単なリードライト回路（ＶＲ
ＡＭとそのリードライト回路を合わせてビデオアクセレ
ータと呼ぶことにする。）を追加するだけであり、非常
に簡単である。既存のビデオコントローラに対して何も
修正を加えず、上記のビデオアクセレータを追加するだ
けで、既存のビデオコントローラのスピードを大幅に上
げることができ、その応用範囲は非常に広いといえる。
トと、ＶＲＡＭに対する簡単なリードライト回路（ＶＲ
ＡＭとそのリードライト回路を合わせてビデオアクセレ
ータと呼ぶことにする。）を追加するだけであり、非常
に簡単である。既存のビデオコントローラに対して何も
修正を加えず、上記のビデオアクセレータを追加するだ
けで、既存のビデオコントローラのスピードを大幅に上
げることができ、その応用範囲は非常に広いといえる。
【００９８】又、追加されるアクセス用ＶＲＡＭは特に
単体である必要はなく、例えばメインメモリと一体化に
してもよい。最近はメモリの価格も非常に安く、メイン
メモリの容量も非常に大きくなってきているので、メイ
ンメモリの一部をアクセス用ＶＲＡＭとして使えば、ほ
とんどコストアップすることもなく高速化が実現でき
る。
単体である必要はなく、例えばメインメモリと一体化に
してもよい。最近はメモリの価格も非常に安く、メイン
メモリの容量も非常に大きくなってきているので、メイ
ンメモリの一部をアクセス用ＶＲＡＭとして使えば、ほ
とんどコストアップすることもなく高速化が実現でき
る。
【００９９】又、追加したアクセス用ＶＲＡＭをメイン
メモリとしても使える機能を考案した。アプリケーショ
ンプログラムによっては表示部のスピードはあまり重要
ではなく、むしろプログラムで使えるメモリ容量の大き
さが重要であるというものもある。そのような場合は、
アクセス用ＶＲＡＭをメインメモリとして使い、メイン
メモリの総容量を大きくすればよい。コーザーはメイン
メモリの総容量と表示部の処理速度のいずれか都合のよ
い方を、アプリケーションプログラムを合わせて、その
都度自由に選ぶことができ非常に便利である。
メモリとしても使える機能を考案した。アプリケーショ
ンプログラムによっては表示部のスピードはあまり重要
ではなく、むしろプログラムで使えるメモリ容量の大き
さが重要であるというものもある。そのような場合は、
アクセス用ＶＲＡＭをメインメモリとして使い、メイン
メモリの総容量を大きくすればよい。コーザーはメイン
メモリの総容量と表示部の処理速度のいずれか都合のよ
い方を、アプリケーションプログラムを合わせて、その
都度自由に選ぶことができ非常に便利である。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る情報処理装置の構
成図である。
成図である。
【図２】図１に対応する従来技術に係る情報処理装置の
構成図である。
構成図である。
【図３】本発明の第２の実施例に係る情報処理装置の構
成図である。
成図である。
【図４】図３に対応する従来例に係る情報処理装置の構
成図である。
成図である。
【図５】本発明の第３の実施例に係る情報処理装置の構
成図である。
成図である。
【図６】図５の動作モード１のときの等価的な回路構成
を示した図である。
を示した図である。
【図７】図５の動作モード２のときの等価的な回路構成
を示した図である。
を示した図である。
【図８】図５〜図７に対応する従来技術に係る情報処理
装置の構成図である。
装置の構成図である。
【図９】デコード信号をまとめた図である。
【図１０】図５の情報処理装置の中の各メモリの機能を
動作モードごとにまとめた図である。
動作モードごとにまとめた図である。
【図１１】図５の情報処理装置のメモリアドレスマッピ
ングを動作モードごとにまとめた図である。
ングを動作モードごとにまとめた図である。
【図１２】本発明の第４の実施例に係る情報処理装置の
構成図である。
構成図である。
【図１３】図１２に対応する従来技術に係る情報処理装
置の構成図である。
置の構成図である。
【図１４】本発明の第５の実施例に係る情報処理装置の
構成図である。
構成図である。
【図１５】図１４に対応する従来技術に係る情報処理装
置の構成図である。
置の構成図である。
【図１６】本発明の第６の実施例に係る情報処理装置の
構成図である。
構成図である。
【図１７】本発明の第７の実施例に係る情報処理装置の
構成図である。
構成図である。
【図１８】本発明の第８の実施例に係る情報処理装置の
構成図である。
構成図である。
【図１９】本発明の第９の実施例に係る情報処理装置の
構成図である。
構成図である。
１０…中央演算処理装置（ＣＰＵ） ２０…コマンドデコーダ ３０…表示部 ４０…ビデオコントローラ ５０…表示用ＶＲＡＭアクセス調停回路 ６０…表示用ＶＲＡＭ ７０…ディスプレイ装置 ８０，８１…アクセス用ＶＲＡＭ １１…ＣＰＵのバス（アドレスバス及びデータバス） １２…ＣＰＵの実行するバスサイクルの種類を示す信号 ２１…ＶＲＡＭリード信号（０Ａ００００Ｈ〜０ＢＦＦ
ＦＦＨに対するメモリリード信号） ２２…ＶＲＡＭライト信号（０Ａ００００Ｈ〜０ＢＦＦ
ＦＦＨに対するメモリリード信号） ４１…ビデオコントローラのバス（アドレスバス及びデ
ータバス） ４２…表示制御信号 ５１…表示用ＶＲＡＭのバス（アドレスバス及びデータ
バス） ８２…ＡＮＤゲート １１０…中央演算処理装置（ＣＰＵ） １２０…コマンドデータ １３５…表示部 １４０…ビデオコントローラ １５０…表示用ＶＲＡＭアクセス調停回路 １５５…ライトバッファ １６０…表示用ＶＲＡＭ、 １７０…ディスプレイ装置 １８０…アクセス用ＶＲＡＭ １１３…ＣＰＵのアドレスバス １１４…ＣＰＵのデータバス １１２…ＣＰＵの実行するバスサイクルの種類を示す信
号 １２１…ＶＲＡＭリード信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリリード信号） １２２…ＶＲＡＭライト信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリライト信号） １４３…ビデオコントローラのアドレスバス １４４…ビデオコントローラのデータバス １４２…表示制御信号 １５３…表示用ＶＲＡＭのアドレスバス １５４…表示用ＶＲＡＭのデータバス １５６…ライトバッファから出力されるリード信号 １５７…ライトバッファから出力されるＶＲＡＭライト
信号 １５８…ライトバッファのアドレスバス １５９…ライトバッファのデータバス ２１０…中央演算処理装置（ＣＰＵ） ２２０…コマンドデコーダ（従来例） ２２０Ａ…コマンドデコーダ（本発明の実施例）２３０
…表示部 ２４０…ビデオコントローラ ２５０…表示用ＶＲＡＭアクセス調停回路 ２６０…表示用ＶＲＡＭ ２７０…ディスプレイ装置 ２８０…アクセス用ＶＲＡＭ ２１１…ＣＰＵのバス（アドレスバス及びデータバス） ２１２…ＣＰＵの実行するバスサイクルの種類を示す信
号） ２２１…ＶＲＡＭリード信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリリード信号） ２２２…ＶＲＡＭライト信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリライト信号） ２４１…ビデオコントローラのバス（アドレスバス及び
データバス） ２４２…表示制御信号 ２５１…表示用ＶＲＡＭのバス（アドレスバス及びデー
タバス） ２９１…読み出し専用メモリ（ＲＯＭ） ２９０…ランダムアクセスメモリ（ＲＡＭ） ２２３…拡張メモリリード信号（１０００００Ｈ〜１１
ＦＦＦＦＨに対するメモリリード信号） ２２４…拡張メモリリード信号（１０００００Ｈ〜１１
ＦＦＦＦＨに対するメモリライト信号） ３００…動作モード指示手段 ３１０…動作モード切換回路 ３１１，１１２，１１３…セレクタ ２９２…ＲＡＭリード信号（００００００Ｈ〜０９ＦＦ
ＦＦＨに対するメモリリード信号） ２９３…ＲＡＭライト信号（００００００Ｈ〜０９ＦＦ
ＦＦＨに対するメモリライト信号） ２９４…ＲＯＭリード信号（０Ｅ００００Ｈ〜０ＦＦＦ
ＦＨに対するメモリリード信号） ４１０…中央処理装置（ＣＰＵ） ４２０…コマンドデコーダ ４３０…表示部 ４４０…ビデオコントローラ ４５０…調停回路 ４６０…表示用ＶＲＡＭ ４６５…ＣＰＵデータ処理回路 ４７０…ディスプレイ装置 ４８０…２次メモリ ４１３…ＣＰＵのアドレスバス ４１４…ＣＰＵのデータバス ４１２…ＣＰＵの実行するバスサイクルの種類を示す信
号 ４２１…ＶＲＡＭリード信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリリード信号） ４２２…ＶＲＡＭライト信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリライト信号） ４２３…表示部に対するＩＯリード信号 ４２４…表示部に対するＩＯライト信号 ４４１…ビデオコントローラのバス（アドレスバス及び
データバス） ４４２…表示制御信号 ４５１…表示用ＶＲＡＭのバス（アドレスバス及びデー
タバス） ４６６…ＣＰＵデータ処理回路のバス（アドレスバス及
びデータバス） ４８５…２次メモリリードライト制御回路 ４８６…２次メモリのバス ４８７…２次メモリリードライト制御回路のバス ４９０，４９１…双方向バッファ ４９２，４９３，４９４…ＮＯＲゲート ５１０…中央演算処理装置（ＣＰＵ） ５２０…コマンドデコーダ ５３０…表示部 ５４０…ビデオコントローラ ５５０…調停回路 ５６０…表示用ＶＲＡＭ ５６５…ライト時の演算回路 ５６６…リード時の比較回路 ５７０…ディスプレイ装置 ５８０…２次メモリ ５１３…ＣＰＵのアドレスバス ５１４…ＣＰＵＫデータバス ５１２…ＣＰＵの実行するバスサイクルの種類を示す信
号 ５２１…ＶＲＡＭリード信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリリード信号） ５２２…ＶＲＡＭライト信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリリード信号） ５２３…表示部に対するＩＯリード信号 ５２４…表示部に対するＩＯライト信号 ５３１…表示部のデータバス ５４１…ビデオコントローラのバス（アドレスバス及び
データバス） ５４２…表示制御信号 ５５１…表示用ＶＲＡＭのバス（アドレスバス及びデー
タバス） ５６７…ＣＰＵアクセス側のバス（アドレスバス及びデ
ータバス） ５８１…２次メモリのバス ５８５…２次メモリリードライト制御回路 ５８６…２次メモリに対するライト演算回路 ５８７…２次メモリに対するリード比較回路 ５９０…双方向バッファ ５９１，５９２…ＮＯＲゲート ６８０…２次メモリ ６８１，６８２，６８３…ＡＮＤゲート ６８４…キャラクタモード信号 ７００…本発明による表示制御ワンチップＩＣ ７３０…表示制御部 ７４０…ビデオコントローラ ７５０…調停回路 ７６０…表示用ＶＲＡＭ ７６５…ＣＰＵデータ処理回路 ７７０…ディスプレイ装置 ７８０…２次メモリ ７８５…２次メモリリードライト制御回路 ７９０…メインメモリリードライト制御回路 ７９５…セレクタ ８１０…中央演算処理装置（ＣＰＵ） ８２０…コマンドデコーダ ８３０…第１表示制御部 ９３０…第２表示制御部 ８４０，９４０…ビデオコントローラ ８４１，９４１…スクリーンオフ制御信号 ８５０，９５０…調停回路 ８６０…表示用ＶＲＡＭ ９６０…２次メモリ ８６５，９６５…ＣＰＵデータ処理回路 ８７０…ディスプレイ装置 ８９０，９９０…双方向バッファ
ＦＦＨに対するメモリリード信号） ２２…ＶＲＡＭライト信号（０Ａ００００Ｈ〜０ＢＦＦ
ＦＦＨに対するメモリリード信号） ４１…ビデオコントローラのバス（アドレスバス及びデ
ータバス） ４２…表示制御信号 ５１…表示用ＶＲＡＭのバス（アドレスバス及びデータ
バス） ８２…ＡＮＤゲート １１０…中央演算処理装置（ＣＰＵ） １２０…コマンドデータ １３５…表示部 １４０…ビデオコントローラ １５０…表示用ＶＲＡＭアクセス調停回路 １５５…ライトバッファ １６０…表示用ＶＲＡＭ、 １７０…ディスプレイ装置 １８０…アクセス用ＶＲＡＭ １１３…ＣＰＵのアドレスバス １１４…ＣＰＵのデータバス １１２…ＣＰＵの実行するバスサイクルの種類を示す信
号 １２１…ＶＲＡＭリード信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリリード信号） １２２…ＶＲＡＭライト信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリライト信号） １４３…ビデオコントローラのアドレスバス １４４…ビデオコントローラのデータバス １４２…表示制御信号 １５３…表示用ＶＲＡＭのアドレスバス １５４…表示用ＶＲＡＭのデータバス １５６…ライトバッファから出力されるリード信号 １５７…ライトバッファから出力されるＶＲＡＭライト
信号 １５８…ライトバッファのアドレスバス １５９…ライトバッファのデータバス ２１０…中央演算処理装置（ＣＰＵ） ２２０…コマンドデコーダ（従来例） ２２０Ａ…コマンドデコーダ（本発明の実施例）２３０
…表示部 ２４０…ビデオコントローラ ２５０…表示用ＶＲＡＭアクセス調停回路 ２６０…表示用ＶＲＡＭ ２７０…ディスプレイ装置 ２８０…アクセス用ＶＲＡＭ ２１１…ＣＰＵのバス（アドレスバス及びデータバス） ２１２…ＣＰＵの実行するバスサイクルの種類を示す信
号） ２２１…ＶＲＡＭリード信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリリード信号） ２２２…ＶＲＡＭライト信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリライト信号） ２４１…ビデオコントローラのバス（アドレスバス及び
データバス） ２４２…表示制御信号 ２５１…表示用ＶＲＡＭのバス（アドレスバス及びデー
タバス） ２９１…読み出し専用メモリ（ＲＯＭ） ２９０…ランダムアクセスメモリ（ＲＡＭ） ２２３…拡張メモリリード信号（１０００００Ｈ〜１１
ＦＦＦＦＨに対するメモリリード信号） ２２４…拡張メモリリード信号（１０００００Ｈ〜１１
ＦＦＦＦＨに対するメモリライト信号） ３００…動作モード指示手段 ３１０…動作モード切換回路 ３１１，１１２，１１３…セレクタ ２９２…ＲＡＭリード信号（００００００Ｈ〜０９ＦＦ
ＦＦＨに対するメモリリード信号） ２９３…ＲＡＭライト信号（００００００Ｈ〜０９ＦＦ
ＦＦＨに対するメモリライト信号） ２９４…ＲＯＭリード信号（０Ｅ００００Ｈ〜０ＦＦＦ
ＦＨに対するメモリリード信号） ４１０…中央処理装置（ＣＰＵ） ４２０…コマンドデコーダ ４３０…表示部 ４４０…ビデオコントローラ ４５０…調停回路 ４６０…表示用ＶＲＡＭ ４６５…ＣＰＵデータ処理回路 ４７０…ディスプレイ装置 ４８０…２次メモリ ４１３…ＣＰＵのアドレスバス ４１４…ＣＰＵのデータバス ４１２…ＣＰＵの実行するバスサイクルの種類を示す信
号 ４２１…ＶＲＡＭリード信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリリード信号） ４２２…ＶＲＡＭライト信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリライト信号） ４２３…表示部に対するＩＯリード信号 ４２４…表示部に対するＩＯライト信号 ４４１…ビデオコントローラのバス（アドレスバス及び
データバス） ４４２…表示制御信号 ４５１…表示用ＶＲＡＭのバス（アドレスバス及びデー
タバス） ４６６…ＣＰＵデータ処理回路のバス（アドレスバス及
びデータバス） ４８５…２次メモリリードライト制御回路 ４８６…２次メモリのバス ４８７…２次メモリリードライト制御回路のバス ４９０，４９１…双方向バッファ ４９２，４９３，４９４…ＮＯＲゲート ５１０…中央演算処理装置（ＣＰＵ） ５２０…コマンドデコーダ ５３０…表示部 ５４０…ビデオコントローラ ５５０…調停回路 ５６０…表示用ＶＲＡＭ ５６５…ライト時の演算回路 ５６６…リード時の比較回路 ５７０…ディスプレイ装置 ５８０…２次メモリ ５１３…ＣＰＵのアドレスバス ５１４…ＣＰＵＫデータバス ５１２…ＣＰＵの実行するバスサイクルの種類を示す信
号 ５２１…ＶＲＡＭリード信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリリード信号） ５２２…ＶＲＡＭライト信号（０Ａ００００Ｈ〜０ＢＦ
ＦＦＦＨに対するメモリリード信号） ５２３…表示部に対するＩＯリード信号 ５２４…表示部に対するＩＯライト信号 ５３１…表示部のデータバス ５４１…ビデオコントローラのバス（アドレスバス及び
データバス） ５４２…表示制御信号 ５５１…表示用ＶＲＡＭのバス（アドレスバス及びデー
タバス） ５６７…ＣＰＵアクセス側のバス（アドレスバス及びデ
ータバス） ５８１…２次メモリのバス ５８５…２次メモリリードライト制御回路 ５８６…２次メモリに対するライト演算回路 ５８７…２次メモリに対するリード比較回路 ５９０…双方向バッファ ５９１，５９２…ＮＯＲゲート ６８０…２次メモリ ６８１，６８２，６８３…ＡＮＤゲート ６８４…キャラクタモード信号 ７００…本発明による表示制御ワンチップＩＣ ７３０…表示制御部 ７４０…ビデオコントローラ ７５０…調停回路 ７６０…表示用ＶＲＡＭ ７６５…ＣＰＵデータ処理回路 ７７０…ディスプレイ装置 ７８０…２次メモリ ７８５…２次メモリリードライト制御回路 ７９０…メインメモリリードライト制御回路 ７９５…セレクタ ８１０…中央演算処理装置（ＣＰＵ） ８２０…コマンドデコーダ ８３０…第１表示制御部 ９３０…第２表示制御部 ８４０，９４０…ビデオコントローラ ８４１，９４１…スクリーンオフ制御信号 ８５０，９５０…調停回路 ８６０…表示用ＶＲＡＭ ９６０…２次メモリ ８６５，９６５…ＣＰＵデータ処理回路 ８７０…ディスプレイ装置 ８９０，９９０…双方向バッファ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 G06F 13/18 G09G 5/39 G06T 1/60
Claims (17)
- 【請求項１】 中央演算処理装置と、ビデオコントロー
ラと、表示用ビデオメモリと、アクセス用ビデオメモリ
と、前記表示用ビデオメモリ用のファーストインファー
ストアウトバッファを含むライトバッファとを構成要素
として有する情報処理装置であって、 前記中央演算処理装置がビデオメモリにデータを書き込
む際には、前記ライトバッファと前記アクセス用ビデオ
メモリの両者に同時に同一のデータを書き込み、前記中
央演算処理装置がビデオメモリからデータを読み出す際
には前記アクセス用ビデオメモリからデータを読み出す
ことを特徴とする情報処理装置。 - 【請求項２】 前記中央演算処理装置が前記表示用ビデ
オメモリと前記アクセス用ビデオメモリに同時に同一の
データを書き込む際に、前記中央演算処理装置のバスサ
イクルに挿入されるウェイト数は前記ライトバッファの
状態に依存することを特徴とする請求項１記載の情報処
理装置。 - 【請求項３】 前記中央演算処理装置が前記アクセス用
ビデオメモリからデータを読み出す際に中央演算処理装
置に挿入されるウェイト数は、前記アクセス用ビデオメ
モリを構成するメモリ素子のデータ読み出し時間に依存
し、前記ライトバッファの状態には依存しないことを特
徴とする請求項１記載の情報処理装置。 - 【請求項４】 中央演算装置処理と、表示用ビデオメモ
リと、アクセス用ビデオメモリとを構成要素として有す
る情報処理装置であって、該情報処理装置は２つの動作
モードを有し、 動作モード１においては （１−ａ）前記アクセス用ビデオメモリは前記表示用ビ
デオメモリと同一のアドレス上に重複してマッピングさ
れ、 （１−ｂ）前記中央演算処理装置がビデオメモリにデー
タを書き込む際には、前記表示用ビデオメモリと前記ア
クセス用ビデオメモリの両者に同時に書き込み、 （１−ｃ）前記中央演算処理装置がビデオメモリからデ
ータを読み出す際には前記アクセス用ビデオメモリから
データを読み出し、 動作モード２においては （２−ａ）前記アクセス用ビデオメモリは前記表示用ビ
デオメモリと異なるアドレス上にマッピングされて、 （２−ｂ）前記中央演算処理装置がビデオメモリにデー
タを書き込む際には前記表示用ビデオメモリに書き込
み、 （２−ｃ）前記中央演算処理装置がビデオメモリからデ
ータを読み出す際には、前記表示用ビデオメモリからデ
ータを読み出すことを特徴とする情報処理装置。 - 【請求項５】 中央演算処理装置と表示部とを有する
情報処理装置において、前記表示部の中の表示用ビデオ
メモリが前記中央演算処理装置のメモリアドレス空間上
におかれ、前記中央演算処理装置が前記表示用ビデオメ
モリにデータを書き込む際、ＣＰＵデータと前記表示部
内のレジスタデータとを演算処理した結果を前記表示用
ビデオメモリに書き込む機能を有し、又前記中央演算処
理装置が前記表示用ビデオメモリからデータを読み出す
際、この表示用ビデオメモリから読み出されたデータが
前記表示部内のレジスタデータと比較されその比較結果
が前記中央演算処理装置に読み出される機能を有すると
き、 該情報処理装置に、前記表示用ビデオメモリと同一アド
レスの２次メモリと、前記２次メモリのリードライトを
制御する２次メモリリードライト制御回路を付加し、前
記２次メモリリードライト制御回路の中に、前記表示部
の中のライト時の演算回路とリード時の比較回路を組み
込み、前記中央演算処理装置が表示部へデータを書き込
む際には前記表示用ビデオメモリと前記２次メモリにと
もにそれぞれ演算回路を通して同一データを書き込み、
前記中央演算処理装置が表示部からデータを読み出す際
には前記２次メモリから比較回路を通してデータを読み
出すことにより、ビデオメモリのリード時間を短縮した
ことを特徴とする表示部の高速化方法。 - 【請求項６】 中央演算処理装置と表示用ビデオメモリ
を内部に有する表示部とを構成要素とする情報処理装置
に対して、 前記表示用ビデオメモリと同一アドレスの２次メモリ
と、前記表示部の中の表示用ビデオメモリのリードライ
トに関係する部分を抽出してできた２次メモリリードラ
イト制御回路を付加し、前記中央演算処理装置からのラ
イトの際には前記表示用ビデオメモリと前記２次メモリ
に対して、データを書き込み、前記中央演算処理装置へ
のリードの際には前記２次メモリからデータを読み出す
ことにより、ビデオメモリのリード時間を短縮したこと
を特徴とする表示部の高速化方法。 - 【請求項７】 前記表示部の中にライトバッファを有す
ることを特徴とする請求項５記載の表示部の高速化方
法。 - 【請求項８】 前記２次メモリの容量が前記表示用ビデ
オメモリの容量より小さく、前記２次メモリは前記表示
用ビデオメモリの一部分の２重化のために使われ、ビデ
オメモリのうちの２重化された部分が高速であることを
特徴とする請求項５記載の表示部の高速化方法。 - 【請求項９】 前記２次メモリはモードによって２つの
使われ方をし、モード１では前記表示用ビデオメモリの
２重化のために使われ、モード２では前記中央演算処理
装置のメインメモリの一部として使われることを特徴と
する請求項５記載の表示部の高速化方法。 - 【請求項１０】 前記表示部の中にライトバッファを有
することを特徴とする請求項６記載の表示部の高速化方
法。 - 【請求項１１】 前記２次メモリの容量が前記表示用ビ
デオメモリの容量よりも小さく、前記２次メモリは前記
表示用ビデオメモリの一部分の２重化のために使われ、
ビデオメモリのうちの２重化された部分が高速であるこ
とを特徴とする請求項６記載の表示部の高速化方法。 - 【請求項１２】 前記２次メモリはモードによって２通
りの使われ方をし、モード１では前記表示用ビデオメモ
リの２重化のために使われ、モード２では前記中央演算
処理装置のメインメモリの一部として使われることを特
徴とする請求項６記載の表示の高速化方法。 - 【請求項１３】 中央演算処理装置と表示用ビデオメモ
リを内部に有し、キャラクタモードとグラッフィックス
モードをもつ表示部とを構成要素とする情報処理装置に
対して前記表示用ビデオメモリのうちのキャラクタモー
ドで使用する領域を２重化してこれを２次メモリとし、 前記表示部がキャラクタモードのとき、前記中央演算処
理装置からのライトの際には前記表示用ビデオメモリと
前記２次メモリに対してデータを書き込み、前記中央演
算処理装置へのリードの際には前記２次メモリからデー
タを読み出すことにより、キャラクタモード時のビデオ
メモリリード時間を短縮したことを特徴とする表示部の
高速化方法。 - 【請求項１４】 中央演算処理装置と表示用ビデオメモ
リを内部に有し、前記中央演算処理装置のメモリアドレ
スとビデオメモリとが１対１に対応した表示モードと１
対１に対応しない表示モードを共にもつ表示部とを構成
要素とする情報処理装置に対して、 前記表示用ビデオメモリのうちの前記１対１対応表示モ
ードで使用する領域を２重化してこれを２次メモリと
し、 前記表示部が前記１対１対応表示モードのとき、前記中
央演算処理装置からのライトの際には前記表示用ビデオ
メモリと前記２次メモリに対してデータを書き込み、前
記中央演算処理装置へのリードの際には前記２次メモリ
からデータを読み出すことにより、前記１対１対応表示
モード時のビデオメモリリード時間を短縮したことを特
徴とする表示部の高速化方法。 - 【請求項１５】 表示用ビデオメモリと２次メモリの２
つのメモリを制御可能な表示制御ワンチップＩＣであっ
て、 前記表示用ビデオメモリをビデオメモリとして利用し、
前記２次メモリを中央演算処理装置のメインメモリの一
部として利用する第１のメモリモードと、 前記表示用ビデオメモリと前記２次メモリとを中央演算
処理装置の同一メモリアドレス空間上に重複してマッピ
ングし、ともにビデオメモリとして利用する第２のメモ
リモードと、 前記表示用ビデオメモリと前記２次メモリとをたし合わ
せ、ビデオメモリとして利用する第３のメモリモードと
を制御可能なことを特徴とする表示制御ワンチップＩ
Ｃ。 - 【請求項１６】 第１、第２および第３のメモリモード
のうちのいずれか２つのメモリモードを制御可能である
ことを特徴とする請求項１５記載の表示制御ワンチップ
ＩＣ。 - 【請求項１７】 ディスプレイ装置への描画機能をオフ
し、ビデオメモリへのアクセス権の全てを中央演算処理
装置に与えることのできるスクリーンオフ機能を有する
第１および第２表示制御部を並列に並べ、ディスプレイ
装置は前記第１表示制御部に接続し、前記第１、第２表
示制御部にそれぞれ同一容量のメモリとして表示用ＶＲ
ＡＭと２次メモリを接続し、この２つのメモリを前記中
央演算処理装置の同一アドレス空間上に重複してマッピ
ングし、前記第１表示制御部のスクリーンオフ機能を無
効に設定し、前記第２表示制御部のスクリーンオフ機能
を有効に設定しておき、 前記中央演算処理装置がビデオメモリへデータをライト
する際には前記表示用ビデオメモリと前記２次メモリに
同一のデータを同時に書き込み、前記中央演算処理装置
がビデオメモリよりデータをリードする場合には、前記
２次メモリよりデータを読み出すことによりビデオメモ
リのリード時間を短縮したことを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03007806A JP3114209B2 (ja) | 1990-01-25 | 1991-01-25 | 情報処理装置および表示部の高速化方法および表示制御ワンチップｉｃ |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-15303 | 1990-01-25 | ||
| JP1530390 | 1990-01-25 | ||
| JP7286890 | 1990-03-22 | ||
| JP7286990 | 1990-03-22 | ||
| JP2-72868 | 1990-03-22 | ||
| JP2-72869 | 1990-03-22 | ||
| JP03007806A JP3114209B2 (ja) | 1990-01-25 | 1991-01-25 | 情報処理装置および表示部の高速化方法および表示制御ワンチップｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211293A JPH04211293A (ja) | 1992-08-03 |
| JP3114209B2 true JP3114209B2 (ja) | 2000-12-04 |
Family
ID=27454801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03007806A Expired - Lifetime JP3114209B2 (ja) | 1990-01-25 | 1991-01-25 | 情報処理装置および表示部の高速化方法および表示制御ワンチップｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114209B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08224224A (ja) * | 1995-02-21 | 1996-09-03 | Anima Kk | 重心動揺計 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712664A (en) * | 1993-10-14 | 1998-01-27 | Alliance Semiconductor Corporation | Shared memory graphics accelerator system |
| WO1995035572A1 (en) | 1994-06-20 | 1995-12-28 | Neomagic Corporation | Graphics controller integrated circuit without memory interface |
| US7831780B2 (en) * | 2005-06-24 | 2010-11-09 | Nvidia Corporation | Operating system supplemental disk caching system and method |
-
1991
- 1991-01-25 JP JP03007806A patent/JP3114209B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08224224A (ja) * | 1995-02-21 | 1996-09-03 | Anima Kk | 重心動揺計 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04211293A (ja) | 1992-08-03 |
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