JPH06509199A - コンピュータ・ワークステーション拡張シャシー - Google Patents

コンピュータ・ワークステーション拡張シャシー

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JPH06509199A JP5502976A JP50297692A JPH06509199A JP H06509199 A JPH06509199 A JP H06509199A JP 5502976 A JP5502976 A JP 5502976A JP 50297692 A JP50297692 A JP 50297692A JP H06509199 A JPH06509199 A JP H06509199A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 前記表明ステップの結果として予期される値が戻されるとこれに応答して、前記 複写ステップを実行し、 ある期間中前記表明ステップの結果として値が戻されなければこれに応答して、 空のスロット・コードを生成し、 前記生成ステップに応答して、２番目の拡張スロットに対する初期の場所のアド レス値を表明することを含む請求項１１記載の方法。
１３、前記システムが更に、メモリー管理装置を含み、拡張指標値をバスのアド レス値と関連するメモリーに記憶し、前記バスにおける前記バス・アドレス値の 受取りに応答して、前記拡張指標値を用いて前記アドオン機能の１つをアクセス することを更に含む請求項１１記戦の方法。
１４、前記組込まれたアドオン機能の各々の前記識別メモリーから該アドオン機 能の記憶場所のオフセット値を読出し、 前記メモリーに記ｔＱされた拡張指標値に従って前記オフセット値を修正し、前 記修正されたオフセット値を前記ランダム−アクセス・メモリーに記憶すること を含む請求項１３記載の方法。
１５、前記記憶ステップにより記憶される拡張指標値が、前記対応するアドオン 機能が組込まれる拡張スロットと対応する拡張スロットの選択コードを含む請求 項１３記載の方法。
１６、アドレス信号とデータ信号と制９Ｉ］信号とを！するためのバスと、前記 バスに接続されたバス拡張スロットと、前記バス拡張スロットおよびケーブルに 結合され、前記バスから制御信号を受取るように結合されたコントローラを含む 拡張制御システムと、拡張シャシ−とを設け、該拡張シャシ−は、各々にアドオ ン機能が組込まれる複数の拡張スロットと、前記ケーブルと前記拡張スロットの １つとの間に結合されたデータ・ラッチとを含み、該データ・ラッチは、前記ア ドオン機能がある期間にわたりデータ値を提供することに応答する前記拡張スロ ットの前記１つに組込まれたアドオン機能のアクセスに応答して、前記データ値 が前記データ・ラッチによりラッチされかつ前記バスに対する通信のため前記ケ ーブルに対して通信されるように、前記コントローラにより制御される データ処理システム。
１７、前記拡張スロットの前記１つと前記バスとの間に結合されて、前記バスに 対して提供するためこれに対する確認信号をラッチする呼出ラッチを更に設ける 請求項１６記載のシステ１１゜ １８、前記バスがＳバス・タイプである請求項１６記載のシステム。
＋９．　アドレス信号とデータ信号と’ｂＱＧＴＩ信号とを通信するためのバス と、前記バスに接続されたバス拡張スロットと、前記バス拡張スロットおよびケ ーブルに結合された拡張制御システムとを設け、該拡張側御システムは、 前記バスから制９１１ｆｉ号を受取るように結合されたコントローラを含み、前 記ケーブルに結合された拡張シャシ−を設け、該拡張シャシ−は、アドオン機能 が組込まれる複数の拡張スロットと、前記ケーブルと前記拡張スロットとの間に アドレス信号とデータ信号と制御１４号とを通信するための拡張バスと、前記ケ ーブルの制御線と前記拡張スロットとに結合されたシャシ−・コントローラと、 前記ジャシー−コントローラにより制ｇ口される、前記拡張バスと前記ケーブル との間に結合された第１のラッチとを含み、前記拡張スロットの１つに組込まれ たアドオン機能により開始されるメモリー直接アクセス動作中に、前記シャシ− ・コントローラが、局部許与信号を前記拡張スロットの前記１つに発行して、前 記アドオン機能が、前記バスの前記拡張制御システム・に対するバス許！ｊ信号 の提供に先立ちこれに応答する前記拡張バスに対して第１の値を提供するように し、 前記拡張バスがもはや前記第１の値を通信しない期間後に、前記シャシ−・コン トローラが、前記拡張バスで受信られる前記第１の値を記憶しかつ前記ケーブル に対して該第１の値を提供するように前記第１のラッチを制御するデータ処理シ ステム。
２０、前記第１の値が仮想アドレス値である請求項１９記載のシステム。
２１、前記バスがＳバス・タイプである請求項１９記載のシステム。
２２、前記拡張コントローラが更に、 前記コントローラにより生成される保持信号により制御される、前記ケーブルの データ線と前記バスのデータ線との間に結合されたラッチング・バッファを含み 、該ラッチング・バッファが、前記ケーブルがもはや前記ケーブルに提供される 値を駆動しない期間後、メモリー直接アクセス動作中に前記値で前記バスを駆動 するようにする請求項１９記載のシステム。
２３、バースト・メモリー直接アクセス動作の間、前記ラッチング・バッファが 一連の前記値をラッチするように、前記コントローラが前記一連の保持信号を生 成する請求項２２記載のシステト。
２４、前記ラッチング・バッファにより保持される前記値の最初値が仮想アドレ ス値である請求項２３記戦のシステム。
２５、前記拡張バスと前記ケーブルとの間に結合された第２のラッチを更に設け 、 前記アドオン機能が前記最初の仮想アドレス値を提供した後、前記コントローラ が、前記拡張シャシ−に対して遠隔アドレス・ストローブ信号を提供し、前記遠 隔アドレス・ストロ−ブイ沿フに応答して、前記アドオン機能が前記拡張バスに 対して第２の値を提供し、 前記第１のシャシ−・コントローラはまた、前記拡張バスがもはや前記最初の値 を通信しない期間後に、前記第２の値を記憶するように前記第２のラッチを制御 するためのものである請求項２４記載のシステム。
２６、前記バスがＳバス・タイプである請求項２５記載のシステム。
明　細　書 コンピュータ・ワークステーション拡張シャシ−（技術分野） 本発明は、データ処理分野に関し、特に共通バスに対する接続のための拡張装置 用のアーキテクチャに関する。
（発明の背景） データ処理装置、特にマイクロコンビ。−夕およびマイクロコンピュータに基く ワークスデージョンの分’Ｊｆにおいては、ノ１−ドウエア・デバイスを付設す る能力は重要な特徴である。このようなアドオン・ボードおよび機能の事例は、 アドオン−メモリー・カード、通信ボート、ディスクおよび他の記憶装置のコン トローラ、タイマーの如き１ｑｒＢ機能、および人出力ポートおよび機能（デバ イス・ドライバ、アナログおよびディジタル・データ取得カード、プリンタ・イ ンターフェース、などの如き諸機能を含む）を含んでいる。このようなアドオン 機能の提供は、ワークステーションの購入者即ちユーザが、例えば、ワークステ ーションの特定の用途に対して要求されるハードウェア機能のみを盛込むことを 可能にする。
このことは、基本的なワークステーションのコストを比較的穏当なものに保持さ せ、かつワークステージ三１ンの能力および機能性を基本装置により提供される ものをはるかに越えてアップグレードする能力を提供する。
人士のマイクロコンビ−ュータのアーキテクチャは、情報の多数のビットが幾つ かの集積回路間で並行して通信される得るバスを含む。バスに接続されかつこれ に対してアドオン・ボートおよび機能を挿入して実現され得る拡張スロットがし ばしば提供される。これらの拡張スロットは、一般にコンピュータの「マザーボ ート」、即ちＣＰＵおよびコンピュータの基本的動作を行う他の回路を含む回路 ホード１に物理的に構成される。ＣＰＵとアドオン・デバイスとの間のこのバス による通信は、特に拡張ボートが特定の機能に専用化されない場合に、比較的筒 中なソフトウェア・ルー−トンにより１１うことかできる。史に、このようなア ーキテクチャは、アドオン・ハードウェアの様々な形態間のソフトウェア互換性 を許容する。
このアーキテクチャはデータ処理産業において非常な成功を収めることが証明さ れているが、ある制約が内在する。第１に、共通バスを介するＣＰＵとアドオン ・ボードとの間の通信が、このバスが所与のタスクに占有される如き間は、通信 のボトルネックとなる結果を招くことがあり得、前記バスが解放されるまで他の タスクは待機する。このボトルネックは、直接メモリー・アクセス（ＤＭＡ）あ るいはアドオン・カード間の他の通信が要求されるならば、このような通信がＣ ＰＵの可用性に依存せずこれによりバスの通信爪を著しく増加し得るため、更に 大きな問題となる。更に、このようなアーキテクチャは、バスの競合あるいは衝 突が生じないことを保証する調停回路および他のハードウェア制御を要求する。
別の重要な制約は、アドオン機能に対して物理的に利用し得るスロット数である 。このような制約は、各拡張スロットが主コンピユータ・メモリーと同じように （即ち、メモリー・アドレスにより）ＣＰＵによりアドレス指定可能であるよう 拡張スロットのメモリー・マツプを作る如きコンピュータにおいて特に妥当する 。このような構成においては、各拡張スロットが、一般に、利用し得るメモリー ・スペースの予め割当てられた部分を有し、その結果アドオン・カードに対する アクセスがスロットに割当てられたメモリー・スペース内の「記憶」場所からの 読出しまたはこれに対する書込みにより行われるようにする。
制限されたメモリー・マツプ化拡張スロット数を持つ特定のコンピュータ・ワー クステーション・アーキテクチャの一例は、Ｓｕｎ　ＭｉｃｒｏｓｙｓｔｅｍＳ 社により製造販売されるコンピュータ・ワークステーションであり、特にＳバス （ＳＢｕｓ）　・アーキテクチャを内蔵するものである。このＳバスは、この種 のコンピュータにおける主要バスであり、これによりＣＰＵがその主メモリーと 通信し、またこれによりＣＰＵがこれに接続された制限された数の拡張スロット におけるデバイスとも通信する。次に図１において、このようなシステムの一例 について記述する。史に１；１細について参８のため本文に援用されるのは、［ Ｓ／くス仕様書（Ｔｈｅ　５Ｂｕｓ　５ｐｅｃｉｆｉｃａｔｉｏｎ）Ｊ改訂ＡＩ 　（Ｓｕｎ　Ｍｉｃｒｏｓｙｓｔｃｍｓ社、１９９０年）である。
図１は、Ｓバスに基くシステムの一形態を示す。このアーキテクチャにおいては 、Ｓバスは、特定機能をシステムに結合するため使用されるスロット６゜乃至６ 、に接続されている。例えば、ダイナミック・メモリーＤＲＡＭはスロット６゜ および６．を介してアクセスされ、ビデオＲＡＭはスロット６、を介してＳバス に接続され、イーサネットおよび５Ｃ３Ｉ（小型コンピュータ直列インターフェ ース）の如き通信インターフェースはスロット６、を介してアクセスされる。こ のような従来のＳバスに基（システムにおいては、スロット６゜、６Ｉおよび６ ３は物理的スロットではなく論理的スロットであり、従って、拡張には使用でき ない。
ビデオ・スロット６□は、システムのグラフィックス表示に対するイメージ記憶 域のために一般に使用される物理的スロットである。２つの物理的拡張スロット ６４および６５もまたＳバスに接続され、これに対して別のシステム機能がシス テムに組込まれる。このようないわゆるホスト・ベースの形態においては、ＣＰ Ｕ２はＳバス・コントローラ４を介してＳバスに接続される。周知のように、Ｓ バス・コントローラ４は、これに接続されたデバイスにより受取られるＳバス上 のクロック信号を生成して、従来のＳバス・サイクルにおいて要求される仮想／ 物理的アドレス変換を行い、またバスの調停をも行う。このようなホスト・ベー スの形態においては、Ｓバス・コントローラ４は、ＣＰＵ２がＳバス上の諸デバ イスに通信する、ＣＰＵ２に対する専用メモリー管理装置としても働く。
図１に示したものに代わる構成はいわゆる対称的形態であり、これにおいてはＣ ＰＵ２がＳバス方向に接続されて、Ｓバスと、他のデバイスと同様にＳバス上の 他の機能とをアクセスする。
更に他の背景として、典型的なＳバス・サイクルについて、図２に関して詳細に 述べることにするが、このサイクルは典型的にはホスト・ベースまたは対称的形 態のいずれかにある。す１！型的なＳバス・サイクルはいわゆる直接仮想メモリ ー・アクセス（ＤＶＭＡ）　・サイクルであり、これは１つ以−１このスレーブ ・サイクルが後続する１つの変換サイクルからなっている。明瞭にするため、Ｓ バスの動作線が図２に示される。Ｓバス・コントローラ４は、周期的に、例えば ２５ＭＨｚ程度でクロック信号のクロックを生じる。ＤＶＭＡサイクルは、Ｓバ ス上のデバイスの１つにより開始されて、ロー・レベルのアクティブ状態に対す る線の要求、Ｒｅｑｕｃｓｔ＊を駆動しく＊記号は、信号がローのアクティブ状 態にあることを示す）、Ｓバス・コントローラ４が、要求側のデバイスがＳバス を許与されるならば、線Ｇｒａｎ　ｔ＊上にロー・レベルを発する。
Ｓバスの仕様によれば、要求側のデバイスは、ローになるＧｒａｎｔ＊後の最初 のフル・クロック・サイクルの終りまでに仮想アドレスをＳバスのデータ線上に 置かねばならず、またこの時、転送のサイズが線５ｉｚ（２：Ｏ）上に表示され ねばならず、転送の方向が１ＲｃａｄＪ−に表示されねばならない。Ｓバス・コ ントローラ４は、クロックの立−ヒがり・エツジにおいてデータ線上に仮想アド レスをサンプルしてこの仮想アドレスを物理アドレスへ変換する。変換が完了す る如き時点において、Ｓバス・コントローラ４は、線ＰＡ−Ｌに物理アドレスを 、線Ａｓ＊−１１にアドレス・ストローブも１号を、また選択されたＳバス・デ バイスに対する線Ｓｅ！＊上に選択信号を生じて、変換サイクルを完了する。ス レーブ・サイクルにおいては、アクセスを要求したＳバス・デバイスが、Ｓバス のデータ線上で（書込みにおいては）データを受取り、あるいは（読出しにおい ては）データを提供する。この転送の完了時に、Ｓバス・デバイスは、Ｓバス線 のＡｃｋ（２０）−１−に適当な確認を表明（ａｓｓｃｒＬ）する、ＬａＬｃＥ ｒｒｏｒ＊のアサートは、もし適当であれば、確認後２サイクルで生じる。
Ｓバス・アーキテクチャによれば、拡張スロット数は図１において示した如く制 限され、従ってこれが拡張の可能性を制限し、このため１つのワークステージジ ンに対してカストマイズされたシステムの入出力およびグラフィックス・オプシ ョン数を制限する。より広いオプションの選択を行うための従来の解決法は、ワ ークステーションの各々が別のワークステーションにおける１つの拡張スロット をアクセスできるように、幾つかのＳバス・ワークステーションを一緒にネット ワーク形成することである。このようなネットワーク操作は、ネットワーク化さ れたワークステーション間にオプションを分配するか、あるいは任意のデバイス のアクセスを制御するネットワーク・サーバを提供することによって達成するこ とができる。このような特定の解決法は無油比較的小さなシステムでは禁止的に 高価となり、更に、このようなネットワークはＳバスの通信量を増してシステム 性能を低下させる。更にまた、あるアドオン機能はネットワークによってはアク セスできず、これらの機能をこれを必要とする各ワークステーションに組込むこ とを要求する。
スロットより多くの拡張デバイスを付設するための別の手法は、システムに対し であるレベルのハードウェア階層を追加することである。例えば、バスの１つの 拡張スロットに接続し、それ自体多くの拡張スロットを有するアドオン・カード を用いることができ、これにより多数のアドオン周辺カードが主コンピユータ・ ワークステーションにおける１つの拡張スロットを介して通信することを可能に する。このようなデバイスは、当技術においては一般に拡張シャシ−と呼ばれる 。
しかし、前記バスのアーキテクチャは、特にＳバスの場合にこのような拡張シャ シ−・デバイスに対しである制限を生じ得る。Ｓバスの拡張スロットはメモリー ・マツプ化されるため、拡張シャシ−に構成される多数のアドオン機能の各々は 、Ｓバスの拡張スロットに割当てられるメモリー・アドレス・スペースの一部に 適合しなければならない。従って、スロットのメモリー・スペースの共有は、各 アドオン機能に対して利用し得るメモリー・スペースを低減する。低減したメモ リー・スペースは、割当てられたメモリー・アドレス・スペースの１つ以上の比 例的シェアを必然的に要求するかかるアドオン機能（例えば、アドオン・メモリ ー・カート）において特に問題となる。
スロット・メモリー−スペースの幾つかのアドオン機能における分割もまた、か かるアドレスの区分がドライバ・ソフトウェアにより行われねばならないため、 ソフトウェアに対する課題をもたらす。従って、スロット・メモリー・スペース の区分けは、特定のオプションを認識するようにドライバ・ソフトウェアの再書 込みまたは再構成を要求することになり、１つの機能が別の拡張スロットへ移動 されるならば別の１■ｊ書込みが必要となる１、このような階層設言１の別の制 約は、どの機能がＳバスを制御するかの決定ばかりでなく、特定の拡張シャシ− におけるどのアドオン・カードがそれ自体のバスを制御するために、別のレベル の変換および通信が必然的に存在することである。
このことは、Ｓバスおよびアドオン・カード間の各通信サイクルにおける遅れを 付加し、これはシステム性能に悪影響を及ぼすのみでなく仕様を損なうおそれが ある。例えば、先に述べたように、仮想アドレスは、バスの許与信号の表明後の 最初のクロック・サイクルの終りにＳバス−にで予期される。余分な階層レベル による仮想アドレスの提供の遅れは、Ｓバス・コントローラをして正しくないア ドレス値の変換を生じることがあり、システムの障害を生じる。
従って、本発明の目的は、アドオン・カードおよび種々のアドレス・スペース要 求機能がシステムに組入れられることを可能にするコンピュータ用拡張シャシ− の提供にある。
本発明の更なる目的は、アドオン・カードにより要求されるアドレス・スペース を管理するためのメモリー管理装置を一緒に含むシャシ−の提供にある。
本発明の別の目的は、拡張シャシ−におけるアドオン・カードの初期構成および セットアツプをＣＰＵおよびこれにより実行されるドライバ・ソフトウェアに対 してトランスペアレントな方法で行うことを可能にする如き拡張シャシ−の提供 にある。
本発明の他の目的は、バスのタイミング要件を満たすためパイプライン方式でア ドオン−カードと通信するシャシ−の提供にある。
本発明の他の目的は、バスのタイミング要件を満たしながら、拡張シャシ−にお けるアドオン・カードとバス」二の他のデバイスとの間の直接メモリー・アクセ スを可能にする如きシャシ−の提供にある。
本発明の他の目的は、Ｓバスのタイミング要件を満たしながら、パイプライン方 式でバースト・モートのＤＭＡ操作を行うことができる如きシャシ−の提供にあ る。
本発明の他の目的および利点については、当業者には、以降の記述を図面と共に 参照すれば明瞭になるであろう。
（発明の概要） 本発明は、ホスト・ボードにより、あるバス・アーキテクチャを持つコンピュー タ・システムの拡張スロットに対して結合する拡張シャシ−に組込むことができ る。バスと拡張デバイスとの間のアドレス変換を行うことにより別のレベルの迂 回（ｉｎｄ　ｉ　ｒｃｃ　ｔ　１ｏｎ）を行うメモリー管理装置（ＭＭＵ）が設 けられる。デバイスのＩＤ　ＰＲＯＭコードが、トランスペアレントなドライバ ・ソフトウェア動作を許容する連続的な方法で読出し／書込みメモリーに対して ロードされる。本発明の別の特質によれば、局部ＤＭＡ動作が、拡張シャシ−に 対するバスの許−りにに先立ち開始されて、バスのタイミング要件を満たすこと ができるようにする。更に、バースト転送において拡張シャシ−をホスト・コン ピュータより少なくとも１サイクル前に保持するデータ／確認パイプラインが提 供される。
（図面の簡単な説明） 図１は、従来のＳバスのホスト・ベース・システムのブロック形態における概略 図、 図２は、図１のシステトにより行われる如きＤＶＭＡサイクルにおけるＳバスの 種々の信号のタイミングを示すタイミング図、図３は、本発明の望ましい実施態 様による拡張シャシ−を含むＳバス・ベースのコンビ、−タ・シスチン・を示ず ブロック形態における概略図、図４は、図３のシステムの拡張ホスト・ボードの ブロック形態における概略図、 図５は、図４の拡張ホス！・・ボードのメモリー管理装置のブロック形態におけ る概略図、 図６８は、図５のメモリー管理装置の動作の一例を示すメモリー・アドレス値、 図６ｂ、図６ｃおよび図６ｄは、図４のホスト拡張ボードに対するセットアツプ ・プロセスを示すフローチャート、 図７は、図３のシスチン、の拡張シャシ−のブロック形態における概略図、図８ は、図７のシステムにおける拡張スロットに対する局部コントローラのブロック 形態における概略図、 図９は、図３のシステムのホスト拡張ボードにおける局部デバイスに対するアク セスを示すタイミング図、 図１０は、図３のシステムの拡張シャシ−におけるデバイスに対するスレーブ・ サイクル・アクセスを示すタイミング内、図１１は、Ｓバスと図３のシステムの 拡張シャシ−におけるデバイスとの間のＤＭＡサイクルを示すタイミング図、 図１２は、Ｓバスと図３のシステムの拡張シャシ−におけるデバイスとの間のバ ーストＤＭＡ動作を示すタイミング図である。
（実施例） 次に図３において、Ｓバス・ベースのワークステーション１０に盛込まれる如き 本発明の望ましい実施態様による拡張システムについて、次に詳細に記述するこ とにする。図１に示される従来の構成における如（、ワークステーション１０は 、従来の方法でＳバスにおける通信贋を制御するためＳバスに接続されたＳバス ・コントローラ４を含む。ＣＰｔＪ２は、本例においてはホスト・ベース形態に おけるＳバス・コントローラ４と通信状態にあり、あるいは先に述べたように、 ＣＰＵ２はいわゆる対称的形態のＳバスと直接接続される。ｒＳＰＡＲＣＪワー クステーションにおいて周知の如く、ＣＰＵ２は、ｒｓＰＡＲｃＪ　ＩＵ、ｒＳ ＰＡＲＣＪ　ＦＰＵ、キャッシュ・メモリー、およびメモリー管理装置（ＭＭＵ ）の如き機能即ち回路を含む。物理的スロット６２．６１．６．がＳバスに接続 され、通常のビデオＲＡＭ機能（図示せず）がスロット６２に接続され、局部ス ロット６ｏ、６１．６１もまた従来のように本システムに存在する。
本発明の本例によれば、拡張ホスト・ボード１２は、ワークステーション１０の 物理的スロット６□、６１．６．の１つ（例えば、拡張スロット６４）にある。
拡張ホスト・ボード１２（以下に史に、；゛「細に述べるように、これと関連す る回路を含む）は、ケーブルＣを介して拡張シャシ−２０に接続される。ケーブ ルＣは、以下に述べる如き別の信号と共に、Ｓバスの線および機能を実質的に含 む。
拡張シャシ−２０は、スロット１６が載置されこれにアドオン・オプションを挿 入して接続することができるいわゆる「マザーボード」として物理的に構成され ることが望ましい４．拡張シャシ−２０の物理的サイズは、Ｓｕｎ　Ｍｉｃｒ。
５ｙｓｔｃｒｎｓ社により製造販売される従来のｒｓＰＡＲＫＪワークステーシ ョンの→Ｊ−イズ程度である。拡張シャシ−２０は、それ自体の電源１５と拡張 コントローラ１４とを含む。拡張コントローラ１４は、バスＥによりスロット１ ６に接続される。バスＥは構成においてＳバスと似ておるが、Ｓバスのタイミン グ仕様と関連するその動作を可能にする特定の制御信号および制Ｄ１１線を含む ことになる１、 次に図４において、拡張ホス１−・ボード１２の横這について詳細に述べること にする。周知のように、８バスは３つの並列バスと見做すことができ、これらの バスは制御バスＳ１、アドレス・バスＳ、およびデータ・バスＳ、ｌを含む。従 って、ケーブルＣは、同様にデータ・バス部Ｃ，と、アドレス・バス部Ｃ８と、 制御バス部Ｃ７とを含むことになる３、拡張ホスト・ボード１２は、ケーブル・ データ・バスＣ４の駆動のため、およびこれからデータを受取るために、データ ・バスＳｇとケーブル・データ・バスＣ，との間に接続されるラッチ終端トラン シーバ２２を含む９、Ｐ端トランシーバ２２は、ケーブルＣによる反射を低減す るため直列抵抗が構成された、拡張ホスト・ボード１２における制御状態マシン ２４により制御される周知のラッチ・バッファ回路である。更に、局部トランシ ーバ２９もまた、データを局部バスＬとケーブル・データ・バスＣ，との間に通 信するためケーブル・データ・バスＣ，に接続されている。局部バスＬはまた、 以下に述べるように、拡張ホスト・ホード１２１のＭＭｔＪ２８、Ｔ’ＲＯＭ３ ０およびＲＡＭ３３に接続されている。
制御状態マシン２４は、拡張ホスト・ボート１２の種々の素子の制御を行うよう に、またＳバスおよびケーブルＣに適当なバス信号を生成して本文に述べる諸機 能を達成するようにカストマイズされあるいはプログラド可能なように構成され た逐次ロジックである。
これらの機能は、拡張シャシ−２０におけるデバイスへ、あるいはホスト拡張ボ ード１２内の局部デバイスの１つに送られる種々のＳバス・サイクルの復号およ びタイミング制御を含む。特に、制御状態マシン２４は、トランシーバ、ラッチ 信号およびＤＭＡパイプライン操作の方向を制御する。ホスト拡張ボード１２内 部の局部デバイスの１つにアクセスするために、制御状態マシン２４は、読出し および書込み信号を生成して、トランシーバにおけるデータ・フローの方向を制 御する。更に、拡張シャシ−２０における諸デバイスに対するアクセスのため、 ｆｔ１ｒ８状態マシン２４は、アドレス変換、トランシーバ方向および信号の同 期化を制御し、Ｓバスとこれらデバイスの１つとの間のＤＭＡサイクルに対して 、制御状態マシン２４はまた仮想アドレス・ラッチング、トランシーバ方向およ びバースト書込みデータおよび確認パイプライン操作を制御する。これらサイク ルの動作についての更なる詳細については、以下本文に述べることにする。従っ て、本文を参照する当業者はこのような逐次ロジックの実現が容易であろうと考 えられる。
制御状態マシン２４は、Ｓバス制御バス部、からの制御線を受取る。終端トラン シーバ２６は、１制御バスＳ、とケーブル制御バスＣｃとに接続され、また制御 状態マシン２４から信号線を受取り、従って、トランシーバ２６はケーブル・バ スＣ９と制御バスＳｃとに対して制御信号を生成し、かつケーブル・バスｃｏか ら全ての制御信号を、また制御バスＳ。からの信号の一部を受取る。
制御バスＳ、と同様に、アドレス・バスＳ、は、ＭＭＵ２８および終端バッファ ３１に接続され、終端バッファ３１はまたケーブル・アドレス・バスＣ１にも接 続されている。ＭＭＵ２８はまた、終端バッファ３１に直接接続される線をも有 する。ＭＭＵ２８は、局部バスＬに接続されて、以下に述べる動作を行うため、 ＰＲＯＭ３０およびＲＡＭ３２と同様に制御状態マシン２４の制御下にある。一 般に、ＭＭＵ２８は、本発明による拡張システムにより用いられる別のレベルの アドレス迂回において必要なトランザクションを行う。ＰＲＯＭ３０は、拡張シ ャシ−２０におけるアドオン・オプションがドライバ・ソフトウェアの修正を必 要とせずに組込んで使用できるように、拡張システムを構成するための実行可能 なコードを含む。
次に図５において、ＭＭＵ２８の構成について詳細に述べることにする。ＭＭＵ ２８は、メモリー管理装置に対して従来の方法で構成され、図５の構成の如（単 なる事例としてのみ本文に提示される。ＭＭＵ２８内部には、アドレス・セレク タ３６に接続されたアドレス入力と、局部バスＬにおける通信のため、また終端 バッファ３１に対しては、必要ならばＲＡＭ３４と終端バッファ３１間の別のレ ベルのバッフ７リングのため、データ・トランシーバ３５に結合されたデータ入 出力とを持つ読出し／書込みランダム・アクセス・メモリー（ＲＡＭ）３４が含 まれる。ＲＡＭ３４はまた、読出し／書込み、Ｒｅａｄ／Ｗｒｉｔｅ＊入力（な らびに、必要に応じてその動作のため必要な他のタイミングおよび制御信号）を 制御状態マシン２４から受取る。本発明の本実施例においては、ＲＡＭ３４は、 拡張シャシ−２０における拡張デバイスに対する物理的アドレスへのＳバス物理 的アドレスの変換のための書込み索引テーブルとして働くことになる。従って、 ＲＡＭ３４のアクセス時間はできるだけ早いことが望ましく、ＲＡＭ３４の構成 の一例は、非常に早いアクセス時間を持つため、１対のキャツシュＲＡＭデバイ スを用いる。
アドレス・セレクタ３６は、例えばｉＰＡ　（２４：　１）であるアドレス・バ スＳ、における線の選択されたものであり、変換／アクセス、Ｔｒａｎｓｌａｔ ｅ／Ａｃｃｅｓｓ＊制御信号を受取るため制御状態マシン２４に接続されている 。
アドレス・セレクタ３６は、ホスト拡張ボード１２により行われるサイクルに応 じて、ＲＡＭ３４に与えるためアドレス線ＰＡ　（２４：　１）の上位の１２ビ ツトあるいは下位の１２ビツトを選択することになる。本発明の本実施例におい ては、ＲＡＭ３４を含むホスト拡張ボード１２におけるデバイスは、システムの アドレス・スペース０ｘ１００００ｈ乃至０ｘ１３ＦＦＦ、の部分を占有し、ま た拡張シャシ−２０におけるアドオン・デバイスは、アドレス値０ｘ１８０００ ｈ以上のシステム・アドレス・スペースの部分を占有する。制御状態マシン２４ は、アドレス・バスＳ、におけるアドレス値を監視し、従ってアドレス・セレク タ３６とＲＡＭ３４を制御する。０ｘ１００００ｈ以下のＳバス・アドレスでは 、アドレス・セレクタ３６とＲＡＭ３４がアドレスを無視する。ＲＡＭ３４の内 容に対する読出しまたは書込みのアクセスを示す０ｘ１００００．乃至０Ｘ１３ ＦＦＦゎ間のこれらＳバス・アドレスに対しては、アドレス・セレクタ３６がア ドレス・バスＳ、の下位の１２ビツトを選択してこれをＲＡＭ３４へ与え、また 制御状態マシン２４は、適当なＲｅａｄ／Ｗｒ　ｉ　Ｌｃ＊信号をＲＡＭ３４に 対して発行して所要のアクセスが生じるようにする。拡張シャシ−２０における アドオン機能に対するアクセスを、従ってＲＡＭ３４による索引テーブルを表示 するアドレス値０ｘ１８０００、以上のＳバスのアドレスに対しては、制御状態 マシン２４は、アドレス・バスＳ、の上位１２ビツトを選択してこれをＲＡＭ３ ４へ与えるためアドレス・セレクタ３６を制御し、またアドレス指定された部分 の内容がトランシーバ３１へ与えられるように、読出し信号をＲＡＭ３４に対し て発行する。
次に図６ａにおいて、アドオン・デバイスに対する物理的アドレスへのＳバス拡 張アドレスの変換の一例について述べることにする。本例においては、Ｓバスの ホストの物理的アドレス値０ｘ２２０００ｈ（本発明の本実施例において用いら れるＳｋサイズの拡張ページである０ｘ１８０００．後の５番目の拡張ページ） は、拡張シャシ−２０の３番目のスロット１６２におけるデバイスの物理的アド レス値０ｘ１００００．と対応している。図６８の特定例では、Ｓバスのアドレ ス０ｘ２２１０４−はアドオン・デバイスにおける適正値へ変換されることにな る。Ｓバスにおいては、１３の最下位ビットが拡張ページ内の特定のアドレスと 対応し、このためアドレス・バスＳ、の線ｒ’Ａ　（１２：　０）はケーブル・ アドレス・バスＣ１のＭＰＡ　（１２：　０）へ直接送られる。
アドレス・バスＳ、の上位１２の線ＰＡ　（２４：１３）は、アドレス値が閾値 ０ｘ１８０００＝を越えるため、ＭＭ０２８によって受取られ、特に制御状態マ シン２４の制御下でアドレス・セレクタ３６による選択を介してＲＡＭ３４によ り受取られる。ＲＡＭ３４における記憶場所０２２ゎ（ＣＰＵ２の観点からは、 ＲＡＭ３４により見える実際のアドレスは０１１ｈ）は、スロット１６２に対す るスロット選択コード０１０．ｌと共に、デバイス・ページ値ｏ８０．で前にロ ードされている。これらの値は終端バッファ３１へ送られ、このバッファはスロ ット選択コード０１０゜をケーブル・アドレス・バスＣ０の線ＰＡ　（２７：　 ２５）に置き、またこれはデバイス・ページ値０８０□をケーブル・アドレス・ バスＣ，の線ＰＡ（２４°１３）に置く。このため、ケーブル・アドレス・バス Ｃ０は、スロット選択コード０１０□で物理的アドレス値０ｘ１０１０４ｈを表 わす。これにより、ＭＭＵ２８は、本発明の本例における別の表示レベルに対し て必要な変換を行う。
ＲＡＭ３４の変換テーブル内容によるローディングについては、以下に述べるこ とにする。
Ｓバスのアドレス値と対応するＲＡＭ３４の内容の生成が任意であることを特に 知るべきである。このため、アドオン・デバイスに対して生成される物理的アド レスは、上記の事例におけるように必ずしも８にのページ長に限定されない。
ＭＭＵ２８は、このため、変化するメモリー・サイズのアドオン・デバイスを拡 張シャシ−２０に組込むことを許容し、メモリー・スペースの利用を最大化する 。
例えば、他のアドオン・デバイス（例えば、モデム）ははるかに小さいメモリー ・アドレス・スペースを必要とするが、グラフィックス・フレーム・メモリーは ８によりはるかに多くのメモリー・アドレス・スペースを要求することがある。
従って、ＲＡＭ３４の内容の設計により、充分なメモリーを他のデバイスからグ ラフィックス・フレーム・メモリー・スペースへ割当てることができ、その結果 全てのスロット１６に対するメモリー・スペースの合計がＳバスにより提供され るものを越えないようにする。このように、デバイスのあるものにより利用でき ないメモリーのアドレス・スペースは更に多くを要求するものへ割当てることが できる。
当技術において周知のように、本文に述べるＳバス・ベース・システムの如き多 （の従来システムの拡張スロットに対する組込みに適する、アドオン・デバイス または機能はそれぞれ、バスからアクセスできるいわゆるＩＤ　ＰＲＯＭを含む 。Ｓバス・システムにおいては、デバイスＩＤ　ＰＲＯＭは、Ｓバス・コントロ ーラがその拡張スロット６を選択した時にアドレス０でアクセス可能である。
Ｓバス互換のＩＤ　ＰＲＯＭにおける情報は、アドオン・デバイスの種類、製造 者、モデル番引などを識別するバイト・ス］・リングを含む。更に、ＩＤ　ＰＲ ＯＭはまた、パワーアップ時にデバイスを、またデバイス・ドライバにより使用 されるデバイスの動作についてのシステム情報を提供するように構成することが できる実行可能プログラムを含む。しがし、本文述べる如き階層拡張システムの 提供に際して、拡張シャシ−２ｏにおけるアドオン・デバイスの各々におけるＩ Ｄ　ＦＲＯＭがアドレス０にあるため、同じスロット６と関連する多数のデバイ スの選択は阻止されるはずである。
ホスト拡張ボード１２は、ＣＰＵ２がアドオン・デバイスに対するＩＤ　ＰＲＯ Ｍを連続する記憶場所に構成し、またシステムにおけるデバイス・ドライバ・ソ フトウェアにとってトランスペアレントであるように、ＲＡＭ３４を介して種々 のアドオン−デバイスに対するアドレスに対するＳバス」二で受取られるアドレ スをマツプする能力を提供する。図６ｂおよび図６０は、このような機能を提供 スル際のＭＭＵ２８の動作を示している。
図６ｂは、シャシ−２０における拡張スロット１６の各々におけるデバイスから ホスト拡張ボード１２におけるＲＡＭ３２へＩＤ　ＰＲＯＭ情報を複写して、ア ドオン・デバイスの各々についての情報が関連するスロット６に対するアドレス ０でＳバス・コントローラ４またはＣＰＵ２により検索することができるように するプロセスを示すフロー図である。図６ｂのプロセスに対する命令コードは、 ＣＰＵ２により実行可能な形態でＦＲＯＭ３０に記憶される。パワーアップある いは他のシステムのリセッ１−と同時に、ＣＰｔＪ２はデバイスのＩＤ　ＰＲｏ ＭをＳバスにおけるそのスロット６に読み込む。ホスト拡張ボード１２に対する ＩＤＦ　ＲＯＭとして働＜ＦＲＯＭ３０は、第１のワードＦＤｈをそのメモリー ・アドレス０に含み、これはそのスロット６が占有することを示す。このコード の受取りと同時に、プログラム制御はＦＲＯＭ３Ｑへ送られ、ＣＰＵ２は、次に 述べるように、メモリー・アドレス０の後にＦＲＯＭ３０に記憶されたプログラ ムの実行を開始する。
プロセス４０は、パワーアップと同時にホスｉ・拡張ボード１２を初期設定し、 ＲＡＭ３２におけるメモリーを割付けし、ポインタを拡張シャシ−２０のスロッ ト１６．にセットする１、以下に述べるようにＲＡＭ３２は、ＦＲＯＭ３０のオ ーバーレイ部分ニ対スルその以降のｉｌＴ割（−１けを：ｒ「容するプログラム 可能なアドレス範囲を有することが望ましい。プロセス４２は、ケーブルＣおよ び拡張コントローラ１４を介して、選択されたスロット１６、例えばスロット１ ６゜のアドオン・デバイスにおけるアドレス０の最初のバイトを読出す。更に詳 細に以下に述べるように、拡張コントローラ１４には、選択されたスロット１６ １こデフくイスが挿入されなければ、タイムアウト期間が経過した後に値ＦＦ、 を戻す回路が、拡張コ刈・ローラ１４に設けられる。選択されたスロット１６に おける有効に組込まれたアドオン・デバイスは、アドレス０の最初のノくイトに 値Ｆ　Ｄ　ｈを保持する。このタイトアウト回路により、ホスト拡張ボード１２ は、確実に戻される値により空のスロット１６を検出することができる。これは 、データ例外、また１ま空のスロットがアクセスされる時に生じ得る他の管理不 能な事象を回避する。テスト４３は、選択されたスロツ目６からのアドレス０の 最初のノくイトから戻される値をテストする。戻された値がＦＤｈでなければ（ 即ち、選択されたスロット１６が占有されない）、テスト４５が行われて。選択 されたスロット１６カ（最後のスロットであるか、スロット１６が残留するか、 選択されたスロット１６がプロセス４４で増分されるかを判定し、最初のバイト を読出すプロセス４２が次のスロット］６に対して行われる。最後のスロット１ ６が空であるならば、プロセス４６においてＲＡＭ３２のアドレスをｒ’ＲＯＭ ３０の空の部分にオー／く一レイすることにより初期設定プロセスが完了【７、 ＲＡＭ３２がＳｌくスの観点から拡張ホスト・ボード１２に対するＴＤ　Ｔ’Ｒ ＯＭとして現れるようにする。
選択されたスロット１６カ侑効なＳバス互換ツノくイスにより占有されることを テスト４３が見出すと同時にプロセス４８が開始され、これにより（最初の８） くイトを飛越した後）ＣＰＵ２が選択されたスロット１６におけるツノくイスの ＩＤＰＲＯＭの読出しを開始する。、本例においては、含まれる情報の一部が単 一ノくイ１−形態であるため、ＩＤ　ＦＲＯＭはバイト中位で読出される。Ｓｌ ＜ス互換デバイスにおいて周知のように、色々な種類のデータがＩＤ　ＰＲＯＭ １こ格納され、かかるデータは、デバイスにおける特定の記憶場所に対するオフ セット値、可変データ、甲−バイ１−および多重バイト命令、などを含む。この ためプロセス５０が行われ、これにより色々な種類のデータが識別される。特に 、ＩＤ　ＦＲＯＭはしばしば、アドオン・カードにおける記憶場所がアクセスさ れるアドレスと対応する「オフセット」値を表示する。これらのオフセット値に より示される記憶場所は、レジスタであり、あるいはアドオン・デバイスにおけ るメモリー全体である。ＴＤ　ＰＲＯＭの内容が本発明の本例により連続的にＲ ＡＭ３２に記憶されるため、アドオン・デバイスにおけるこれらデバイスからＲ ＡＭ３２に記憶されるオフセット値の修正が必要とされる。
次に図６ｄにおいて、プロセス５０について更に詳細に述べることにする。プロ セス８２は、選択されたスロット１６におけるＩＤ　ＰＲＯＭの次のコードを読 出す。テスト８３は、読出しバイトのコードを質してこれがあるレジスタまたは 記憶場所に対するオフセット値であるかどうかを判定し、もしそうであれば、以 下に述べるように、プロセス８８が次に行われる。もしそうでなければ、テスト ８５が、読出しコードが多重バイト命令であるかどうかを判定し、そうである場 合は、次のバイトが飛ばされて（プロセス８４）、制御をプロセス５２へ送って 読出しバイトをＲＡＭ３２に記憶し、その後ＩＤ　ＰＲＯＭが完全に読出される かどうかを判定するテスト５３が続く。このバイトが多重バイト命令の最初のバ イトでなければ、テスト８７がこのバイトは変数であるかどうかを判定して記憶 プロセス５２へ進む。このバイトが変数であるならば、テスト８９が行われ、こ れがこの変数の最初の事例であるかどうか判定する。最初の変数事例の場合は、 変数の定義がプロセス８６によりＲＡＭ３２に格納され、次にプロセス５２が実 行された後、何か残っていれば次のバイトを読出しテスト５３が続く。テスト９ １は、変数がオフセットとして用いられるかどうか判定するため変数の次のまた 以降の起生について行われ、もしそうでなければ、このバイトはプロセス５２に 格納されてＩＤ　ＰＲＯＭの終りにテスト５３においてテストされる。
テスト８３が読出しバイトがオフセット・バイトであると判定するか、あるいは テスト９１が読出し変数がオフセットとして用いられると判定するならば、制御 はプロセス８８へ進み、ここでオフセット値が記号テーブルに格納される。次に プロセス９０が、次のバイト即ちＩＤ　ＰＲＯＭのバイトを読出して、オフセッ ト値イ〆１が示すレジスタまたは記憶場所の長さを決定し、この長さイ１１゛を オフセット値と！（にＲＡＭ３２に格納する１、次にテスト５３が行われて、他 にバイトが残るかどうかを判定する１゜ 従って、？択されたスロットにおけるＩＤ　ＰＲＯＭの読出しの終りに、アト４ ン・テ″バイスにχ・ｌする１；己ｔＪテーブルがレジスタおよびア１−オン・ デｌくイスにおける他の記ｊＱＪ４所に対し、て（ＲＡＭ３２に）牛成されるこ とになる。以下に述べるプロセス５７は、ＭＭＵ２８におけるＲＡＭ３４の内容 に従って値を修正するｊ−めン欠１こ行われる１、 プロセス５２は、ＩＤ　ｒ’ＲＯＭにおける情報に対して適当な如きオフセット および変数１＜データをａむ■くΔＭ３２に読出されたＩＤ　ＰＲＯＭ／＜イト を格納し、デス１−５３は、選択されたスロット１６におけるデバイスに対する １１）ＰＲ（ＩＭの終りを決定する１、選択された１０　ＦＲＯＭのアドレスは プロセス５４により他のツノ法で増分され、完了するまでアｔ；出しおよび格納 プロセスが反復される。。
選択されたスロワｌ−１６におけるデバイスのＩＤ　ＰＲＯＭの読出しおよび格 納のｉ’ｘｓ−”Ｉ−と同時にプロ（でス５６が行われ、これにおいては、ＭＭ ｔＪ２８におけるＲＡＭ３４の内容が：；１Ωされ格納される。次に図６Ｃにお いて、変換索引テーブルを、；１算するプロセスについて述べることにする９゜ 周知のよ′）に、Ｓハスのア１司ノス・ノくスＳ、は、２８の物理的アドレス線 ＰＡ（２７０）を３む１１本発明の実施例においては、ケーブル・アドレス・ノ くスＣ１もまた２８のアト１ノス線を含むが、これは最下位の２５の線がメモリ ー・アドレスとχｔｌ、ｉ、、し、か−〕ご３つの最１イ１“ｌ線がスロット選 択（ｉｆ号と対応するようにマツプされる９、ＭＭＵ２８は、ア！・レス・バス 別において受取られるイ〆１をそのスロットｌ　ｆｉ　１．−　ｋ、ｌする選択 （＋ｊ’Ｊを３むテがイスの物理的アドレスへ変換する。本発明の本実施例にお いては、これは、ア１−レス・バス汎におけるページ・アドレスとｉ、を応する ／″１１−レス場所けるＲＡＭ　３４に対するデバイス・アドレス値のマ・ツビ 〉グにより行われる１、図６Ｃのプロセスは、ＲＡＭ３４の内容が判定され格納 されるツノ法を小している。。
プロセス５８において、選択されたスロット１６に対するホス１−・ページ値が 決定される。このホストの物理的アドレス値は、システムにおける特定のアドオ ン・デバイスと関連させられるアドレス・バスＳ５におけるＰＡ　（２４・０） と対応する２５のビット値である。本システトの実際の動作においては、Ｓバス のアドレス・バスＳ、の１３の最下位ビットが、アドオン・デバイスにおけるワ ード場所と直接対応しており、終端バッファ３１によりケーブル・アドレス・バ スＣ８を通して直接送られる（図４参照）、、（Ｊ’Ｕ２により行われるプロセ ス６０においては、ホストの物理的アドレス値は最初に１２ビツトだけ右方ヘシ フトされてＲＡＭ３４に対するアドレスとしてホスト・ページ値を勘案し、コル 底値０ｘ１００００、がこれに加えられて制御状態マシン２４がこのアドレスを ＲＡＭ３４へ送られるものとして認識する１、これは、デバイスのホスト・ペー ジ値と対応するＲＡＭ３４の物理的アドレスＡＤＤＲ３４を生成する。
選択されたスロット１６におけるデバイスのＩＤ　ＰＲＯＭに含まれるオフセッ ト値および他の情報が、プロセス６２により先に計算されたアドレスＡＤＤＲ３ ４でＲＡＭ３４に記憶されるべき内容＜ＡＤＤＲ３４＞を生成するためＣＰＵ２ により次に読出される。本例では、内容＜ＡＤＤＲ３４＞は、３つの最上位ビッ トにおけるスロット番号を持つ、１３ピツｉ・だけ右方にシフトされたデバイス の物理的オフセットら１と対応する。プロセス６４において、プロセス６０から のＲＡＭ３４における記憶場所ＡＤＤＲ３４が、プロセス６４からの内容＜ＡＤ ＤＲ３４〉でロードされる。その結果、Ｓバスにおける物理的アドレスＡＤＤＲ ３４の以後の提示と同時に、アドレス・セレクタ３６が（変換／アクセス＊信号 と、制御状態マシン２４により牛成される読出しく１号を介して）　、ＲＡＭ３ ４に与えられる一１位の１２ビツトを選択し、ケーブル・アドレス・バスＣ１に おけるアドレス腺ｒ’Ａ　（２７１３）として提小するため、アクセスされた内 容＜ＡＤＤＲ３４〉がＲＡＭ３４により終端バッファ３１に対して提示される。
選択されたスロット１６におけるデバイスに対する適当なＲＡＭ３４の内容のロ ーディングの後、テスト４５およびプロセス４４が行われて、何か残っていれば 、次のスロット１６に増分する。、全ての結合されたスロワｉ−に対する図６ｂ のプロセスの完ｒと同時に、ＲＡＭ３２は、ＲＡＭ３２における連続的な記憶場 所に拡張シャシ−２０における組込まれたアドオン機能のＩＤ　ＰＲＯＭの各々 の内容を含むことになる。従って、ＲＡＭ３２は、Ｓバスに対して、幾つかの機 能と共に１つのｒｌＤ　ＰＲＯＭＪとして見えることになり、これらの機能の各 々＋１ｃＰＵ２および他のＳバス・デバイスにより、システムに従来逼り組込ま れたドライバ・ソフトウェアに対してトランスペアレントである方法でアクセス 可能である。
ＲＡＭ３４の内容の計算後、ＲＡＭ３４に記憶されたオフセット値は、プロセス ５０におけるＩＤ　ＰＲＯＭ内容から記憶されるオフセット値とは一致しない。
従って、プロセス５７において、記号テーブルにおけるオフセットはオフセット により分類され、オフセット（＋ｌｌｌ°はプロセス５６において決定されたＭ ＭＵ２８の内容に従って修正される。プロセス５７の後、ＲＡＭ３２の内容は、 ＭＭＵ２８におけるＲＡＭ３４の内容と一貫する方法で、拡張スロットのアドオ ン・デバイスを参照する。
再び図６ｂに戻り、全てのスロット１６に対するプロセスの完了と同時に、プロ セス４６が行われ、これによりＲＡＭ３２のアドレス範囲がＦＲＯＭ３０の各部 とオーバーレイするように調整されて、ＲＡＭ３２の内容がＳバスの観点からホ スト拡張ボード１２のＩＤ　ＰＲＯＭ内容と連続的に現れるようにする。ＲＡＭ ３２のアドレス・スペースとのＦＲＯＭ３０の記憶場所のこのような重なりは、 拡張コードがＦ　ＯＲＴ　Ｈで書込まれ、これが比較的遅い翻訳言語でありかつ ＪＵＭＰ指令が規定されないことを考慮すれば、Ｓバス・ベース・システムにお いて特に有利である。ＦＲＯＭ３０が上記のプロセスに対する命令で完全に充填 されないため、代りの場所はノーオペレージジン（ＮＯＰ）コードを含まず、こ のコードの各々はＦＲＯＭ３０の終りに達し、かつＲＡＭ３２のアドレス・スペ ースがＦＲＯＭ３０のアドレス・スペース後に始まるものとすれば、ＲＡＭ３２ のＩＤ　ＰＲＯＭ内容に達するために実行されねばならない。従って、本発明に よれば、ＲＡＭ３２に割当てられたアドレス・スペースは、組込まれたアドオン ・デバイスのＩＤ　ＰＲＯＭを含むＲＡＭ３２の内容が識別コードに向けられる ＦＲＯＭ３０の内容の終りに始まり、図６ｂのプロセスの命令コードと重なるよ うに調整される。このため、ホスト拡張ボード１２のｒｌＤ　ＰＲＯＭＪ場所の 以降の読出しくシステムの構成指令、あるいはドライバ・ソフトウェアの初期設 定と同時に行われる如き）は、多数のＮＯＰの実行を必要とせず、はるかに迅速 に起生じ、また読出しができないように図６ｂの拡張ソフトウェア法を保護する ことになる。ＲＡＭ３２に対するアドレス範囲の調整は、システムのリセットを 除いて、図６ｂのプロセスを含むＦＲＯＭ３０の内容を更に隠蔽するため不可逆 的であることが望ましい。
次に図７において、拡張コントローラ１４の構成について詳細に記述する。制御 状態マシン６６は、ケーブル制御バスＣ１に接続されて、拡張コントローラ１４ の動作を制御し、かつケーブル制御バスＣｃにおいて受取られる制御信号に応答 するスロット１６に対する拡張制御バスＥＣにおける制御信号を生成するための 逐次ロジックからなっている。バッファ７４は、ケーブル・アドレス・バスＣ６ 、および所要のスロット１６の選択のための３つの線ＰＡ　（２７：　２５）を 含む適当な値を持つドライブ拡張アドレス・バスＥＡからアドレス線ＰＡ　（２ ７：０）を受取る。
タイムアウトおよび戻り制御回路７２もまた、拡張アドレス・バスＥＡおよび制 御状態マシン６６に接続されている。回路７２は、先に述べたタイムアウト機能 を実施するための逐次ロジックで、メモリー・アドレス０の最初のバイトが空の スロット１６に与えられる時、ケーブル・データ・バスＣ６に対するＦＦ、コー トを生成する。本例においては、ＦＦゎコードは、組込まれたデバイスがこの時 間内に応答したものとすることが安全であるため、Ｓバスのアドレス・ストロー ブ信号後の２４８のＳバス・クロック・サイクルの経過後に生成される。このコ ードは、（４つのスロット１６ｏ乃至１６３が拡張シャシ−２０に組込まれるに 過ぎないため）スロット１６イをアドレス指定することによりアクセスし得る回 路７２内のレジスタに記憶される。更に、ＣＰＵ２が（以下に述べるように）Ｓ バスの要求に先立ちＤＭＡ操作が開始されたアドオン・デバイスを含むスロット １６に対するアクセスを要求するならば、回路７２はＣＰＵ２に対して戻り確認 信号を生成して、アドオン・デバイスがＳバスを要求してＤＭＡを行うまで最後 の指令をＣＰＵ２に再実行させ、その後所要のアクセスが許される。
ラッチング・トランシーバ７０は、ケーブル・データ・ｌ（スＣ４と拡張データ ・バスＥＤとの間に結合されてその間のデータのラッチおよび通信動作を行し） 、仮想アドレス・バッファ６８もまた、ＤＭＡサイクルにおも１てこれと通信さ れた仮想アドレス情報をラッチしてバッファするためデータ・ノくスＣ１に結合 されてＪ、ｚる。従って、スロット１６は、ラッチング・トランシーツく７０か ら拡張データ・バスＥＤを、仮想アドレス・バッファ６８から仮想アドレス・／ くスＥＶＡを受取る。拡張コントローラ１４により生成された仮想アドレス・７ くスＥ　Ｖ　Ａ　ｉｔ、拡張シャシ−におけるデバイスとＳバスとの間のＤＭＡ サイクルの開始時に仮想アドレスを通信しラッチするため使用され、Ｓバスのタ イミング要件がシステムにより満たされ得るようにする。拡張コントローラ１６ の動作につ（１ては、以下に詳細に述べることにする。
各スロット１６には、物理的コネクタのみならず別のラッチングおよび制御回路 も配置される。次に図８において、スロツ目６゜の構成につ０て更↓こ詳細に述 べることにする。スロット１６．は１つの物理的拡張スロット１７．を含み、こ れに対してアドオン・デバイスが物理的に組込まれ、このような典型例Ｉｔピン ／ソケットーコネクタがある。拡張スロット１７、は、アドオン・ツノくイスへ 直接送られる拡張制御バスＥＣの一部の線を受取る。仮想アドレス・ラッチ７８ （ま、物理的拡張スロツ１−１７．からバスＥＶＡ、−１−で仮想アドレス情報 を受取り、これを拡張コントローラ１４へ通信する。データおよび制御トランシ ーツ＜７６１１、拡張データーバスＥＤと、拡張制御バスＥＣにおけるある線（ 制限されたＳ／くス・コントローラ８０により生成される制御信号Ａｃｋ　（２ ：　０）　、ＡＳ＊、ＢＲ＊、ＢＧ＊、ＬＥＲＲ＊およびＳＥＬ＊以外）とを受 取り、これを物理的拡張スロット１７ｏへ送る。更に、制限Ｓバス・コントロー ラ８０は、各スロット１６．１こおけるトランシーバ７６およびラッチ７８を制 御し、Ｓ／くス・コントローラ４カ＜Ｓバスに関して直接組込まれる拡張デＩく イスに対する方法と似た方法で物月Ｉ！ｒ白スロット１７．に対する制９１１信 号を生成する。以下に述べるように、トランシー！＜７６は、拡張データーバス ＥＤおよび１ｌｌｌ１９１１ｚ＜スＥＣから各スロット１６、のｌ）離をχ「容 する。この分離は、制限Ｓバス・コントローラ８０がＳバス許与信号に先立ちＤ ＭＡ動作を開始することを許容し、その結果デバイス・データがＳバスに対して 適当な時点に与えられるようにする。拡張ホスト・ボード１２におけるコントロ ーラおよび拡張コントローラ１４と同様に、制限Ｓバス・コントローラ８０は逐 次ロジックとして構成されることが望ましい。
次に図９に関して、デバイスに対する局部続出しまたは書込み動作の実行におい て拡張ホスト・ボード１２の動作について記述する。クロックＣＬＫはＳバス・ コントローラ４により生成されるＳバス・クロックであり、Ｓバス動作はこれに 基く。通常の変換サイクル（図示せず）の後、Ｓバス・コントローラ４は、アド レス・ストローブＡＳ＊におけるアクティブ・レベルと共に、アドレス・バスＳ 、上に物理的アドレスＰＡを発行する。動作を要求するＳバス・マスター（例え ば、Ｓバス・コントローラ４を介するＣＰＵ２）もまた、適当なサイズ・コード および読出し／書込み信号を生成して、これをＳバス上に以く。書込みサイクル が行われるならば、このマスターはこの時Ｓバスのデータ・バス線Ｓ、を駆動す ることになる。
線ＡＳＳ上上アドレス・ストローブ信号に応答して、拡張ホスト・ボード１２」 二の局部アドレスを示す物理的アドレスＰＡ（即ち、０ｘ０００００ゎ乃至０ｘ １３ＦＦＦゎ）の値と共に、制御状態マシン２４は、拡張ホスト・ボード１２の 動作を制御して所要の動作を行う１．読出しの事象（即ち、データが拡張ホスト ・ボード１２から読出されてＳバスに置かれる）において、制御状態マシン２４ は、局部デバイスにおける所要の場所（例えば、ＲＡＭ３２）の選択のため、バ スＬのアドレス線に置くためにアドレス・バス５．１で受取ったアドレスを復号 する。
読出し動作においては、制御状態マシン２４は、アドレス指定されたデバイスに 対して読出し信号を発行し、このデバイスがこれに応答してバスＬ上のアドレス 値に対してその記憶されたデータをバスＬのデータ線に霞（ことになる。適当な 時点に、制御状態マシン２４は、信号ＸＣＶＲＥＮ＊によりトランシーバ２２． ２９がバスＬの状態をデータ・バスＳ、へ通信することを可能にする。クロック ＣＬＫの次のサイクルにおいて、制御状態マシン２４が線Ａｃｋ（２：０）上に 確認コードを発行してその動作の完了を表示する。
逆に、Ｓバスから拡張ホスト・ボード１２の内部の局部デバイスに対する書込み 動作は、制御状態マシン２４により受取られるＳバス・コントローラ４からの制 御信１遣こよって開始される。この場合、制御状態マシン２４は、書込み信号（ 例えば、ＲＤ／ＷＲ＊におけるローのレベル）を選択された内部デバイスに対し て発行し、トランシーバ２２．２９が局部バスＬに対してデータ・バスＳ、の内 容の通信を行うことを可能にする。アドレス指定されたツノくイス（例えば、Ｒ ＡＭ３２）は、次にデータを受取ってこれをアドレス・バスＳ、上のアドレスに より示される場所に記憶することを可能にされ、この動作は制御状態マシン２４ によるＳバス線Ａｃ　ｋ　（２：　０）ｌで駆動される適当な確認コードにより 完了として表示される。
データがＳバスから拡張シャシ−２０におけるデバイスへ書込まれつつある動作 中は、Ｓバスに対するこのデバイスによる応答のタイミングは特に厳密ではない 。これは、Ｓバスが特定のＳバス・サイクルでデバイスからのデータまたは制御 信号の実行中でない故である。従って、拡張シャシ−２０の観点（即ち、３．＜ スの観点からの書込み動作）か伝水発明の本実施例による拡張システムの読出し 動作を行いつつある動作は、データが拡張ホスト・ボード１２および拡張コント ローラ１４を経てスロット１６に対してリップルし得るため、比較的単純である 。
しかし、アドオン・デバイスがＳバスに対してｌｙ込みを行う動作（Ｓ／＜スの 観点からの読出し動作）に対するＳバス仕様により、特に厳しいタイミング要件 が提供される。特に、これらの要件は、それ自体正確に１クロツク・サイクルに 対して存在しなければならず、その後に正確に１クロツク・サイクルのアイドル 条件が続き、３つの状態が後続する、Ａｃｋ（２・０）信号の直後の１つのクロ ック・サイクルに対してデータが提供されねばならないという要件を含む。先に 述べたシステＩ・により加えられる別のレベルの迂回について考察すれば、Ｓ／ ＜スに対する拡張シャシ−２０からのデータの同期は困難となり得る。
しかし、図４および図７に関して先に述べたように、ラッチ・トランシーツ（２ ２，７０はスロット１６とＳバス間のデータ経路に設けられ、更に、ラッチ・ト ランシーバ２６は、Ｓバスに対して与えられる制御信号、特にＡｃｋ（２：０） に対するホスト拡張ボードに設けられる。このようなラッチング構成およびその 制御は、Ｓバスからのスレーブ・デバイスの読出し中に必要な同期を提供する。
図１０は、このようなアクセスを行う際の本発明の望ましい実施例による拡張シ ステムの動作を示している。
Ｓバス・サイクルにおいて周知のように、Ｓバス・コントローラ４は、クロック 信号ＣＬＫ、アドレス・ストローブ信号ＡＳ＊および適当な物理的アドレス信号 をアドレス・バスＳ、上に生成する（明瞭にする目的のため示さない通常のＳバ ス変換サイクル後に）。Ｓバス・マスターはまた、この時Ｓバスに対して転送サ イズ・コード５ｉｚ（２：０）値を駆動している。これらの信号は、スレーブ・ アクセス動作を開始する。
前記サイクルの開始に応答して、制御状態マシン２４はＭＭＵ２８に対して可能 化信号ＭＭＵ　ＥＮ＊を生成し、先に述べたように、この可能化信号に応答して 、ＭＭＵ２８はアドレス・バスＳ、上に物理的アドレスをケーブル・アドレス・ バスＣ，に遣かれるアドレスに変換する６ＭＭＵ２８による変換を可能にするに 充分な遅延の後、制御状態マシン２４は、トランシーバ２２がデータをデータ・ バスＳ６とケーブル・データ・バスｃｄとの間に通信することを可能にするが、 デバイスはまだアクセスされないため、この時データは得られない。制御状態マ シン２４はまた、遠隔選択信号Ｒ３ＥＬ＊を拡張コントローラ１４に対して発行 し、その後、遠隔アドレス・ストローブ信号ＲＡＳ＊を発行して、拡張コントロ ーラ１４をしてケーブル・アドレス・バスＣ，の３つの最」１位ビットにより選 択されるスロット１６におけるデバイスのアクセスを開始させる。
拡張コントローラ１４内部では、Ｓバス・クロック信号と似たクロックが生成さ れ、図１０においては、このクロックはクロックＥＣＬＫとして示される。拡張 シャシ−２０は、あたかもケーブルＣがＳバスであるかのように同様に動作する 。従って、選択されたスロット１６におけるデバイスのアクセスの如き時点に、 デバイスは遠隔確認信号ＲＡＣＫを発行し、またそのちょうど１サイクル後に、 これからの読出しデータを拡張バスＥＤ上に与える。しかし、拡張／くスＥＤが Ｓバスから遠く離れているため、またＳバス・プロトコルに対するＳノくス互換 のデバイスの挙動の故に、別の回路がなければ拡張バスＥＤ上のデータは到達し 得ず仕様内のＳバスに止まる。
従って、拡張クロックＥＣＬＫの次の立−１−がりエツジと同時に、制限Ｓ／＜ ス・コントローラ８０が拡張データーバスＥＤ上の値をラッチ信号ＲＤＬＴＣＨ によりラッチシルトランシーバフ０ヘラツチする。ノくスＥはＳ／くスである力 ）のように、スロット１６におけるデバイスにより順守されるＳノくス仕様に従 ってデータがラッチされねばならないため、ＲＡＣＫが表明された後のＥＣＬＫ の立上刃（リエツジとラッチ信号ＲＤ　Ｌ　Ｔ　ＣＨ間の関係が非常に厳密であ ることに注意すべきである。トランシーツ７０により一旦ラッチされると、Ｓ／ ＜スへの通信のため必要な期間中は、データはケーブル・データ・バスｃｄ二を ホスト拡張ボード１２に対して与えられる。
データがトランシーバ７０により−１１，ラッチされると、ホスト拡張ボード１ ２における制御状態マシン２４は適当なＡＣＫ信号をＳ）＜スに対して発行して 、ケーブル・データ・バスＣ，からのラッチされたデータの読出しの如き方法で ラフチンルトランシーバ２２を劃御し、これを確認信号ＡＣＫに関して適当な時 点にＳバスへｌｊえる。その結果、スロット１６における遠隔位置のデｌくイス 力Ａら続出されたデータが、Ｓバス・ベースーシステＩ・の比較的厳密なタイミ ング要件と同期される。
拡張デバイスがＤＭＡマスターとされるＤＭＡサイクルは、別の厳密なタイミン グ制約を含み、これがＳバス・ベース・システムにおける拡張デ／くイス数を均 相するため必要な如き別のｉノヘルの迂回を用いて満たすことを特に困難にする 。
このような制約の第１は、ＤＭＡマスターが仮想アドレス、５ｉＺ（２：０）コ ードおよび読出し信号（即ち、データ転送の方向を示す信号）を、ｌくス許与（ Ｂに＊）がＳバス・コントローラ４により表明された後にＣＫの最初の立上刃（ リエツジによりＳバス上に置かねばならない。拡張ツノくイスがＳ／＜ス（即ち 、メモ１〕−あるいはＳバスにおける別のデバイス）に対してデータを書込みつ つあるサイクルでは、Ｓバスに対して書込まれるべきデータは、仮想アドレスに 続＜ＣＬＫの最初の立上がりエツジにより与えられねばならない。いわゆるＤＭ Ａ　ｒバースト」書込みは、確認コードに続＜ＣＬＫの最初の立上がりエツジに よりデータが妥当でなければならないという別の制約を呈する。
本発明による拡張システムは、先に述べたように、ＤＭＡサイクルに対するこれ らの厳しいタイミング制限を満たすに必要な回路を含む。その結果、本発明によ る拡張システｔ・は、厳密なタイミング要件を依然として満たしながら、Ｓバス ・システム（例えば、Ｓｕｎ　ＭｉｃｒｏｓｙｓＬｃｍｓ社により製造販売され るｒＳＰＡＲＣＪワークステーション）に提供されるスロット数より多くのアド オン・デバイスの付設を可能にする。次に、図４、図７および図８と共に図１１ に関して、本システムの動作については、拡張スロット１６におけるアドオン・ デバイスがＤＭＡマスターであるＤＭＡサイクルに関して記述することにする。
本発明の本実施例によるＤＭＡサイクルは、バス要求信号を発する拡張スロット １６におけるアドオン・デバイスにより開始される。しかし、拡張スロット１６ は拡張シャシ−２０にあるため、この信号（図１１におけるＥＢＲ＊）はＳバス にはないが制限コントローラ８０により最初に受取られ、拡張コントローラ１４ により生成される拡張クロックＥＣＬＫがこの動作のための時間ベースである。
コントローラ８０は、拡張バス許与信号ＥＢＧ＊をスロット１６へ戻し、これは その後ＥＣＬＫの次の立」−がりエツジ（図１１における時点１＋）においてデ バイスによりサンプルされる。従って、拡張スロット１６におけるデバイスは、 バスＥに関して、あたかもこれがＳバスに対して直接接続されたかのように同様 に動作する。Ｅ　Ｂ　に　＊信号は拡張コントローラ１６に対して送られ、この コントローラは、この動作が実施可能であるならば（即ち、この動作が、その時 拡張シャシ−２０における他のアドオン・デバイスによる他の動作と一致しない ）、ＤＭＡ可能化信号（ＥＤＭＡＥＮ）を発する。
Ｓバスのタイミング要件と−ｖ「シて、スロット１６におけるアドオン・デバイ スは、そのＤＭＡが時点Ｌ２までに生じるべき仮想アドレスを提供し、これがＢ ’　本Ｉｎ”ｊｆ？号がサンプルされた後にＥＣＬＫの最初の立上がりエツジで ある。この時、制限Ｓバス・コントローラ８０が信号ＶＡＬＴＣＨ＊を仮想アド レス・ラッチ７８（図８）に対して発行して、これがアドオン・デバイスにより 与えられる仮想アドレスの値をラッチすることを可能にする。デバイスにより与 えられる仮想アドレス値が拡張仮想アドレス・バスＥＶＡに対して適正にラッチ されるためには、ｖ　Ａ　Ｌ　Ｔ　ＣＨ＊信号のタイミングが時点ｔ２における ＥＣＬＫの立上がりエツジと同期されることが望ましいことに注意すべきである 。
仮想アドレスがこのようにラッチされると、アドレス・ストローブ信号Ａｓ＊が アドオン・デバイスに対して与えられないため、変換サイクル（アドオン・デバ イスの観点からの）は、Ｓバスに対するアクセスが許与されるまで有効に中断さ れる。従って、ＤＭＡを要求しつつあるアドオン・デバイスに対してはアクセス が行われないことが重要であるが、これはＤＭＡ動作を混乱させる故である。
本発明の本実施例によれば、この時の前記スロット１６に対するアクセスはタイ １１アウトおよび戻り制御回路７２により検出され、これが、要求側のデバイス （例えば、ＣＰｔＪ２）が後でアクセスを反復するようにＳバスに対する戻り確 認信号を開始することになる。ＤＭＡが完了した後、アドオン・デバイスに対す るアクセスはタイムアウトおよび戻り制御回路７２によって禁出されることはな い。
ラッチ７８による仮想アドレス値のラッチと同時に、拡張コントローラ１４（特 に、制御状態マシン６６）がホスト拡張ボード１２に対してバス要求信号を生成 する。次に制御状態マシン２４が、図１１に示されるように、Ｓバスにバス要求 信号ＢＲ＊をｊ＝ｚえることになる。このバス要求信号ＢＲ＊は、拡張シャシ− ２０およびホスト拡張ボート］２により行われる他の動作に従って、図１１に示 されるように迅速に生成することも、あるいは後で生成することもできる。Ｓバ ス・コントローラ４は、ホスト拡張ボード１２からバス要求信号ＢＲ＊を受取り 、他のＳバスの通（Ｒ−’Ｔ＜に関して適当な時点でバス許与信号ＢＧ＊を戻す ことになる。
バスｌ’ｒｌ’−’ｊ（ＩＴ　弓’　Ｂ　（；　＊が拡張システム・により受取 られた後、拡張：７ントローラ１４における制御状態マシン６６が仮想アドレス ・バッファ６８に対して制御信号ＶＡＥＮ＊をイ１成して、これらバッファをし て拡張仮想アドレス・バスＥＶＡがら仮想アドレスを受取らせ、かつこれらをケ ーブル・データ・バスＣイに提示させる。これは、予期される仮想アドレス・サ イクルに先立って、望ましくはクロックＣＬＫの１サイクルだけ？（行われて、 拡張シャシ−２ｏおよびホスト拡張ボード１２を介する伝搬遅れを生じさせる。
従って、Ｓバスが（ＢＧ＊より１サイクル後の時点ｔ３において）仮想アドレス ・データを予期する時点まで、アドオン・デバイスにより与えられる仮想アドレ スがＳバスのデータ・バス部ｓ、ｌへ与えられる。ラッチング・トランシーバ２ ２は、全サイクルにわたりデータ・バスＳ、ｌに仮想アドレス値を保持するよう に制御状態マシン２４により制御され、ケーブル・データ・バスＣ６を解放させ 、それと同時に第１のデータ・ワードＤＡＴＡ、を次のサイクルの間置かせる。
ＤＭＡ書込み動作（即ち、データ転送方向がアドオン・デバイスからＳバスに対 してである）において、ＶＡＥＮ＊信号と略々同じ時点に、Ｓバス・コントロー ラもまた拡張アドレス・ストローブ信号ＥＡＳ＊を生成することが望ましい。
この信号は、拡張コントローラ１４を介してスロット１６へ送られて、このデバ イスに対してデータの提示を始めることができることを示す。このＥＡＳ＊信号 もまた、アドオン・デバイスが（Ｓバスに対する書込み動作において）仮想アド レスが与えられた後のサイクルにおいてデータがイｊ在するという要件を満たす ように充分な時点でデータの提示を開始できるように予め生成される。拡張コン トローラ１４はまた、その後データ可能化信号ＤＡＴＡＥＮ＊を生じて、ラッチ ング・トランシーバ７０が拡張データ・バスＥＤの状態を受取って、これも仮想 アドレスに対すると同じように伝搬遅れを許容するためＳバスが要求する時点に １サイクル先立つことが望ましい適当な時点でこの状態をケーブル・データ・バ スＣ，ｌに対してラッチするようにする。この時、ラッチング・トランシーバ２ ２は、図１１に示されるように、適当な時点に最初のデータ・ワードＤＡＴＡ、 をＳバスのデータ・バス部分Ｓ４に提供するように制御状態マシン２４により制 御される。このサイクルは、次に周知の方法でＤＭＡスレーブ・デバイスにより 生成される確認コードによって完了する。
本発明の本実施例による拡張システム・の結果として、スロット１６の１つにお けるアドオン・デバイスが、ＤＭＡマスターとなりＳバス・ベース・システムの 厳密なタイミング要件を満たすことができる。このように、本発明は、限定され るスロット数より多くのアドオン・デバイスをＳバス・ベース・システムに組込 むことを可能にし、このようなデバイスが、Ｓバスに直接接続されたかの如きＤ ＭＡ動作を実行することが可能である。
無論、本発明を更に利用する本システムに対する変更および修正が可能であるこ とに注意すべきである。例えば、本文に述べたシステムは、単一のラッチを用い てアドオン−デバイスにより提供される仮想アドレスおよびデータを保持する。
あるいはまた、ＦＩＦＯまたは他の多数のワード・バッファをラッチに代用して 、情報に対応する全サイクルを逐次ラッチすることができるようにする。このよ うな修正は、厳しいＳバスのタイミング要件を満たしながら、いわゆる「アトミ ック」なＳバス・サイクルを許容する。
特定形式のＤＭＡサイクル、即ち、バースト書込みＤＭＡ動作は、別の厳しいタ イミング要ｆ’ｌをもたらす。バースト書込み動作においては、データは連続的 なサイクルでアドオン・デバイスにより提供されねばならない。伝搬の遅れなら びに先に述べた拡張システ１１における（＝１加的な階層レベルの故に、制御信 号のリップル・ダウンおよび書込まれるデータのリップル・バックを許容するに は時間が不充分となる３、本文に述べたシステ１１は、図４、図７および図８と 組合わせて図１２に関して以下に述べる如きバースト書込みＤＭＡサイクルを行 うことが可能である１、 図１２に示されるＤＭＡ動作は、図１１に関して先に述べたものと同じように開 始される。従って、拡張スロット１６におけるアドオン・デバイスからの仮想ア ドレスが、許−Ｉｊ信’７ＢＧ＊がＳバス・コンＩ・ローラ４により発行された 後の最初のクロックＣＬＫサイクルの終りまでにＳバスのデータ・バス部分Ｓ、 にケーブル・データ・バスＣ，を介して提供される。仮想アドレスＶＡが提供さ れるこのクロック・サイクルに続いて、最初のデータ・ワード’　Ｄ　Ａ　Ｔ　 Ａ　、が、先に述べたアドオン・デバイスにより同様に提供される。
しかし、時点しにおいて、ホスト拡張ボード１２における制御状態マシン２４が 、ラッチング・トランシーバ２２に対して保持信号ＨＯＬＤを発行する。このＨ ＯＬ　Ｄ信号は、前の値にデータ・バスＳ、Ｉを維持しながら、トランシーバ２ ２における仮想アドレス値をラッチして、ケーブル・データ・バスＣ６の状態が （次ノテータ・ワードＤＡＴＡ２の提供と同時に）変化し得るようにする。この ＨＯＬＤ信号のタイミングが、次のデータ・ワード（この場合、Ｄ　Ａ　Ｔ　Ａ 　＋　）によるケーブル・データ・バスＣ，の過渡状態に先立ち生じなければな らないため、比較的厳密であることに注口されたい。本例では、ＨＯＬ　Ｄの立 下がりエツジがクロックＣＬ　Ｋサイクルにおける略々中間点で生じ、立上がり エツジがＣＬＫサイクルにおける略々４分の３の時点で生じることが望ましい。
ＨＯＬ　Ｄ信号は、Ｓバス・コントローラ４がＳバスのデータ・バス部分Ｓ、に おいて仮想アドレス値を受取った後の時点ｔ、で、かつ次のサイクルに対して必 要なセットアツプ時点で不能状態にされる。
仮想アドレス値の受取りの後、Ｓバス・コントローラ４は、Ｓバスのアドレス・ バス部分Ｓ、にアドレス値を提供し、アドレス・スｌ−ローブ信号Ａｓ＊を表明 して変換サイクルが完了すること、およびＤＭＡサイクルが継続し得ることを表 示する。先に述べたように、最初のデータ・ワードＤＡＴＡＩは既にアドオン・ デバイスにより提供されており、この時ケーブル・データ・バスｃｄに対して拡 張シャシ−２０により提供される。Ｓバス・コントローラ４が最初のデータ・ワ ードを予期するクロックＣＬ　Ｋの次の立−１−がりエツジに先立ち、信号ＨＯ ＬＤが表明されてラッチング・１−ランシーバ２２をしてケーブル・データ・バ スＣ，Ｉにおいてデータ値を受取らせ、かつデータ・バスＳ、におけるこの値を Ｓバスに対して提供させる。−１ラツチされると、次のデータ１）ＡＴＡ２は２ 番目の発生に応答して要求され得る。
ＨＯＬ　Ｄ信号に加えて、制御状態マシン２４はまた、拡張コントローラ１４に 対するケーブル確認信号Ｃ１０，を開始する。このケーブル確認信号Ｃ＊ｃｉは 、拡張シャシ−２０におけるデータ・パイプラインの充填を開始するため、少な くとも１つのサイクルだけＳバス確認信号Ａｃｋ（２・０）に先行する。信号Ｃ ｓ　ｅ　１は、拡張コントローラ１４により（即ち、ＤＭＡ動作を生成しつつあ る拡張スロット１６におけるアドオン・デバイスに対する遠隔確認信号ＲＡＣＫ により）ＤＭＡマスターへ送られて、（例え、Ｓバスに対してまだ提供されなく とも）ＤＭＡの宛て先により最初のデータ・ワードＤＡＴＡ、が受取られたこと を表示して、その結果アドオン・デバイスが以降のデータ・ワードＤＡＴＡ２の 取得を開始するようにする。このように、確認信号Ｃ，１，はパイプライン化さ れる制御信号であり、アドオン−デバイスをして、バースト・モードのＤ　Ｍ　 Ａ　ＩＢ込み動作において要求される次のＳバス・データによるデータ・パイプ ラインの充填を開始させる。
従って、最初のデータ・ワードＤ　Ａ　Ｔ　Ａ　＋がデータ・バスＳ６に保持さ れるように２番口の１−１０Ｌ　Ｄ信号がラッチング・トランシーバ２２へ与え られる直後に、２番目のデータ・ワードＤＡＴＡ、がケーブル・データ・バスＣ ６に提供され、その取得は最初のケーブル確認信号Ｃ１゜、により前に開始され ている。
ケーブル確認信号Ｃ０゜およびＨＯＬＤ信号のこのようなシーケンスは、Ｓバス の線Ａｃｋ（２：０）における確認が最後の次のデータ・ワードに対して受取ら れるまで、バースト・モード動作で継続する。この時、全てのデータ・ワードＤ ＡＴＡＩ乃至ＤＡＴＡ４がケーブル・データ・バスＣ１に対して提供される。し かし、最後のケーブル確認信号Ｃ０２，は、最後のデータ・ワードに対するＳバ ス確認が受取られるまで遅らされて、アドオン・デバイスのＤＭＡマスターが最 後のＳバス確認に先立ちＤＭＡ動作を完了することを阻止する。このように、Ｄ ＭＡ動作の受取りにより表明されるエラー確認（最後に書込まれたワードに続く エラー確認）は、この動作に先立つ更に別のデータ・ワードではないため、アド オン・デバイスにより正確に処理することができる。
従って、本発明は、多数のアドオン・デバイスのバス・アーキテクチャ・システ ｊ・、特にＳバス・ベース・システムに存在する如き厳しいタイミング要件を持 つ如きシステｌ−への組込みを可能にする。このような構成は、ＤＭＡ動作およ びバースト書込みＤＭＡ動作の如き比較的複雑な動作がシステムの仕様を満たし ながら実行できるように可能化される８、本文では本発明についてその望ましい 実施態様に関して記述したが、無論、この実施態様の修正および変更、および本 発明の長所および利点を得る如き修正および変更は、本文およびその図面に関し て当業者には明らかであろうと考える。
このような修正および変更は請求の範囲に記載される如き本発明の範囲内に含ま れると考える。
Ｓバス　ＰＡＯ：２４　（２２＋０４ｈ　）Ｃ６（ＩＯＣ１１０４ｈ　スロット １６２へ）補正書の翻訳文提出書 （特許法第１８４条の８） 平成　６年　１月１８日 １、特許出願の表示 ＰＣＴ／ＵＳ９２１０５９８９ ２、発明の名称 コンピュータ・ワークステーション拡張シャシ−３、特許出願人 住　所　アメリカ合衆国テキサス用７７０９９．　ヒユーストン。
ロックレー・ロード　１０６１．８ 名　称　テキサス・マイクロシステムズ・インコーホレーテッド４、代理人 住　所　東京都千代田区大手町二丁目２番１号新大手町ビル　２０６区 電話　３２７０−６６４１〜６６４６ 請求項１乃至２６の全てを新たな請求項１乃至２６に置換した。
請求の範囲 １、アドレス、データおよび制御信号を通信するためのバスと、少なくとも１つ が１つのバス拡張スロットを含み、該スロットの各々が前記バスに接続される複 数のスロットと、 前記バス拡張スロットおよびケーブルに結合された拡張制御システムとを設広該 拡張制御システムは、 前記ケーブルに結合され、複数のシャシ−拡張スロットを含む拡張シャシ−と、 前記バス上に提供される第１のアドレス値を受取り、該第１のアドレス値を前記 拡張シャシ−における前記複数のシャシ−拡張スロットの１つと対応する第２の アドレス値に変換して、前記バスにおける前記第１のアドレス値が前記複数のシ ャシ−拡張スロットの前記１つに組込まれたデバイスに対する記憶場所ヘマップ されるようにする変換回路とを含む データ処理システム。
２、前記バスがＳバス・タイプである請求項１記載のシステム。
３、前記バスは仮想アドレス値を通信するためのものでもある請求項１記載のシ ステム。
４、前記バスが、前記データイ３号とアドレス１３号と制御信号とを通信するた めのデータ線とアドレス線とｉ；１１ｍ１ＦＩとを含み、＋ｉｉＪ記データ線も また前記仮想アドレス値を通信するためのものである請求項３記載のシステム。
５、前記バスに接続されて前記仮想アドレス値を物理的アドレス信号に変換し、 かつ前記物理的アドレス信号を前記バスのアドレス線に対して提供するバス・コ ントローラを更に設ける請求項４記載のシステト。
６、前記コントローラが、前記物理的アドレス信号を前記複数の拡張スロットの １つと対応するアＩルスイｐ′１にマツピングするためのものである請求項５記 戦のシステム。
７、各々が前記複数の拡張スロットの各々に組込まれ、かつ各々が内容と１つの 初期アドレスとを有するアドレス指定可能なＩＤ　ＲＯＭを含む複数のアドオン ・デバイスを更に設ける請求項１記載のシステＡ。
８、前記拡張制御システムが更に、 ランダム・アクセス・メモリーを含み、前記コントローラが、前記複数のアドオ ン・デバイスの各々からのＩＤ　ＲＯＭの内容を前記ランダム・アクセス・メモ リーに複写するためのものでもある請求項７記戦のシステト。
９　前記ＩＤ　ＲＯＭの各々の初期アドレスが同じであり、前記ＩＤ　ＲＯＭの 内容が複写される前記ランダム・アクセス・メモリーの初期アドレスが前記ＩＤ 　ＲＯＭのそれと同じである請求項８記載のシステム。
１０、アドオン・デバイスが組込まれない拡張スロットの前記コントローラによ るアクセスに応答する前記コントローラに対して値を提供するタイムアウト回路 を更に設ける請求項８記載のシステム。
＋１．バス・ベース・データ処理システムに組込まれた拡張シャシ−を動作させ る方法であって、前記拡張シャシ−が、各々にアドオン機能が組込まれる複数の 拡張スロットを有し、該拡張シャシ−はまた、前記スロットが前記データ処理シ ステム、により予め定めたアドレスでアドレス指定可能であるように、該システ １１のバスに接続されたスロットにも接続され、前記アドオン機能の各々はアク セス可能な識別メモリーを内蔵し、前記識別メモリーが、それぞれ１つのアドレ ス値でアドレス指定可能な複数の場所を含む方法において、前記データ処理シス テム・のリセットと同時に、前記組込まれたアドオン機能の各々の識別メモリー をアクセスし、 前記組込まれたアドオン機能の各々からの識別メモリーを、前記ランダム・アク セス・メモリーの予め定めた場所から始めてランダト・アクセス・メモリーの連 続的な場所へ複写し、 前記複写された識別メモリーが前記予め定めたアドレスにおいて前記バスを介し て前記データ処理システトによりアドレス指定可能であるように、前記予め定め た場所を前記予め定めたアドレスに割当てることを含む方法。
＋２．　＋ｔｉｌ記アクセス・ステップが、最初の拡張スロットに対して、前記 識別メモリーにおける初期の場所のアドレス値を表明し、 前記表明ステップの結果として予期される値が戻されるとこれに応答して、前記 複写ステップを実行し、 ある期間の後前記表明ステップの結果として値が戻されなければこれに応答して 、二Ｔのスロット・コードを生成し、１）ｉｆ記１１成ステップに応答して、２ 番［−１の拡張スロットに対する初期の場所のアドレスｆ／ｌを表明することを 含む請求項１１記載の方法。
１３、ｎｌ記システム、が更に、メモリー管理装置を含み、拡張指′ＦＡ値をバ スのアドレス値と関連するメモリーに記憶し、前記バスにおける前記バス・アド レス値の受取りに応答して、前記拡張指標値を用いて前記アドオン機能の１つを アクセスすることを更に含む請求項１１記載の方法。
＋４．前記組込まれたアドオン機能の各々の前記識別メモリーから該アドオン機 能の記憶場所のオフセット値を読出し、 前記メモリーに記憶された拡張指村値に従って前記オフセット値を修正し、前記 修正さ第１だオフセット＋ｉ／ｉを前記ランダｌトアクセス・メモリーに記憶す ることを含む請求項１３記載のＩｊ法。
１５　前記記憶ステップにより記憶される拡張指枕イ〆Ｉが、前記対応するアド オン機能が組込まれる拡張スロットと対応する拡張スロットの遊択コードを含む 請求項１３記載の方法。
１６、アドレス信号とデータ付号とｌ１ｌｌ（［７号とを通信するための、前記 データを受取るためのタイミング要件を有するバスと、ｌｊ’ｆ　記”スに接続 されたバス拡＋Ｈ，スａットト、前記バス拡張スロットおよびケーブルに結合さ れ、前記バスから制御信号を受取るように結合されたコントローラを含む拡張制 御システムと、拡張シャシ−とを設け、該拡張シャシ−は、アドオン機能が前記 拡張スロットの各々に組込まれるように各々が構成される複数の拡張スロットと 、 前記ケーブルと前記拡張スロットの選択された１つとの間に結合されたデータ・ ラッチとを含み、該データ・ラッチは、選択されたアドオン機能により提供され るデータ値が前記データ・ラッチによりラッチされかつ前記タイミング要件に従 って前記バスに対して予め定めた期間通信するため前記ケーブルに通信されるよ うに＋ｉｉｌ記コントローラにより制御され、前記選択されたアドオン機能が該 選択されたアドオン機能のアクセスに応答して前記データ値を提供するデータ処 理システム。
１７　前記拡張スロットの前記１つと前記バスとの間に結合されて、前記バスに 対して提供するためこれに対する確認信号をラッチする制御ラッチを更に設ける 請求項１６記載のシステム。
１８、前記バスがＳバス・タイプである請求項１６記載のシステム。
１９、　アドレス信号とデータ信号と制Ｃｎ４Ｆｕ３とを通信するためのバスと 、前記バスに接続されたバス拡張スロットと、前記バス拡張スロットおよびケー ブルに結合された拡張制御システムとを設け、該拡張制御システ１１は、 前記バスから制御信号を受取るように結合されたコントローラを含み、前記ケー ブルに結合された拡張シャシ−を設け、該拡張シャシ−は、アドオン機能が前記 拡張スロットの各々に組込まれるように前記拡張スロットの各々が構成される、 複数の拡張スロットと、前記ケーブルと前記拡張スロットとの間にアドレス信号 とデータ信号と制御信じとを通信するための拡張バスと、 前記ケーブルの制御線と前記拡張スロットとに結合されたシャシ−・コントロー ラと、 前記ジャシー−コントローラにより制御される、前記拡張バスと前記ケーブルと の間に結合された第１のラッチとを含み、前記拡張スロットの１つに組込まれた アドオン機能により開始されるメモリー直接アクセス動作中に、前記シャシ−・ ］ントローラが、局部許与信号を前記拡張スロットの前記１つに発行して、前記 アドオン機能が、前記バスの前記拡張制御システＩ、に対するバス許与信号の提 供に先立ちこれに応答する前記拡張バスに対して第１の値を提供するようにし、 前記拡張バスがもはや前記第１の値を通信しない後のある期間、前記シャシ−・ コントローラが、前記拡張バスで受取られる前記第１の値を記憶しかつ前記ケー ブルに対して該第１の値を提供するように前記第１のラッチを制御するデータ処 理システム。
２０、前記第１の値が仮想アドレス値である請求項１９記載のシステム。
２１、前記バスがＳバス・タイプである請求項１９記載のシステム。
２２、前記拡張；ｌｕ制御制御子ステ１１に、前記コントローラにより生成され る保持信号により制御される、前記ケーブルのデータ線と前記バスのデータ線と の間に結合されたラッチング・バッファを含み、該ラッチング・バッファが、前 記ケーブルがもはや前記値を提供しない後のある１ｇ１間、メモリー０°［接ア クセス動作１＋　ｌこ前記ケーブルに提供される値で前記バスを駆動するように する請求ｆｉ１９記載のシステ１１゜２３、バースト・メモリー■゛「接アクセ ス動作の間、前記ラッチング・バッファが一連の前記値をラッチするように、前 記コントａ−ラが一連の前記保持信号を生成する請求項２２記戦のシステム。
２４、前記ラッチング−バッファにより保持される前記値の最初値が仮想アドレ ス値である請求］Ｔｉ２３記載のシステ１１．。
２５、前記拡張バスと前記ケーブルとの間に結合された第２のラッチを更に設け 、 前記アドオン機能が前記最初の仮想アドレス値を提供した後、前記コントローラ が、１）；ｆ記拡張シャシ−に対して遠隔アドレス・ストローブ信号を提供し、 前記遠隔アドレス・ストローブ信号に応答して、前記アドオン機能が前記拡張バ スに対して第２の値を提供し、 前記シャシ−・コントローラはまた、前記拡張バスがもはや前記最初の値を通信 しない後のある期間に、前記第２の値を記憶するように前記第２のラッチを制御 するためのものでもある請求項２４記載のシステｌ−ウ２６、前記バスがＳバス ・タイプである請求項２５記載のシステム。

Claims (26)

    【特許請求の範囲】
  1. １．アドレス、データおよび制御信号を通信するためのパスと、前記パスに接続 されたバス拡張スロットと、前記バス拡張スロットおよびケーブルに結合された 拡張制御システムとを設け、該拡張制御システムは、 前記バスと前記ケーブルとに結合されたメモリー管理装置と、前記バスから制御 信号を受取るように結合され、かつ前記メモリー管理装置に結合されたコントロ ーラとを含み、 前記ケーブルに結合された拡張シャシーを設け、該拡張シャシーは複数の拡張ス ロットを内蔵し、 前記コントローラは、前記パスにおけるアドレス信号が前記複数の拡張スロット の前記１つに組込まれたデバイスに対する記憶場所にマップされるように、前記 パスに提供されたアドレス値を、前記複数の拡張スロットの１つと対応するアド レス値にマッピングするためのものであるデータ処理システム。
  2. ２．前記バスがＳバス・タイプである請求項１記載のシステム。
  3. ３．前記パスは仮想アドレス値をも通信するためのものである請求項１記載のシ ステム。
  4. ４．前記バスが、前記データ信号とアドレス信号と制御信号とを通信するための データ線とアドレス線と制御線とを含み、前記データ線あ前記仮想アドレス値を も通信するためのものである請求項３記載のシステム。
  5. ５．前記バスに接続されて前記仮想アドレス値を物理的アドレス信号に変換し、 かつ前記物理的アドレス信号を前記バスのアドレス線上に提供するバス・コント ローラを更に設ける請求項４記載のシステム。
  6. ６．前記バス・コントローラが、前記物理的アドレス信号を前記複数の拡張スロ ツトの１つと対応するアドレス値にマッピングするためのものである請求項５記 載のシステム。
  7. ７．各々が前記複数の拡張スロットの１つに組込まれ、かつ各々が１つのアドレ ス指定可能なＩＤＲＯＭを含む複数のアドオン・デバイスを更に設ける請求項１ 記載のシステム。
  8. ８．前記拡張制御システムが更に、 ランダム・アクセス・メモリーを含み、前記コントローラが、前記複数の拡張ス ロットの各々からのＩＤＲＯＭの内容を前記ランダム・アクセス・メモリーに複 写するためのものでもある請求項７記載のシステム。
  9. ９．前紀ＩＤＲＯＭの各々の初期アドレスが同じであり、前記ＩＤＲＯＭの内容 が複写される前記ランダム・アクセス・メモリーの初期アドレスが前記ＩＤＲＯ Ｍのそれと同じである請求項７記載のシステム。
  10. １０．アドオン・デバイスが組込まれない拡張スロットのアクセスに応答する前 記コントローラに対して値を提供するタイムアウト回路を更に設ける請求項８記 載のシステム。
  11. １１．バス・ベース・データ処理システムに組込まれた拡張シャシーを動作させ る方法であって、前記拡張シャシーが、名々にアドオン・機能が組込まれる複数 の拡張スロットを有し、該拡張シャシーはまた前記システムのバスに接続された スロットにも接続され、前記アドオン・デバイスの各々はアクセス可能な識別メ モリーを内蔵する方法において、 前記システムのリセットと同時に、前記組込まれたアドオン機能の各々の識別メ モリーをアクセスし、 前記組込まれたアドオン機能の各々からの識別メモリーを、前記バスからアクセ ス可能なランダム・アクセス・メモリーの連続的な場所へ複写することを含む方 法。
  12. １２．前記アクセス・ステップが、 最初の拡張スロットに対して、前記識別メモリーにおける初期の場所のアドレス 値を表明し、 前記表明ステップの結果として予期される値が戻されるとこれに応答して、前記 複写ステップを実行し、 ある期間中前記表明ステップの結果として値が戻されなけれはこれに応答して、 空のスロット・コードを生成し、 前記生成ステップに応答して、２番目の拡張スロットに対する初期の場所のアド レス値を表明することを含む請求項１１記載の方法。
  13. １３．前記システムが更に、メモリー管理装置を含み、拡張指標値をバスのアド レス値と関連するメモリーに記憶し、前記バスにおける前記バス・アドレス値の 受取りに応答して、前記拡張指標値を用いて前記アドオン機能の１つをアクセス することを更に含む請求項１１記載の方法。
  14. １４．前記組込まれたアドオン機能の名々の前記識別メモリーから該アドオン機 能の記憶場所のオフセット値を読出し、 前記メモリーに記憶された拡張指標値に従って前記オフセット値を修正し、前記 修正されたオフセット値を前記ランダム・アクセス・メモリーに記憶することを 含む請求項１３記載の方法。
  15. １５．前記記憶ステップにより記憶される拡張指標値が、前記対応するアドオン 機能が組込まれる拡張スロットと対応する拡張スロットの選択コードを含む請求 項１３記載の方法。
  16. １６．アドレス信号とデータ信号と制御信号とを通信するためのバスと、前記バ スに接続されたバス拡張スロットと、前記バス拡張スロットおよびケーブルに結 合され、前記バスから制御信号を受取るように結合されたコントローラを含む拡 張制御システムと、拡張シャシーとを設け、該拡張シャシーは、各々にアドオン 機能が組込まれる複数の拡張スロットと、前記ケーブルと前記拡張スロットの１ つとの間に結合されたデータ・ラッチとを含み、該データ・ラッチは、前記アド オン機能がある期間にわたりデータ値を提供することに応答する前記拡張スロッ トの前記１つに組込まれたアドオン機能のアクセスに応答して、前記データ値が 前記データ・ラッチによりラッチされかつ前記パスに対する通信のため前記ケー ブルに対して通信されるように、前記コントローラにより制御される データ処理システム。
  17. １７．前記拡張スロットの前記１つと前記バスとの間に結合されて、前記バスに 対して提供するためこれに対する確認信号をラッチする呼出ラッチを更に設ける 請求項１６記載のシステム。
  18. １８．前記バスがＳバス・タイプである請求項１６記載のシステム。
  19. １９．アドレス信号とデータ信号と制御信号とを通信するためのバスと、前記バ スに接続されたバス拡張スロットと、前記バス拡張スロットおよびケーブルに結 合された拡張制御システムとを設け、該拡張制御システムは、 前記バスから制御信号を受取るように結合されたコントローラを含み、前記ケー ブルに結合された拡張シャシーを設け、該拡張シャシーは、アドオン機能が組込 まれる複数の拡張スロットと、前記ケーブルと前記拡張スロットとの間にアドレ ス信号とデータ信号と制御信号とを通信するための拡張バスと、 前記ケーブルの制御線と前記拡張スロットとに結合されたシャシー・コントロー ラと、 前記シャシー・コントローラにより制御される、前記拡張バスと前記ケーブルと の間に結合された第１のラッチとを含み、前記拡張スロットの１つに組込まれた アドオン機能により開始されるメモリー直接アクセス動作中に、前記シャシー・ コントローラが、局部許与信号を前記拡張スロットの前記１つに発行して、前記 アドオン機能が、前記バスの前記拡張制御システムに対するバス許与信号の提供 に先立ちこれに応答する前記拡張バスに対して第１の値を提供するようにし、 前記拡張バスがもはや前記第１の値を通信しない期間後に、前記シャシー・コン トローラが、前記拡張バスで受信られる前記第１の値を記憶しかつ前記ケーブル に対して該第１の値を提供するように前記第１のラッチを制御するデータ処理シ ステム。
  20. ２０．前記第１の値が仮想アドレス値である請求項１９記載のシステム。
  21. ２１．前記バスがＳバス・タイプである請求項１９記載のシステム。
  22. ２２．前記拡張コントローラが更に、 前記コントローラにより生成される保持信号により制御される、前記ケーブルの データ線と前記バスのデータ線との間に結合されたラッチング・バッファを含み 、該ラッチング・バッファが、前記ケーブルがもはや前記ケーブルに提供される 値を駆動しない期間後、メモリー直接アクセス動作中に前記値で前記パスを駆動 するようにする請求項１９記載のシステム。
  23. ２３．バースト・メモリー直接アクセス動作の間、前記ラッチング・バッファが 一連の前記値をラッチするように、前記コントローラが前記一連の保持信号を生 成する請求項２２記載のシステム。
  24. ２４．前記ラッチング・バッファにより保持される前記値の最初値が仮想アドレ ス値である請求項２３記載のシステム。
  25. ２５．前記拡張バスと前記ケーブルとの間に結合された第２のラッチを更に設け 、 前記アドオン機能が前記最初の仮想アドレス値を提供した後、前記コントローラ が、前記拡張シャシーに対して遠隔アドレス・ストローブ信号を提供し、前記遠 隔アドレス・ストローブ信号に応答して、前記アドオン機能が前記拡張バスに対 して第２の値を提供し、 前記第１のシャシー・コントローラはまた、前記拡張バスがもはや前記最初の値 を通信しない期間後に、前記第２の値を記憶するように前記第２のラッチを制御 するためのものである請求項２４記載のシステム。
  26. ２６．前記バスがＳバス・タイプである請求項２５記載のシステム。
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