CN1077989C - 通用非同步接收传送器芯片与收发器芯片的芯片组装置 - Google Patents

通用非同步接收传送器芯片与收发器芯片的芯片组装置 Download PDF

Info

Publication number
CN1077989C
CN1077989C CN96101961A CN96101961A CN1077989C CN 1077989 C CN1077989 C CN 1077989C CN 96101961 A CN96101961 A CN 96101961A CN 96101961 A CN96101961 A CN 96101961A CN 1077989 C CN1077989 C CN 1077989C
Authority
CN
China
Prior art keywords
transceiver
asynchronous reception
general asynchronous
chip
forwarder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN96101961A
Other languages
English (en)
Other versions
CN1162779A (zh
Inventor
黄秋雄
黄振旺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN96101961A priority Critical patent/CN1077989C/zh
Publication of CN1162779A publication Critical patent/CN1162779A/zh
Application granted granted Critical
Publication of CN1077989C publication Critical patent/CN1077989C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Abstract

一种通用非同步接收传送器芯片与收发器芯片的芯片组装置，包括一控制单元、多个通用非同步接收传送器、多个收发器、一第一多路转换器及多路分配器单元与一第二多路转换器及多路分配器单元。控制单元接到第一多路转换器及多路分配器单元与第二多路转换器及多路分配器单元，产生一第一控制信号与一第二控制信号，分别控制第一和第二多路转换器及多路分配器单元，使选择到的某一通用非同步接收传送器与对应的收发器相接，进行传输。

Description

通用非同步接收传送器芯片与收发器芯片的芯片组装置
本发明有关于一种集成电路芯片组(Chip Set)的装置，特别是有关于一种将多路转换器/多路分配器(Multiplexer/Demultiplexer)应用在通用非同步接收传送器(Universal Asynchronous Receiver/Transmitter；UART)芯片与收发器(Transceiver)芯片中，以降低彼此间数据传输所需的接口信号数的芯片组装置。
当通用非同步接收传送器应用在RS-232接口规格的传输中时，常需有一符合RS-232接口规格的收发器配合使用。也就是说，该收发器必须能将电压自5V转为12V及自12V转为5V。一般而言，与RS-232接口相接的部分至少要有8条接口信号线，才能具有较完整的RS-232传输功能。以个人电脑(PersonalComputer)为例，请参照图1，图1所绘示的是一种应用在个人电脑中的熟知超级输入/输出芯片(Super I/O Chip)与熟知收发器间的信号传送电路方块示意图。
集成电路10是一般所熟知的超级输入/输出芯片，其中至少包括有两组通用非同步接收传送器，即第一通用非同步接收传送器11与第二通用非同步接收传送器12。集成电路13是配合使用的收发器芯片，其中至少包括有两组收发器，即第一收发器14与第二收发器15。
第一通用非同步接收传送器11通过第一信号线群18a接至第一收发器14，第二通用非同步接收传送器12通过第二信号线群18b接至第二收发器15。第一收发器14通过第三信号线群18c接至第一RS-232接口16，第二收发器15通过第四信号线群18d接至第二RS-232接口17。每一信号线群18a-18d均包括一串行数据输入(SerialData Input；SIN)信号线、一串行数据输出(Serial Data Output；SOUT)信号线、一请求发送输出(RequestTo Send Output；RTS)信号线、一数据终端就绪输出(DataTerminal Ready Output；DIR)信号线、一清除发送输入(C1ear ToSend Input；CTS)信号线、一数据设定就绪(Data Set Ready；DSR)信号线、一振铃指示(RingIndicator；RI)信号线、一接收器线信号检测(Receiver Line Signal Detect；RLSD)信号线。如果是如图1所示的配置，集成电路10在左、集成电路13在中、而第一RS-232接口16与第二RS-232接口17在右，则传输方向由右至左的是串行数据输入信号线、清除发送输入信号线、数据设定就绪信号线、振铃指示信号线与接收器线信号检测信号线，传输方向由左至右的是数据终端就绪输出信号线、串行数据输出信号线、请求发送输出信号线。
熟知的作法是一个通用非同步接收传送器须以一组信号线与对应的收发器相接，也就是说该通用非同步接收传送器与该收发器间就必须有8条信号线互连。因此，由图1可知，当用到两组通用非同步接收传送器与收发器时，集成电路10与集成电路13间就须有16条信号线互连。由此类推，每增加一组通用非同步接收传送器与收发器便增加8条信号线。当实际应用上需要多组通用非同步接收传送器与收发器时，通用非同步接收传送器芯片与收发器芯片就各需要许多接脚来封装(Package)，结果造成：
1、封装成本因接脚数多而增加。
2、提高了组装(Assembly)的复杂度。
3、芯片面积增加许多，生产成本因之增加。
因此，本发明的主要目的就是提供一种通用非同步接收传送器芯片与收发器芯片的芯片组装置，其将多路转换器/多路分配器应用在通用非同步接收传送器芯片与收发器芯片中，以降低彼此间数据传输所需的接口信号数，而改进前述缺点。
根据本发明的主要目的，提出一种通用非同步接收传送器芯片与收发器芯片的芯片组装置，其中，该芯片组接在一外部系统与一RS-232接口之间，该装置包括：
多个通用非同步接收传送器；
多个收发器，接至RS-232接口，分别对应至这些通用非同步接收传送器；
一控制单元，产生一第一控制信号与一第二控制信号，用以决定某一通用非同步接收传送器与对应的某一收发器进行传输；
一第一多路转换器及多路分配器单元，接至这些通用非同步接收传送器与控制单元，用以接收第一控制信号，使选择到的某一通用非同步接收传送器与对应的收发器相接；
一第二多路转换器及多路分配器单元，接至这些收发器、控制单元与第一多路转换器及多路分配器单元，用以接收第二控制信号使选择到的某一通用非同步接收传送器与对应的收发器相接。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，本文特举一较佳实施例，并配合附图，作详细说明如下：
附图简要说明：
图1是一种应用在个人电脑中的熟知超级输入/输出芯片与熟知收发器间的信号传送电路方块示意图；以及
图2是应用本发明的一较佳实施例的电路方块示意图。
请参照图2，示出了依照本发明的一较佳实施例的一种电路方块示意图。由于本发明主要是针对通用非同步接收传送器与收发器间的信号传输的改良，因此附图及描述也只针对与本发明相关的部分。且为了方便说明起见，本较佳实施例以两组通用非同步接收传送器与收发器为例，但并非用以限定本发明仅可用于两组通用非同步接收传送器与收发器中。
集成电路20至少包括一第一通用非同步接收传送器11(与图1中的第一通用非同步接收传送器11一样)、一第二通用非同步接收传送器12(与图1中的第二通用非同步接收传送器12一样)、一控制单元21与一第一多路转换器及多路分配器单元22，而集成电路23至少包括一第二多路转换器及多路分配器单元24、第一收发器14(与图1中的第一收发器14一样)与第二收发器15(与图1中的第二收发器15一样)。第一通用非同步接收传送器11与第二通用非同步接收传送器12分别通过如图1的第一信号线群18a及第二信号线群18b与第一多路转换器及多路分配器单元22相接，第一多路转换器及多路分配器单元22再通过第三信号线群18c接至第二多路转换器及多路分配器单元24。控制单元21的输出分别通过控制信号线26、27接至第一多路转换器及多路分配器单元22与第二多路转换器及多路分配器单元24。第二多路转换器及多路分配器单元24通过第四信号线群18d接至第一收发器14，通过第五信号线群18e接至第二收发器15。在本较佳实施例中的第三信号线群18c、第四信号线群18d与第五信号线群18e均如第一信号线群18a或第二信号线群18b一样，且第一、第二通用非同步接收传送器分别与第一、第二收发器对应。
当控制单元21决定某一组通用非同步接收传送器与收发器进行传输时，例如是第一通用非同步接收传送器11与第一收发器14，控制单元21会同时产生两个控制信号，一个通过控制信号线26输入第一多路转换器及多路分配器单元22，另一个通过控制信号线27输入第二多路转换器及多路分配器单元24。此时，第一多路转换器及多路分配器单元22与第二多路转换器及多路分配器单元24会将决定传输的第一通用非同步接收传送器11与第一收发器14的接口信号，通过第三信号线群18c进行对应传输。也就是说，第一通用非同步接收传送器11欲输入第一收发器14的接口信号，会自第一信号线群18a经由第三信号线群18c与第四信号线群18d传送至第一收发器14。
而第一收发器14欲输入第一通用非同步接收传送器11的接口信号，会自第四信号线群18d经由第三信号线群18c与第一信号线群18a传送至第一通用非同步接收传送器11。
在本较佳实施例中，第一多路转换器及多路分配器单元22与第二多路转换器及多路分配器单元24内具有锁存(Latch)功能，可用以锁存住接收到的信号。目前通用非同步接收传送器最快的传输速率约是115.2kbit/sec(比特/秒)，因此，控制单元21可以以远高于115.2kHz的速率，例如1.8432MHz，进行传输切换，轮流使不同组的通用非同步接收传送器与收发器进行传输。如此一来，就可达到与熟知技术一样的效能，同时节省了芯片的接脚数。
由较佳实施例得知，应用本发明的芯片组虽然增加了一条控制信号线(图2中的控制信号线27)，却减少了8条信号线，使整个芯片组的接脚数比熟知的少。一条控制信号线可选择两组的通用非同步接收传送器与收发器，两条控制信号线就可选择四组的通用非同步接收传送器与收发器，依此类推。因此，应用两组的通用非同步接收传送器与收发器可以节省7只接脚，三组可节省14只接脚，四组可节省22只接脚，依此类推。也就是说，通用非同步接收传送器与收发器的组数需求越多，应用本发明的效益就越大，确实改进了前述缺点。
虽然本发明已以一较佳实施例揭示如上，但它并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，应可作少许的更改与润饰，因此本发明的保护范围应视后附的权利要求书所限定的为准。

Claims (3)

1、一种通用非同步接收传送器芯片与收发器芯片的芯片组装置，其中，该芯片组接在一外部系统与一RS-232接口之间，该装置包括：多个通用非同步接收传送器；多个收发器，接至RS-232接口，分别对应至这些通用非同步接收传送器；其特征在于，该装置还包括：
一控制单元，产生一第一控制信号与一第二控制信号，用以决定某一通用非同步接收传送器与对应的某一收发器进行传输；
一第一多路转换器及多路分配器单元，接至所述通用非同步接收传送器与所述控制单元，用以接收所述第一控制信号，使选择到的某一通用非同步接收传送器与对应的收发器相接；
一第二多路转换器及多路分配器单元，接至所述收发器、所述控制单元与所述第一多路转换器及多路分配器单元，用以接收所述第二控制信号使选择到的某一通用非同步接收传送器与对应的收发器相接。
2、如权利要求1所述的装置，其中所述通用非同步接收传送器、所述第一多路转换器及多路分配器单元与所述控制单元形成所述芯片组中的一通用非同步接收传送器芯片。
3、如权利要求1所述的装置，其中所述收发器与所述第二多路转换器及多路分配器单元形成所述芯片组中的一收发器芯片。
CN96101961A 1996-04-16 1996-04-16 通用非同步接收传送器芯片与收发器芯片的芯片组装置 Expired - Lifetime CN1077989C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN96101961A CN1077989C (zh) 1996-04-16 1996-04-16 通用非同步接收传送器芯片与收发器芯片的芯片组装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN96101961A CN1077989C (zh) 1996-04-16 1996-04-16 通用非同步接收传送器芯片与收发器芯片的芯片组装置

Publications (2)

Publication Number Publication Date
CN1162779A CN1162779A (zh) 1997-10-22
CN1077989C true CN1077989C (zh) 2002-01-16

Family

ID=5117344

Family Applications (1)

Application Number Title Priority Date Filing Date
CN96101961A Expired - Lifetime CN1077989C (zh) 1996-04-16 1996-04-16 通用非同步接收传送器芯片与收发器芯片的芯片组装置

Country Status (1)

Country Link
CN (1) CN1077989C (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4660141A (en) * 1983-12-06 1987-04-21 Tri Sigma Corporation Self configuring computer network with automatic bus exchange of module identification numbers and processor assigned module numbers
US5335329A (en) * 1991-07-18 1994-08-02 Texas Microsystems, Inc. Apparatus for providing DMA functionality to devices located in a bus expansion chassis

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4660141A (en) * 1983-12-06 1987-04-21 Tri Sigma Corporation Self configuring computer network with automatic bus exchange of module identification numbers and processor assigned module numbers
US5335329A (en) * 1991-07-18 1994-08-02 Texas Microsystems, Inc. Apparatus for providing DMA functionality to devices located in a bus expansion chassis

Also Published As

Publication number Publication date
CN1162779A (zh) 1997-10-22

Similar Documents

Publication Publication Date Title
US6571305B1 (en) System for extending length of a connection to a USB peripheral
US6381293B1 (en) Apparatus and method for serial data communication between plurality of chips in a chip set
US5206946A (en) Apparatus using converters, multiplexer and two latches to convert SCSI data into serial data and vice versa
CA1200930A (en) Transceiver multiplexor
US6914954B2 (en) Apparatus and method for serial data communication between plurality of chips in a chip set
US8023304B2 (en) Memory module, method and memory system having the memory module
CN1074619C (zh) 用于实现双备份光数据传输的光数据传输装置
CN110784263A (zh) 一种基于fpga具有冗余功能的光纤传输装置
US4212080A (en) Data transmission control system
US5799208A (en) Apparatus for data communication between universal asynchronous receiver/transmitter (UART) modules and transceivers in a chip set by selectively connecting a common bus between multiplexer/demultiplexer units
EP0435806B1 (en) Fault-tolerant serial attachment of remote high-speed I/O busses
CN1077989C (zh) 通用非同步接收传送器芯片与收发器芯片的芯片组装置
US5202940A (en) Modular electro-optic bus coupler system
US5703883A (en) Expandable repeater controller
CN1067477C (zh) 以串行编码方式进行芯片组间信号传输的装置
US4532627A (en) Time multiplex controlled data system
US5185833A (en) Modular active fiber optic coupler system
KR100736771B1 (ko) 캔 통신버스 인터페이스 장치
US5933259A (en) Remotely disposed high speed switches for high speed connection between computers and peripheral devices
US4484309A (en) Magnetic bubble memory device
WO1982001607A1 (en) Data communication bus structure
KR0118861Y1 (ko) 양방향 병렬 데이타 전송회로
CN111225298A (zh) 1u或2u高度的光传输设备及光传输系统
JP2552013B2 (ja) バス接続回路
CN109977058A (zh) 一种双路串口合并转发装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20020116

EXPY Termination of patent right or utility model