CN1067477C

CN1067477C - 以串行编码方式进行芯片组间信号传输的装置

Info

Publication number: CN1067477C
Application number: CN96101960A
Authority: CN
Inventors: 黄振旺
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1996-04-16
Filing date: 1996-04-16
Publication date: 2001-06-20
Anticipated expiration: 2016-04-16
Also published as: CN1162787A

Abstract

一种以串行编码方式进行芯片组间信号传输的装置，该芯片组包括一第一芯片与一第二芯片。第一芯片中包括一主控制单元、一主输出编码单元与一主输入解码单元，第二芯片包括一伺服控制单元、一伺服输出编码单元与一伺服输入解码单元，两芯片通过数据信号线、相位控制信号线与同步时钟脉冲信号线互相连接，从而减少了芯片组间的接口信号数。

Description

以串行编码方式进行芯片组间信号传输的装置

本发明有关于一种以串行编码(Serial Coding)方式进行芯片组(Chip Set)间的信号传输的装置，特别是有关于一种可以减少芯片组间的接口信号数，仍能双向的传输大量的并行信号的装置。

芯片组间传输信号所需的接口信号数，常视实际信号的多少而定。当所需的接口信号数很多时，往往造成：

1、封装(Package)成本因接脚数多而增加。

2、组装(Assembly)的复杂度因此提高。

3、生产成本因芯片面积增大而增加。

然而需要这么多接口信号数的原因通常都是因为要做到平行传输以提高整体效能，因此，在尽量不影响整体效能的条件下，熟知技术采用了多种方式以减少所需的接口信号数，例如是利用多路转换器(Multiplexer)及时分取样(Time Share Sampling)方法或利用串行传输方法。利用多路转换器及时分取样的方法，请参照图1，图1是一种芯片组的电路方块示意图。集成电路10中至少包括4个种类一样的数据接收单元120-123、一控制单元13与一多路分配器(De-multiplexer)14，而集成电路11中至少包括4个种类一样的数据传送单元150-153与一多路转换器16，其中，数据接收单元120-123与数据传送单元150-153两两成对，共同组成4组数据收发单元。数据接收单元120-123分别通过数据传输信号线群17a-17d接至多路分配器14，数据传送单元150-153分别通过数据传输信号线群17f-17i接至多路分配器16，而多路分配器14则通过数据传输信号线群17e接至多路转换器16。控制单元13分别通过控制信号线群18与19接至多路分配器14与多路转换器16，其根据不同的时钟脉冲(Clock)来决定进行数据传输的数据收发单元组别，所以在图1中的控制信号线群18与19就各为两条信号线所组成。当控制单元13决定了进行数据传输的数据收发单元组别时，就产生控制信号至多路分配器14与多路转换器16，令多路转换器16将某一数据传送单元的数据传输给多路分配器14。之后，再经由多路分配器14传给对应的数据接收单元。此方法的缺点之一是控制单元的时间脉冲要比数据传输速率快非常多，否则芯片组的效能表现会变差；而另一缺点是芯片组的功率消耗较大。

利用串行传输的方法请参照图2，第一集成电路20的一输入通过串行数据输出(Serial Data Output)信号线24接至第二集成电路21的输出，而输出则分别通过芯片选择(Chip Select)信号线22、串行时钟脉冲(Serial Clock)信号线23与串行数据输入(SerialData Input)信号线25接至第二集成电路21的输入。当第一集成电路20欲对第二集成电路21进行数据存取时，会分别通过芯片选择信号线22、串行时钟脉冲信号线23送一芯片选择信号及一串行时钟脉冲信号至第二集成电路21，然后通过串行数据输出信号线24或串行数据输入信号线25进行数据存取。此方法的缺点之一是数据的存或取均是单一方向，无法以同一条信号线做双向的数据传输，接口信号数未能减至最低。缺点之二是芯片间的数据传输均须由第一集成电路20控制，第二集成电路21无法主动提出数据传输请求，不适用于复杂芯片组间的数据交换，只适用于存贮器类的集成电路，例如串行电可擦可编程只读存贮器(Serial EEPROM)。

因此，本发明的主要目的就是在提供一种以串行编码方式进行芯片组间的信号传输的装置，用以减少芯片组间的接口信号数。

根据本发明的主要目的，提出一种以串行编码方式进行芯片组间的信号传输的装置，其中，该芯片组包括一第一芯片与一第二芯片；该装置包括：

一相位控制信号线；

一同步时钟脉冲信号线；

一主控制单元，接至相位控制信号线与同步时钟脉冲信号线，用以产生转换相位信号、同步时钟脉冲信号、一主输出控制信号与一主输入控制信号，且分别通过相位控制信号线与同步时钟脉冲信号线输出转换相位信号与同步时钟脉冲信号；

一伺服控制单元，通过相位控制信号线与同步时钟脉冲信号线接至主控制单元，用以接收转换相位信号与同步时钟脉冲信号，而后产生一伺服输出控制信号与一伺服输入控制信号；

一数据信号线，用以传输数据；

一主输出编码单元，接至主控制单元与数据信号线，用以产生一转换请求信号至主控制单元，令主控制单元产生转换相位信号与同步时钟脉冲信号，并接收主输出控制信号，通过数据信号线输出数据；

一主输入解码单元，接至主控制单元与数据信号线，用以接收主输入控制信号，通过数据信号线接收数据；

一伺服输出编码单元，接至伺服控制单元、主控制单元与数据信号线，用以接收伺服输出控制信号，通过该数据信号线输出数据，并可产生该转换请求信号至主控制单元，令主控制单元产生转换相位信号与同步时钟脉冲信号；

一伺服输入解码单元，接至伺服控制单元与数据信号线，用以接收伺服输入控制信号，通过数据信号线接收数据。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，本文特举一较佳实施例，并配合附图，作详细说明如下：

附图简要说明：

图1是熟知的一种利用多路转换器及时分取样方法的电路方块示意图；

图2是熟知的一种利用串行传输方法的方块示意图；以及

图3是应用本发明的一较佳实施例的电路方块图；

图4是图3中的主控制单元的相位控制与同步时钟脉冲波形图；以及

图5是应用本发明的第二较佳实施例的电路方块图。

请参照图3，其绘示依照本发明的一较佳实施例的方块示意图。为了方便说明起见，仅以3个集成电路间的数据传输为例，但并非用以限定本发明。第一集成电路30包括一主控制(Master Control)单元31、一主输出编码(Master Output Encoder)单元32与一主输入解码(Master Input Decoder)单元33，第二集成电路34包括一伺服控制(Slave Control)单元35、一伺服输出编码单元36与一伺服输入解码单元37，第三集成电路38包括一伺服控制单元39、一伺服输出编码单元40与一伺服输入解码单元41。主控制单元31的输出分别通过主输出控制信号线310接至主输出编码单元32的一输入、通过主输入控制信号线311接至主输入解码单元33的一输入、通过相位控制信号线312接至第二集成电路34中的伺服控制单元35的一输入与第三集成电路38中的伺服控制单元39的一输入、通过同步时钟脉冲信号线313接至第二集成电路34中的伺服控制单元35的另一输入与第三集成电路38中的伺服控制单元39的另一输入，而输入分别通过转换请求(Transfer Request)信号线320接至主输出编码单元32的一输出、通过数据信号线300接至第二集成电路34中的伺服输出编码单元36的输出与第三集成电路38中的伺服输出编码单元40的输出。主输出编码单元32的另一输出通过数据信号线300接至第二集成电路34中的伺服输入解码单元37的一输入与第三集成电路38中的伺服输入解码单元41的一输入，而另一输入则接至输出数据信号线。主输入解码单元33的另一输入通过数据信号线300接至第二集成电路34中的伺服输出编码单元36的输出与第三集成电路38中的伺服输出编码单元40的输出，而输出则接至输入数据信号线。第二集成电路34中的伺服控制单元35的输出分别通过控制信号线350接至伺服输出编码单元36的一输入，通过控制信号线351接至伺服输入解码单元37的一输入。伺服输出编码单元36的另一输入接至输出数据信号线，而伺服输入解码单元37的输出则接至输入数据信号线。第三集成电路38中的伺服控制单元39的输出分别通过控制信号线390接至伺服输出编码单元40的一输入，通过控制信号线391接至伺服输入解码单元41的一输入。伺服输出编码单元40的另一输入接至输出数据信号线，而伺服输入解码单元41的输出则接至输入数据信号线。

图3中的数据信号线300的数目至少是一条，但可视实际应用而调整，只要能达到看似以平行传输方式将数据传输完毕即可。图3的工作原理请配合参照图4，图4绘示的是图3中的主控制单元31的相位控制与同步时钟脉冲波形图。在本较佳实施例中，每一次的转换相位(Transfer Phase)期间，即图中的时间T₁-T₇，均伴随有5个可以传输数据的时段，即T₁-T₂、T₂-T₃、T₃-T₄、T₄-T₅、T₅-T₆。而在时间T₁前与时间T₇后，相位控制信号是处在空闲相位(IdlePhase)。转换相位期间的传输数据时段的数目，并不一定是5个，可以依实际应用的需求而事先设计做好在芯片内。在本较佳实施例中，5个可以传输数据的时段，即T₁-T₂、T₂-T₃、T₃-T₄、T₄-T₅、T₅-T₆，分别编码为位φ、1、2、3、4，且预先定义各位所代表的意义如下：

位φ：表示此时只能由第一集成电路30传送数据至第二集成电路34。

位1：表示此时只能由第一集成电路30传送数据至第二集成电路34。

位2：表示此时只能由第二集成电路34传送数据至第一集成电路30。

位3：表示此时只能由第二集成电路34传送数据至第三集成电路38。

位4：表示此时只能由第三集成电路38传送数据至第一集成电路30。

当主控制单元31产生图4所示的转换相位信号与同步时钟脉冲信号时，就表示此时芯片间可以进行数据传输，且其传输是按照上述所定的规则进行。当主控制单元31送出转换相位信号与同步时钟脉冲信号给第二集成电路34的伺服控制单元35与第三集成电路38的伺服控制单元39时，同时会产生一主输出控制信号与一主输入控制信号，分别通过控制信号线310与311输入至主输出编码单元32与主输入解码单元33，令主输出编码单元32准备进行数据传输，且令主输入解码单元33准备进行数据接收。第二集成电路34的伺服控制单元35在接收到转换相位信号与同步时钟脉冲信号后，会产生一伺服输入控制信号与一伺服输出控制信号，分别通过控制信号线351与350输入至伺服输入解码单元37与伺服输出编码单元36，令伺服输入解码单元37准备接收数据，并令伺服输出编码单元36准备传送数据。第三集成电路38的伺服控制单元39在接收到转换相位信号与同步时钟脉冲信号后，会产生一伺服输入控制信号与一伺服输出控制信号，分别通过控制信号线391与390输入至伺服输入解码单元41与伺服输出编码单元40，令伺服输入解码单元41准备接收数据，并令伺服输出编码单元40准备传送数据。之后，依据各个位时段由相对应的芯片进行数据传输。

一般可由主输出编码单元32提出传输请求，其可通过转换请求信号线320将转换请求信号送给主控制单元31，令主控制单元31产生一转换相位信号与同步时钟脉冲信号。当主控制单元31的相位控制信号是处在空闲相位时，芯片间无法进行数据传输，此时，若主输出编码单元32未提出传输请求但第二集成电路34却有数据要传输，则欲传输数据的伺服输出编码单元36会通过数据信号线300送出一信号给主控制单元31。然后主控制单元31就跟着自空闲相位转变成转换相位，并送出一转换相位信号与同步时钟脉冲信号至第二集成电路34的伺服控制单元35与第三集成电路38的伺服控制单元39。这时，只要等到适当的位时段，第二集成电路34就可以进行数据传输。此时因为并非每一芯片均有数据传送的请求，所以会有某些位时段是没有动作。如果主控制单元31的相位控制信号处在空闲相位而第三集成电路38有数据要传输时，可类推得知。

举例言之，如果第一集成电路30有2个数据要传输给第二集成电路34，第二集成电路34各有1个数据要传输给第一集成电路30与第三集成电路38，而第三集成电路38有1个数据要传输给第一集成电路30，则当主控制单元31产生一转换相位时，于位φ与1时，第一集成电路30就各送1个数据至第二集成电路34；于位2时，轮到第二集成电路34将1个数据传输给第一集成电路30；于位3时，轮到第二集成电路34将1个数据传输给第三集成电路38；于位4时，轮到第三集成电路38将1个数据传输给第一集成电路30。某一集成电路在未轮到可以传输的位时，其输出编码单元及输入解码单元不做任何的数据传输或接收。

同步时钟脉冲信号可以设计成极快的频率，如此一来，当芯片组间有大量的数据要互相传输时，每一个转换相位所能传输的数据量就可增加。当经过多个转换相位传输完所有的数据后，其效果就如同是利用平行传输一样。例如图5是应用本发明的超级输入/输出(Super I/O)芯片与收发器芯片的芯片组的电路方块图。集成电路50是所谓的超级输入/输出芯片，包括一第一通用非同步接收传送器(Universal Asynchronous Receiver/Transmitter；UART)52、一第二通用非同步接收传送器53、一主控制单元54、一主输出编码单元55与一主输入解码单元56。集成电路51是收发器(Transceiver)芯片，其包括一第一收发器57、一第二收发器58、一伺服控制单元59、一伺服输出编码单元60与一伺服输入解码单元61。熟知的做法是每一通用非同步接收传送器均与对应的收发器间通过8条信号线互相传输，故以两组通用非同步接收传送器与收发器而言，便须有16条信号线。而当应用本发明时，第一与第二通用非同步接收传送器52、53的3条信号线-数据终端就绪输出(Data Terminal ReadyOutput；DTR)信号线、串行数据输出(Serial Data Output；SOUT)信号线、请求发送输出(Request To Send Output；RTS)信号线均接至输出编码单元55的一输入，而5条信号线一串行数据输入(Ser-ial Data Input；SIN)信号线、清除发送输入(Clear To Send In-put；CTS)信号线、数据设定就绪(Data Set Ready；DSR)信号线、振铃指示(Ring Indicator；RI)信号线、接收器线信号检测(Rece-iver Line Signal Detect；RLSD)信号线均接至输入解码单元56的输出。第一与第二收发器57、58的3条信号线-数据终端就绪输出信号线、串行数据输出信号线、发送请求输出信号线均接至输入解码单元61的输出，而5条信号线-串行数据输入信号线、清除发送输入信号线、数据设定就绪信号线、振铃指示信号线、接收器线信号检测信号线均接至输出编码单元60的一输入。其余主控制单元54、主输出编码单元55、主输入解码单元56、伺服控制单元59、伺服输出编码单元60与伺服输入解码单元61间的连接及工作原理如图3、4所述一样。由此，可以看出应用本发明时，超级输入/输出芯片与收发器芯片的芯片组间的接口信号数只需3个，大幅减少了所需的接口信号数。故对多组通用非同步接收传送器与收发器而言，所节省的接口信号数就极为可观。

虽然本发明已以一较佳实施例揭示如上，但它并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，应可作少许的更改与润饰，因此本发明的保护范围应视后附的权利要求所界定的范围为准。

Claims

1．一种以串行编码方式进行芯片组间的信号传输的装置，其中，该芯片组包括一第一芯片与一第二芯片；该装置包括：

一相位控制信号线；

一同步时钟脉冲信号线；

一主控制单元，接至所述相位控制信号线与所述同步时钟脉冲信号线，用以产生转换相位信号、同步时钟脉冲信号、一主输出控制信号与一主输入控制信号，且分别通过所述相位控制信号线与所述同步时钟脉冲信号线输出所述转换相位信号与所述同步时钟脉冲信号；

一伺服控制单元，通过所述相位控制信号线与所述同步时钟脉中信号线接至所述主控制单元，用以接收所述转换相位信号与所述同步时钟脉冲信号，而后产生一伺服输出控制信号与一伺服输入控制信号；

一数据信号线，用以传输数据；

一主输出编码单元，接至所述主控制单元与所述数据信号线，用以产生一转换请求信号至所述主控制单元，令所述主控制单元产生所述转换相位信号与所述同步时钟脉冲信号，并接收所述主输出控制信号，通过所述数据信号线输出数据；

一主输入解码单元，接至所述主控制单元与所述数据信号线，用以接收所述主输入控制信号，通过所述数据信号线接收数据；

一伺服输出编码单元，接至所述伺报控制单元、所述主控制单元与所述数据信号线，用以接收所述伺服输出控制信号，通过所述数据信号线输出数据，并可产生所述转换请求信号至所述主控制单元，令所述主控制单元产生所述转换相位信号与所述同步时钟脉冲信号；

一伺服输入解码单元，接至所述伺服控制单元与所述数据信号线，用以接收所述伺服输入控制信号，通过所述数据信号线接收数据。

2．如权利要求1所述的装置，其中所述主控制单元、所述主输出编码单元与所述主输入解码单元结构在所述第一芯片中。

3．如权利要求1所述的装置，其中所述伺服控制单元、所述伺服输出编码单元与所述伺服输入解码单元结构在所述第二芯片中。

4．如权利要求1所述的装置，其中所述数据信号线、所述相位控制信号线与所述同步时钟脉冲信号线连接所述第一芯片与所述第二芯片。

5．如权利要求2所述的装置，其中所述第一芯片为一通用非同步接收传送器芯片。

6．如权利要求3所述的装置，其中所述第二芯片为一收发器芯片。