JPS6232818B2 - - Google Patents
Info
- Publication number
- JPS6232818B2 JPS6232818B2 JP6379081A JP6379081A JPS6232818B2 JP S6232818 B2 JPS6232818 B2 JP S6232818B2 JP 6379081 A JP6379081 A JP 6379081A JP 6379081 A JP6379081 A JP 6379081A JP S6232818 B2 JPS6232818 B2 JP S6232818B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- bits
- word
- types
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
近年、マイクロコンピユータ、半導体メモリな
どの発達により、画像処理装置など種々の用途
に、これらが組み合わせて用いられることが多く
なつてきた。これらの用途では、通常８ビツトあ
るいは16ビツト並列処理のマイクロコンピユータ
が用いられ、半導体メモリなどで構成されるメモ
リ装置も一語は８ビツトあるいは16ビツトであ
る。すなわち、メモリ装置への書き込みあるいは
読出しの単位は８ビツトあるいは16ビツトであ
る。ところが、画像メモリなどに用いられるメモ
リ装置では、すでにメモリ装置に記憶されている
１語のなかの一部分（たとえば、４ビツト）だけ
を書き替える場合がある。
どの発達により、画像処理装置など種々の用途
に、これらが組み合わせて用いられることが多く
なつてきた。これらの用途では、通常８ビツトあ
るいは16ビツト並列処理のマイクロコンピユータ
が用いられ、半導体メモリなどで構成されるメモ
リ装置も一語は８ビツトあるいは16ビツトであ
る。すなわち、メモリ装置への書き込みあるいは
読出しの単位は８ビツトあるいは16ビツトであ
る。ところが、画像メモリなどに用いられるメモ
リ装置では、すでにメモリ装置に記憶されている
１語のなかの一部分（たとえば、４ビツト）だけ
を書き替える場合がある。
本発明は、このようにすでに記憶されている一
語のうちの一部分だけを書き替えることが可能な
メモリ装置に関するものである。
語のうちの一部分だけを書き替えることが可能な
メモリ装置に関するものである。
第１図に図示する従来のメモリ装置を用いた場
合に、メモリ装置にすでに記憶されている一語の
なかの一部分を書き替える方法を説明する。第１
図において、１は一語がＮビツトの記憶回路、２
は記憶回路１に書き込むべきデータと記憶回路１
から読み出されたデータの入出力端子、３は記憶
回路１の出力データを入出力端子２へ出力するた
めのゲート、４は記憶回路１の特定の一語を指定
するためのアドレス情報入力端子、５は記憶回路
１とゲート３を制御するための制御信号入力端
子、６は記憶回路１に記憶されているデータの他
の出力端子である。
合に、メモリ装置にすでに記憶されている一語の
なかの一部分を書き替える方法を説明する。第１
図において、１は一語がＮビツトの記憶回路、２
は記憶回路１に書き込むべきデータと記憶回路１
から読み出されたデータの入出力端子、３は記憶
回路１の出力データを入出力端子２へ出力するた
めのゲート、４は記憶回路１の特定の一語を指定
するためのアドレス情報入力端子、５は記憶回路
１とゲート３を制御するための制御信号入力端
子、６は記憶回路１に記憶されているデータの他
の出力端子である。
第１図に図示するメモリ装置の場合に、アドレ
スｉにすでに記憶されている一語のなかの一部分
を書き替える場合の動作を以下に説明する。ま
ず、アドレス情報入力端子４にアドレスｉを印加
し、制御信号入力端子５に記憶回路１への読み出
しとゲート３のオンを指定する制御信号を印加す
ることにより、記憶回路１のアドレスｉに記憶さ
れているデータを入出力端子２に読み出す。つぎ
に、入出力端子２に読み出したデータをマイクロ
コンピユータなどの外部の回路（図示せず）にて
読み取りかつ一部分を修正したデータを入出力端
子２に印加し、制御信号入力端子５に記憶回路１
への書き込みを指示する制御信号を印加すること
により、一部分が修正されたデータを記憶回路１
のアドレスｉに書き込む。
スｉにすでに記憶されている一語のなかの一部分
を書き替える場合の動作を以下に説明する。ま
ず、アドレス情報入力端子４にアドレスｉを印加
し、制御信号入力端子５に記憶回路１への読み出
しとゲート３のオンを指定する制御信号を印加す
ることにより、記憶回路１のアドレスｉに記憶さ
れているデータを入出力端子２に読み出す。つぎ
に、入出力端子２に読み出したデータをマイクロ
コンピユータなどの外部の回路（図示せず）にて
読み取りかつ一部分を修正したデータを入出力端
子２に印加し、制御信号入力端子５に記憶回路１
への書き込みを指示する制御信号を印加すること
により、一部分が修正されたデータを記憶回路１
のアドレスｉに書き込む。
このように従来のメモリ装置では、読み出しと
書き込みを一回ずつ行なう必要があり、読み出し
たデータの一部分を変更する外部の回路を必要と
した。したがつて、処理に時間を要するのみなら
ず、記憶回路に記憶されているデータを、外部の
回路へ出力するためのゲートなどの回路が必要で
あつた。
書き込みを一回ずつ行なう必要があり、読み出し
たデータの一部分を変更する外部の回路を必要と
した。したがつて、処理に時間を要するのみなら
ず、記憶回路に記憶されているデータを、外部の
回路へ出力するためのゲートなどの回路が必要で
あつた。
本発明は上記の欠点を取り除いた、一語のなか
の一部分だけを容易に書き替えることが可能なメ
モリ装置を提供するものである。
の一部分だけを容易に書き替えることが可能なメ
モリ装置を提供するものである。
本発明の一実施例を第２図に示す。図におい
て、１１は書き込み、読み出しの単位がｎビツト
（ｎ＝１，２，３，……）である記憶回路、１２
はＮビツト（Ｎ＝ｌ×ｎ、ここでｌ＝２，３，４
……）のデータの入力端子、１３は入力端子１２
に印加されるＮビツトのデータからｎビツトを選
択するデータ選択回路、１４はメモリ装置への書
き込みを指示する制御信号とＮビツトすべてを書
き替えるのかＮビツトのなかのｎビツトのみを書
き替えるのかを指示する制御信号と、ｎビツトの
みを書き替える場合、どのｎビツトを書き替える
のかを指示する制御信号の入力端子、１５はメモ
リ装置としてのアドレス情報の入力端子、１６は
入力端子１４に印加される制御信号に基づいて、
ｌ種類のデータ信号を順次発生しデータ選択回路
１３に出力するとともに、記憶回路１１へ書き込
み制御信号と多くともｌ種類の内部アドレスをｌ
回出力する内部アドレス発生回路、１７は記憶回
路１１に記憶されているデータの出力端子であ
る。
て、１１は書き込み、読み出しの単位がｎビツト
（ｎ＝１，２，３，……）である記憶回路、１２
はＮビツト（Ｎ＝ｌ×ｎ、ここでｌ＝２，３，４
……）のデータの入力端子、１３は入力端子１２
に印加されるＮビツトのデータからｎビツトを選
択するデータ選択回路、１４はメモリ装置への書
き込みを指示する制御信号とＮビツトすべてを書
き替えるのかＮビツトのなかのｎビツトのみを書
き替えるのかを指示する制御信号と、ｎビツトの
みを書き替える場合、どのｎビツトを書き替える
のかを指示する制御信号の入力端子、１５はメモ
リ装置としてのアドレス情報の入力端子、１６は
入力端子１４に印加される制御信号に基づいて、
ｌ種類のデータ信号を順次発生しデータ選択回路
１３に出力するとともに、記憶回路１１へ書き込
み制御信号と多くともｌ種類の内部アドレスをｌ
回出力する内部アドレス発生回路、１７は記憶回
路１１に記憶されているデータの出力端子であ
る。
以下に、第２図に図示する本発明の一実施例を
用いて、本発明を詳細に述べる。
用いて、本発明を詳細に述べる。
本発明のメモリ装置では、一語Ｎビツトのデー
タは記憶回路１１においてはｌ個に分割されて記
憶されている。すなわち第３図に示すように、メ
モリ装置のアドレスｉの一語Ｎビツトはｎビツト
ごとに分割され、記憶回路１１のアドレスｉ＋
０，ｉ＋１，……ｉ＋ｊ，……ｉ＋（ｌ−１）の
ｌ個のアドレスに記憶されている。
タは記憶回路１１においてはｌ個に分割されて記
憶されている。すなわち第３図に示すように、メ
モリ装置のアドレスｉの一語Ｎビツトはｎビツト
ごとに分割され、記憶回路１１のアドレスｉ＋
０，ｉ＋１，……ｉ＋ｊ，……ｉ＋（ｌ−１）の
ｌ個のアドレスに記憶されている。
つぎに、アドレスｉの一語Ｎビツトをすべて書
き替える場合の動作を説明する。第４図ａに図示
するように、内部アドレス発生回路１６は、入力
端子１４の制御信号に基づきｌ種類の内部アドレ
スとｌ種類のデータ選択信号を順次対応して発生
し、おのおの記憶回路１１とデータ選択回路１３
へ出力するとともに、内部アドレスおよびデータ
選択信号と同期して、書き込み制御信号をｌ回記
憶回路１１へ出力することにより、記憶回路１１
はデータ選択回路１３から出力されるｎビツトの
データを記憶回路１１のアドレスｉ＋０，……、
ｉ＋（ｌ−１）へ順次書き込むことにより、メモ
リ装置としてのアドレスｉの一語Ｎビツトが書き
替えられる。
き替える場合の動作を説明する。第４図ａに図示
するように、内部アドレス発生回路１６は、入力
端子１４の制御信号に基づきｌ種類の内部アドレ
スとｌ種類のデータ選択信号を順次対応して発生
し、おのおの記憶回路１１とデータ選択回路１３
へ出力するとともに、内部アドレスおよびデータ
選択信号と同期して、書き込み制御信号をｌ回記
憶回路１１へ出力することにより、記憶回路１１
はデータ選択回路１３から出力されるｎビツトの
データを記憶回路１１のアドレスｉ＋０，……、
ｉ＋（ｌ−１）へ順次書き込むことにより、メモ
リ装置としてのアドレスｉの一語Ｎビツトが書き
替えられる。
つぎに、メモリ装置としてのアドレスｉの一語
Ｎビツトのなかのｎビツトだけを書き替える場合
の動作を説明する。第４図ｂに示すように、入力
端子１４の制御信号に基づき内部アドレス発生回
路１６は、ｌ種類のデータ選択信号と入力端子１
４に印加される制御信号で指示される特定の内部
アドレス（たとえばｊ）を順次対応してｌ回発生
し、おのおのデータ選択回路１３と記憶回路１１
へ出力するとともに、データ選択信号、内部アド
レスと同期して、書き込み制御信号をｌ回記憶回
路１１へ出力する。記憶回路１１は、データ選択
回路１２から出力されるｎビツトのデータを記憶
回路１１のアドレスｉ＋ｊへｌ回書き込む。この
ことにより、記憶回路１１のアドレスｉ＋ｊに
は、最後に書き込まれたｎビツトのデータが記憶
され、他のアドレスの内容は変化せず、メモリ装
置としての一語Ｎビツトのなかのｎビツトのみが
書き替えられたことになる。なお、メモリ装置と
してのアドレス情報の入力端子１５にはアドレス
ｉが印加されている。
Ｎビツトのなかのｎビツトだけを書き替える場合
の動作を説明する。第４図ｂに示すように、入力
端子１４の制御信号に基づき内部アドレス発生回
路１６は、ｌ種類のデータ選択信号と入力端子１
４に印加される制御信号で指示される特定の内部
アドレス（たとえばｊ）を順次対応してｌ回発生
し、おのおのデータ選択回路１３と記憶回路１１
へ出力するとともに、データ選択信号、内部アド
レスと同期して、書き込み制御信号をｌ回記憶回
路１１へ出力する。記憶回路１１は、データ選択
回路１２から出力されるｎビツトのデータを記憶
回路１１のアドレスｉ＋ｊへｌ回書き込む。この
ことにより、記憶回路１１のアドレスｉ＋ｊに
は、最後に書き込まれたｎビツトのデータが記憶
され、他のアドレスの内容は変化せず、メモリ装
置としての一語Ｎビツトのなかのｎビツトのみが
書き替えられたことになる。なお、メモリ装置と
してのアドレス情報の入力端子１５にはアドレス
ｉが印加されている。
以上の説明からも明らかなように本発明は、メ
モリ装置としての一語Ｎビツトのデータをｌ個の
ｎビツトデータとして分割して記憶し、かつ内部
アドレスの発生を制御できるような構成としてい
るため、一語Ｎビツトのデータのなかでｎビツト
のデータのみを容易に書き替えることが可能とな
り、従来例における欠点を取り除くとともに、安
価に容易に実現できるというすぐれた効果を有し
ている。
モリ装置としての一語Ｎビツトのデータをｌ個の
ｎビツトデータとして分割して記憶し、かつ内部
アドレスの発生を制御できるような構成としてい
るため、一語Ｎビツトのデータのなかでｎビツト
のデータのみを容易に書き替えることが可能とな
り、従来例における欠点を取り除くとともに、安
価に容易に実現できるというすぐれた効果を有し
ている。
第１図は従来のメモリ装置の構成図、第２図は
本発明の一実施例におけるメモリ装置の要部構成
図、第３図は本発明において一語Ｎビツトのデー
タがｌ個のｎビツトのデータに分割されて記憶さ
れることを示す図、第４図ａ，ｂは本発明の動作
を示すための図である。 １１……記憶回路、１３……データ選択回路、
１６……内部アドレス発生回路。
本発明の一実施例におけるメモリ装置の要部構成
図、第３図は本発明において一語Ｎビツトのデー
タがｌ個のｎビツトのデータに分割されて記憶さ
れることを示す図、第４図ａ，ｂは本発明の動作
を示すための図である。 １１……記憶回路、１３……データ選択回路、
１６……内部アドレス発生回路。
Claims (1)
- １ 一語がＮビツト（Ｎ＝ｌ×ｎ、ここでｌ＝
２，３，４，……，ｎ＝１，２，３，…）である
メモリ装置において、書き込みの一単位がｎビツ
トであり、Ｎビツトのデータをｌ個に分割して記
憶する記憶回路と、Ｎビツトのデータからｎビツ
トのデータを選択するデータ選択回路と、前記デ
ータ選択回路を制御するｌ種類のデータ選択信号
と前記記憶回路に供給する書き込み制御信号と前
記記憶回路に供給する多くともｌ種類の内部アド
レスを順次発生する内部アドレス発生回路とを具
備し、ｌ種類の内部アドレスとｌ種類のデータ選
択信号と書き込み制御信号を順次ｌ回前記記憶回
路に供給すべく前記内部アドレス発生回路を制御
することにより一語（Ｎビツト）のデータを書き
替えるとともに、特定の内部アドレスとｌ種類の
データ選択信号と書き込み制御信号を順次ｌ回前
記記憶回路に供給すべく前記内部アドレス発生回
路を制御することにより一語（Ｎビツト）のデー
タのなかでｎビツトだけを書き替え可能としたこ
とを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6379081A JPS57179982A (en) | 1981-04-27 | 1981-04-27 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6379081A JPS57179982A (en) | 1981-04-27 | 1981-04-27 | Memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57179982A JPS57179982A (en) | 1982-11-05 |
| JPS6232818B2 true JPS6232818B2 (ja) | 1987-07-16 |
Family
ID=13239520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6379081A Granted JPS57179982A (en) | 1981-04-27 | 1981-04-27 | Memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57179982A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142214U (ja) * | 1987-03-11 | 1988-09-20 | ||
| JPH0416728Y2 (ja) * | 1986-12-08 | 1992-04-15 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200287A (ja) * | 1984-03-24 | 1985-10-09 | 株式会社東芝 | 記憶装置 |
-
1981
- 1981-04-27 JP JP6379081A patent/JPS57179982A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0416728Y2 (ja) * | 1986-12-08 | 1992-04-15 | ||
| JPS63142214U (ja) * | 1987-03-11 | 1988-09-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57179982A (en) | 1982-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0411957B2 (ja) | ||
| JPS60200287A (ja) | 記憶装置 | |
| US20070106835A1 (en) | Display controller and method of updating parameters of the same | |
| US5339402A (en) | System for connecting an IC memory card to a central processing unit of a computer | |
| KR880014761A (ko) | 직접 메모리 억세스용 데이타 전송 제어장치 | |
| JPS6232818B2 (ja) | ||
| US5864567A (en) | Data memory apparatus | |
| JPS6045994A (ja) | Ｐｒｏｍによる情報記憶方法 | |
| JPS633317B2 (ja) | ||
| JPH082756Y2 (ja) | 画像処理装置 | |
| JP2618032B2 (ja) | 入出力回路 | |
| JPH0120514B2 (ja) | ||
| JP2000067588A (ja) | データ記憶装置及びデータ記憶装置の制御方法 | |
| JPS6148174B2 (ja) | ||
| JPS61246848A (ja) | 動作履歴記憶回路 | |
| JPH0387957A (ja) | バスアクセス方法 | |
| JPS6051748B2 (ja) | メモリ書き込み方式 | |
| JP3655658B2 (ja) | 数値制御装置 | |
| US6507884B1 (en) | Microcomputer with multiple memories for storing data | |
| JP2915707B2 (ja) | ダイナミックｒａｍ | |
| JP2581057B2 (ja) | 評価用マイクロコンピユ−タ | |
| JP3071717B2 (ja) | パリティビット書き込み方式 | |
| JPH02238533A (ja) | メモリ回路 | |
| JPS63214456A (ja) | 漢字キヤラクタジエネレ−タ | |
| JPS61115145A (ja) | 論理装置の情報書込み方式 |