JPS61115145A - 論理装置の情報書込み方式 - Google Patents
論理装置の情報書込み方式Info
- Publication number
- JPS61115145A JPS61115145A JP59237346A JP23734684A JPS61115145A JP S61115145 A JPS61115145 A JP S61115145A JP 59237346 A JP59237346 A JP 59237346A JP 23734684 A JP23734684 A JP 23734684A JP S61115145 A JPS61115145 A JP S61115145A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- card
- control circuit
- data
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は論理装置に関し、特にシフトレジスタ技術を応
用した論理装置を構成する記憶素子の状態情報の書込み
方式に関する。
用した論理装置を構成する記憶素子の状態情報の書込み
方式に関する。
（従来の技術）
従来、この種の論理装置の情報書込み方式は、論理装置
を成る基準、例えば筐体に収容できる３０（”ｇ Ｘ
３０（”ＩＩＩのカードに分割し、その分割した回路に
含まれる記憶素子を連鎖状に接続してシフトハスを構成
し、そのシフトバスの内容ｔ−ｇ出し、読出したデータ
の必要部分を変更し、変更したデータをシフトバスに書
込むと云う手順によシ書込むだけであった。この場合、
はとんどの論理装置の分割は機能単位で行われてきたが
、一部のものでは実装上の制限に応じて分割し、他の一
部のものでは製造上有利であるので、同一の分割単位を
複数作成するように分割するものもあった。
を成る基準、例えば筐体に収容できる３０（”ｇ Ｘ
３０（”ＩＩＩのカードに分割し、その分割した回路に
含まれる記憶素子を連鎖状に接続してシフトハスを構成
し、そのシフトバスの内容ｔ−ｇ出し、読出したデータ
の必要部分を変更し、変更したデータをシフトバスに書
込むと云う手順によシ書込むだけであった。この場合、
はとんどの論理装置の分割は機能単位で行われてきたが
、一部のものでは実装上の制限に応じて分割し、他の一
部のものでは製造上有利であるので、同一の分割単位を
複数作成するように分割するものもあった。
（発明が解決すべき問題点）
このため、ひとつのシフトバスに書込みを行っても機能
上有意なものとはならないので、複数のシフトバスに書
込まなければならないと云う欠点があった。また、ひと
つの分割単位内でも物理的な最短距離を連鎖状に接読す
るため、必ずしも機能上有意なものが連続してＡるとは
限らない。従って、機能上有意な情報を書込む必要があ
り、読出した情報の分散した個所を変更しなければなら
ないと云う欠点があった。
上有意なものとはならないので、複数のシフトバスに書
込まなければならないと云う欠点があった。また、ひと
つの分割単位内でも物理的な最短距離を連鎖状に接読す
るため、必ずしも機能上有意なものが連続してＡるとは
限らない。従って、機能上有意な情報を書込む必要があ
り、読出した情報の分散した個所を変更しなければなら
ないと云う欠点があった。
本発明の目的は、機能上有意なひとつ以上の記憶素子の
集合（以下、レジスタと云う）に対してあらかじめ書込
むべきシフトバスとシフトバスに分散した変更部分のビ
ット位置、およびビット数を定義しておき、その定義に
従って書込むべきシフトバスから情報を読出し、書込む
べき情報で分散したス更部分を変更し、書込むべきシフ
トバスに対する書込みを自動的に行うことにより上記欠
点を除去し、レジスタと、レジスタに書込むべき情報と
を指定するだけでレジスタの書込みができるように構成
した論理装置の情報書込み方式を提供することにある。
集合（以下、レジスタと云う）に対してあらかじめ書込
むべきシフトバスとシフトバスに分散した変更部分のビ
ット位置、およびビット数を定義しておき、その定義に
従って書込むべきシフトバスから情報を読出し、書込む
べき情報で分散したス更部分を変更し、書込むべきシフ
トバスに対する書込みを自動的に行うことにより上記欠
点を除去し、レジスタと、レジスタに書込むべき情報と
を指定するだけでレジスタの書込みができるように構成
した論理装置の情報書込み方式を提供することにある。
すと、複数の記憶素子より成る複数のカードを備え、複
数の記憶素子の内部のシフト制御、読出し、ならびに診
断制御を行うことができる論理装置とから成るものであ
り、停止手段と、読出し手段と、編集手段と、書込み手
段とを備えて構成したものである。
数の記憶素子の内部のシフト制御、読出し、ならびに診
断制御を行うことができる論理装置とから成るものであ
り、停止手段と、読出し手段と、編集手段と、書込み手
段とを備えて構成したものである。
停止手段は、論理装置を停止させるためのものである。
読出し手段は、停止手段により停止した論理装置の複数
の記ｆｙｔ素子によりシフトレジスタを形成するシフト
バスのうちで、あらかじめ指定されたシフトバスを選択
して読出すためのものである。
の記ｆｙｔ素子によりシフトレジスタを形成するシフト
バスのうちで、あらかじめ指定されたシフトバスを選択
して読出すためのものである。
編集手段は、読出したシフトバスの記憶素子の情報のあ
らかじめ指定された部分を、あらかじめ指定されたデー
タで置換するためのものである。
らかじめ指定された部分を、あらかじめ指定されたデー
タで置換するためのものである。
書込み手段は、偏集された情報をあらかじめ指定された
シフトバスに書込むためのものである。
シフトバスに書込むためのものである。
（実 施例）
次に、本発明について図面を参照して詳細に説明する。
本発明の実施例を示す第１図におＡて、本発明のレジス
タの書込みプログラムを実行するためのサービスプロセ
サ１と、論理装置２とから構成される。論理装置２は論
理装置の論理回路を構成する記憶素子２０ａ 、 ２０
ｂ 、・曲・、 ２０に、・・・（以下、全体の記憶素
子を示す場合は記憶素子２０と称し、不特定の複数の記
憶素子を示す場合は記憶素子２０４ （ｉ−１，２、・
旧・・ｎ）と称する）と、記憶素子２０ｔ−複数個集め
てシフトレジスタを構成したカード２１ａ 、２１ｂ
、・・・・・・、２１ｍ（以下、全体を示す場合にはカ
ード２１と称し、不特定の一枚を示す場合にはカード２
１ｊ（ｊ＝１，２゜・・・・・・、ｍ）と称する）と、
カード２１に通常動作時のクロック、ならびに記憶素子
からの情報読出し時のシフトクロックを供給するための
クロック制御回路２２と、クロック制御回路２２を制御
して指定されたカード２１ｊを選択し、シフト制御を行
うためのシフト制御回路２３と、シフト制御回路２３に
よってカード２Ｊからシフトアウトしたデータを引取る
ための読出し回路２５と、シフト制御回路２３にデータ
をセットする書込み回路２６と、サービスプロセサ１か
らの指示によりクロック制御回路２２、〃ト制御回路２
３、読出し回路２５、ならびに書込み回路２６を制御す
るための診断制御部２４とから構成される。
タの書込みプログラムを実行するためのサービスプロセ
サ１と、論理装置２とから構成される。論理装置２は論
理装置の論理回路を構成する記憶素子２０ａ 、 ２０
ｂ 、・曲・、 ２０に、・・・（以下、全体の記憶素
子を示す場合は記憶素子２０と称し、不特定の複数の記
憶素子を示す場合は記憶素子２０４ （ｉ−１，２、・
旧・・ｎ）と称する）と、記憶素子２０ｔ−複数個集め
てシフトレジスタを構成したカード２１ａ 、２１ｂ
、・・・・・・、２１ｍ（以下、全体を示す場合にはカ
ード２１と称し、不特定の一枚を示す場合にはカード２
１ｊ（ｊ＝１，２゜・・・・・・、ｍ）と称する）と、
カード２１に通常動作時のクロック、ならびに記憶素子
からの情報読出し時のシフトクロックを供給するための
クロック制御回路２２と、クロック制御回路２２を制御
して指定されたカード２１ｊを選択し、シフト制御を行
うためのシフト制御回路２３と、シフト制御回路２３に
よってカード２Ｊからシフトアウトしたデータを引取る
ための読出し回路２５と、シフト制御回路２３にデータ
をセットする書込み回路２６と、サービスプロセサ１か
らの指示によりクロック制御回路２２、〃ト制御回路２
３、読出し回路２５、ならびに書込み回路２６を制御す
るための診断制御部２４とから構成される。
第２図は第１図のサービスプロセサ１上で動作するプロ
グラムの７０−チャートであす、第３図は第１図におけ
る編集の概要を示す概念図である。
グラムの７０−チャートであす、第３図は第１図におけ
る編集の概要を示す概念図である。
次に、第１図を参照して４８ｇ２図および第３図によっ
て本実施例の動作を説明する。まず、第２図はレジスタ
書込みサブルーチンのフローチャートであり、入力情報
としてレジスタ名としジスタに書込むデータとを与えれ
ば、論理装置２の上記指定されたレジスタにデータが書
込まれる。、９２図において、ステップ１０１では論理
装置２の停止状態を１認し、サービスプロセサ１が停止
していなければレジスタに情報を書込まずに呼出し元に
復帰する処理を行う。
て本実施例の動作を説明する。まず、第２図はレジスタ
書込みサブルーチンのフローチャートであり、入力情報
としてレジスタ名としジスタに書込むデータとを与えれ
ば、論理装置２の上記指定されたレジスタにデータが書
込まれる。、９２図において、ステップ１０１では論理
装置２の停止状態を１認し、サービスプロセサ１が停止
していなければレジスタに情報を書込まずに呼出し元に
復帰する処理を行う。
本実施例では論理装置２の停止を第２図のレジスタ書込
みサブルーチン外で行っている。論理装置２の停止をエ
ラー検出時に論理装量自身で行う場合と、サービスプロ
セサ１の指示で行う場合とがあり、いずれも本サブルー
チンを使用する。従って、論理装置２の停止はレジスタ
書込みサブルーチン外で行っている。
みサブルーチン外で行っている。論理装置２の停止をエ
ラー検出時に論理装量自身で行う場合と、サービスプロ
セサ１の指示で行う場合とがあり、いずれも本サブルー
チンを使用する。従って、論理装置２の停止はレジスタ
書込みサブルーチン外で行っている。
ステップ１０２は入力情報として与えられたレジスタ塩
からレジスタ定義表を参照して、対応する読出しカード
アドレスならびに編集情報を得る処理である。第３図は
レジスタ定義表の一例を示すものであり、レジスタ塩と
、レジスタに対応した記憶素子２０ｉが搭載されている
カードアドレスと、カードアドレスに対応したカード２
１ｊから読出された情報のうち、レジスタに対応した情
報を開始ビット位置とビット数とで表現した編集情報と
を記述したものである。
からレジスタ定義表を参照して、対応する読出しカード
アドレスならびに編集情報を得る処理である。第３図は
レジスタ定義表の一例を示すものであり、レジスタ塩と
、レジスタに対応した記憶素子２０ｉが搭載されている
カードアドレスと、カードアドレスに対応したカード２
１ｊから読出された情報のうち、レジスタに対応した情
報を開始ビット位置とビット数とで表現した編集情報と
を記述したものである。
ステップ１０３はステップ１０２で得られたカードアド
レスを指定し、カードＺＬｊ上の全記憶素子２０ｊの情
報を読出す処理を行うものである。
レスを指定し、カードＺＬｊ上の全記憶素子２０ｊの情
報を読出す処理を行うものである。
複数のカードアドレスが記述されてＡる場合には、指定
されたカード２Ｊから読出す。
されたカード２Ｊから読出す。
次に、カード２１ｊからの記憶素子情報のび、出しの詳
細について説明する。サービスプロセサ１が診断制御部
２４に読出しの起動をかけると、診断制御部２４はサー
ビスプロセサ１から得られたカードアドレスをシフト制
御回路２３とクロック制御回路２２とにセットする。ク
ロック制御回路２２がシフトクロックを対応するカード
２１ｊとシフト制御回路２３とに供給すると、シフト制
御回路２３には記憶素子情報がシフトアウトされてくる
。視出し回路２５はシフト制御回路２３にシフトアウト
されてきた記憶素子情報を４ビツトづつ区切り、診断制
御部２４を経由してサービスプロセサ１に転送する。診
断制御部２４はカード２１ｊに対応した記憶素子数を記
憶していて、全記憶素子の転送が終了したことを検出し
たならば読出し回路２５の転送処理を終了してシフト制
御回路２３に通知する。シフト制御回路２３はシフトア
ウトしたカード２１ｊの全記憶素子情報を再びカード２
１ｊにシフトインすることにより、カード２１ｊの全記
憶素子２０ｎの状態を読出し前に戻す。
細について説明する。サービスプロセサ１が診断制御部
２４に読出しの起動をかけると、診断制御部２４はサー
ビスプロセサ１から得られたカードアドレスをシフト制
御回路２３とクロック制御回路２２とにセットする。ク
ロック制御回路２２がシフトクロックを対応するカード
２１ｊとシフト制御回路２３とに供給すると、シフト制
御回路２３には記憶素子情報がシフトアウトされてくる
。視出し回路２５はシフト制御回路２３にシフトアウト
されてきた記憶素子情報を４ビツトづつ区切り、診断制
御部２４を経由してサービスプロセサ１に転送する。診
断制御部２４はカード２１ｊに対応した記憶素子数を記
憶していて、全記憶素子の転送が終了したことを検出し
たならば読出し回路２５の転送処理を終了してシフト制
御回路２３に通知する。シフト制御回路２３はシフトア
ウトしたカード２１ｊの全記憶素子情報を再びカード２
１ｊにシフトインすることにより、カード２１ｊの全記
憶素子２０ｎの状態を読出し前に戻す。
次に、カード２１ｊに対する書込み動作について説明す
る。
る。
サービスプロセサ１が診断制御部２４に書込みを起動す
ると、診断制御部２４ではサービスプロセサｌから得ら
れたカードアドレスをシフト制御回路と、クロック制御
回路２２とにセットする。
ると、診断制御部２４ではサービスプロセサｌから得ら
れたカードアドレスをシフト制御回路と、クロック制御
回路２２とにセットする。
書込み回路２６はシフト制御回路２３からの要求により
、サービスプロセサ１からの書込みデータを４ビツトづ
つ診断制御部２４を経由して受取り、シフト制御回路２
３に渡す。クロック制御回路２２毒 では、シフトクロックを対応するカードＪとシ単 トインする・。診断制御部２４では、カードＪの全記憶
素子２０ｎの内容を転送したことを検出したならば、書
込み回路２６の転送処理を終了させる。
、サービスプロセサ１からの書込みデータを４ビツトづ
つ診断制御部２４を経由して受取り、シフト制御回路２
３に渡す。クロック制御回路２２毒 では、シフトクロックを対応するカードＪとシ単 トインする・。診断制御部２４では、カードＪの全記憶
素子２０ｎの内容を転送したことを検出したならば、書
込み回路２６の転送処理を終了させる。
ステップ１０４は、レジスタ定義表の編集情報と、レジ
スタに書込むデータとによりステップ１０３で読出され
た情報を書替える。
スタに書込むデータとによりステップ１０３で読出され
た情報を書替える。
ステップ１０５は、ステップ１０４で書替えられたデー
タをステップ１０２で得られたカードアドレスに書込む
処理を行う。この編集処理を第３図の概念図を用いて説
明すると、レジスタ定義表はカードアドレス０５にカー
ド２１ａが実装され、且つ、カードアドレス０７にカー
ド２１ｂが実装される時には、レジスタ人を指定して該
当する書込みデータを与えると、レジスタ人の書込みデ
ータの最初の８ビツト（ａ部に相当）をカード２１ａの
読出しデータの第８ビツト以降にセットし、次の９ビツ
ト目から８ビツト（ｂ部に相当）をカード２１ａの読出
しデータの第５２ビツト以降にセットし、次の１６ビツ
トから４ビツト（０部に相当）をカード２１Ｈの読出し
データの＠３０ビット以降にセットし、最後の２０ビツ
トから８ビツト（ｄ部に相当）をカード２１ｂの読出し
データの第２０ビツト以降にセットする。
タをステップ１０２で得られたカードアドレスに書込む
処理を行う。この編集処理を第３図の概念図を用いて説
明すると、レジスタ定義表はカードアドレス０５にカー
ド２１ａが実装され、且つ、カードアドレス０７にカー
ド２１ｂが実装される時には、レジスタ人を指定して該
当する書込みデータを与えると、レジスタ人の書込みデ
ータの最初の８ビツト（ａ部に相当）をカード２１ａの
読出しデータの第８ビツト以降にセットし、次の９ビツ
ト目から８ビツト（ｂ部に相当）をカード２１ａの読出
しデータの第５２ビツト以降にセットし、次の１６ビツ
トから４ビツト（０部に相当）をカード２１Ｈの読出し
データの＠３０ビット以降にセットし、最後の２０ビツ
トから８ビツト（ｄ部に相当）をカード２１ｂの読出し
データの第２０ビツト以降にセットする。
すなわち、カード読出しデータのレジスタ人に相当する
部分が、レジスタ人の書込みデータとして与えられたａ
、ｂ、ｃ、ｄの情報によりすべて書換えられたことにな
る。
部分が、レジスタ人の書込みデータとして与えられたａ
、ｂ、ｃ、ｄの情報によりすべて書換えられたことにな
る。
上記の書換えられたデータをカード２１ａとカード２１
ｂとにシフトインすると、読出し素子２０ｊのうちのレ
ジスタ人に相当する部分には、レジスタ人の書込みデー
タがセットされ、レジスタ人以外の部分には読出したも
とのデータがセットされることになり、他の部分に影響
を与えず、レジスタ人にデータを書込むことができる。
ｂとにシフトインすると、読出し素子２０ｊのうちのレ
ジスタ人に相当する部分には、レジスタ人の書込みデー
タがセットされ、レジスタ人以外の部分には読出したも
とのデータがセットされることになり、他の部分に影響
を与えず、レジスタ人にデータを書込むことができる。
（発明の効果）
本発明は以上説明したように、シフトバス上に分散され
たレジスタに対して、レジスタ塩とレジスタに書込むデ
ータとを与えることによって、シフトバス上の他の記憶
素子に影響を与えずにデータを書込むことができると云
う効果がある。
たレジスタに対して、レジスタ塩とレジスタに書込むデ
ータとを与えることによって、シフトバス上の他の記憶
素子に影響を与えずにデータを書込むことができると云
う効果がある。
第１図は、本発明による情報書込み方式を実現する論理
装置の一実施例を示すブロック図である。 第２図は、第１図に示すサービスプロセサの内部に格納
されたプログラムの流れを示すフローチャートである。 第３図は、編集処理の概念を示す説明図である。 １・・・サービスプロセサ ２・・・論理装置２０、
２０ａ 、 ２０ｂ、・−・−、２０ｎ−記憶素子２１
、２１ａ 、 ２１！ｏ、−−−−−−、２１ｍ・＝カ
ード２２・・・クロック制御回路 ２３・・・シフト制御回路 ２４・・・診断制御部２
５・・・読出し回路 ２６・・・書込み回路２１図 才２図
装置の一実施例を示すブロック図である。 第２図は、第１図に示すサービスプロセサの内部に格納
されたプログラムの流れを示すフローチャートである。 第３図は、編集処理の概念を示す説明図である。 １・・・サービスプロセサ ２・・・論理装置２０、
２０ａ 、 ２０ｂ、・−・−、２０ｎ−記憶素子２１
、２１ａ 、 ２１！ｏ、−−−−−−、２１ｍ・＝カ
ード２２・・・クロック制御回路 ２３・・・シフト制御回路 ２４・・・診断制御部２
５・・・読出し回路 ２６・・・書込み回路２１図 才２図
Claims (1)
- サービスプロセサと、複数の記憶素子より成る複数のカ
ードを備え、前記複数の記憶素子の内部のシフト制御、
読出し、ならびに診断制御を行うことができる論理装置
とから成る情報書込み方式であって、前記論理装置を停
止させるための停止手段と、前記停止手段により停止し
た前記論理装置の前記複数の記憶素子によりシフトレジ
スタを形成するシフトバスのうちで、あらかじめ指定さ
れたシフトバスを選択して読出すための読出し手段と、
前記読出した前記シフトバスの記憶素子の情報のあらか
じめ指定された部分を、あらかじめ指定されたデータで
置換するための編集手段と、前記編集された情報を前記
あらかじめ指定されたシフトバスに書込むための書込み
手段とを具備して構成したことを特徴とする論理装置の
情報書込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237346A JPS61115145A (ja) | 1984-11-09 | 1984-11-09 | 論理装置の情報書込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237346A JPS61115145A (ja) | 1984-11-09 | 1984-11-09 | 論理装置の情報書込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61115145A true JPS61115145A (ja) | 1986-06-02 |
Family
ID=17014024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59237346A Pending JPS61115145A (ja) | 1984-11-09 | 1984-11-09 | 論理装置の情報書込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61115145A (ja) |
-
1984
- 1984-11-09 JP JP59237346A patent/JPS61115145A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0346850B2 (ja) | ||
| JPS6334795A (ja) | 半導体記憶装置 | |
| JPS61115145A (ja) | 論理装置の情報書込み方式 | |
| US4775929A (en) | Time partitioned bus arrangement | |
| JPS6232818B2 (ja) | ||
| JPH02136921A (ja) | レジスタアクセス方式 | |
| JP2657947B2 (ja) | データ処理装置 | |
| JPS6327795B2 (ja) | ||
| JPS61233834A (ja) | マイクロプログラム処理装置 | |
| JPS6014335A (ja) | 情報処理装置 | |
| JPH01263819A (ja) | 集積回路 | |
| JPS61115144A (ja) | 論理装置の情報読出し方式 | |
| JPS5936838A (ja) | インタフエ−ス制御方式 | |
| JPH04130917A (ja) | 電子ディスク装置 | |
| JPH05298178A (ja) | 半導体集積回路 | |
| JPS60218146A (ja) | 記憶装置アドレス制御方式 | |
| JPH04262449A (ja) | データ転送方式 | |
| JPS63317857A (ja) | メモリアクセス回路 | |
| JPH03220633A (ja) | 読み出し専用メモリのエミュレータ | |
| JPS6095667A (ja) | 外部アドレス空間高速アクセス方式 | |
| JPS63298463A (ja) | システムバス方式 | |
| JPS6074076A (ja) | プロセツサ共通化方式 | |
| JPH0580698B2 (ja) | ||
| JPH03250224A (ja) | エラー検出条件生成回路 | |
| JPS6158920B2 (ja) |