JPS6014335A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6014335A JPS6014335A JP12153083A JP12153083A JPS6014335A JP S6014335 A JPS6014335 A JP S6014335A JP 12153083 A JP12153083 A JP 12153083A JP 12153083 A JP12153083 A JP 12153083A JP S6014335 A JPS6014335 A JP S6014335A
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- JP
- Japan
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- accumulator
- contents
- memory
- instruction
- bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は１又は、２以」−のアキュムレータに対してそ
の内容な一時的に待避記憶させる手段を設は処理の簡易
、高速化を計った情報処理装置Ｃ：関する。
の内容な一時的に待避記憶させる手段を設は処理の簡易
、高速化を計った情報処理装置Ｃ：関する。
従来技術
従来一般に利用されている情報処理装置は、１又は２以
−１−のアキュムレータを備えており、メモリ内のデー
タの移動処理、あるいはデータのシフＩ・や各種論理演
算処理、加減乗除演算処理、及び符号の判定処理等を行
う場合に必ずと言えるほどにアキュムレータを使用する
構成になっている。
−１−のアキュムレータを備えており、メモリ内のデー
タの移動処理、あるいはデータのシフＩ・や各種論理演
算処理、加減乗除演算処理、及び符号の判定処理等を行
う場合に必ずと言えるほどにアキュムレータを使用する
構成になっている。
アキュムレータは各種算術論理演算結果の内容を蓄える
ものであるから、その都度にアキュムレータの内容は重
要である。従来はアキュムレータの内容を保存する方法
としてその内容を適当なメモリのエリアに書き込み、又
再度必要なときはそのエリアからアキュムレータに読み
込むというメモリアクセス動作を必要としていた。ある
いは−・時的な保存でよいのなら、有限個（通常２〜４
個）設けられた汎用レジスタにアキュムレータの内容を
待避させることにより、時間のかかるメモリアクセスを
避けて処理の高速化を計れるという方法もある。あるい
は複数個設けたアキュムレータを使い分けて更に高速化
を計れるという方法もある。しかしながら、汎用レジス
タの数は有限であり、かつ多種の目的で常時使用されて
いるから、アキュムレータ内容の保存のために自由にこ
れらを使用することには限界がある。場合によって１−
１′汎用レジスタの内容をメモリに待避する必要が生じ
、結局メモリアクセスを引き起こすことにもなる。また
アキュムレータを複数個設ける構成は装置のコストを増
大させ、かつアキュムレータの使い分けはコンパイラや
プログラマの負担を増大させるという不利益がある。
ものであるから、その都度にアキュムレータの内容は重
要である。従来はアキュムレータの内容を保存する方法
としてその内容を適当なメモリのエリアに書き込み、又
再度必要なときはそのエリアからアキュムレータに読み
込むというメモリアクセス動作を必要としていた。ある
いは−・時的な保存でよいのなら、有限個（通常２〜４
個）設けられた汎用レジスタにアキュムレータの内容を
待避させることにより、時間のかかるメモリアクセスを
避けて処理の高速化を計れるという方法もある。あるい
は複数個設けたアキュムレータを使い分けて更に高速化
を計れるという方法もある。しかしながら、汎用レジス
タの数は有限であり、かつ多種の目的で常時使用されて
いるから、アキュムレータ内容の保存のために自由にこ
れらを使用することには限界がある。場合によって１−
１′汎用レジスタの内容をメモリに待避する必要が生じ
、結局メモリアクセスを引き起こすことにもなる。また
アキュムレータを複数個設ける構成は装置のコストを増
大させ、かつアキュムレータの使い分けはコンパイラや
プログラマの負担を増大させるという不利益がある。
ここで従来の一般的なマイクロコンピュータを一例にと
り、アキュムレータの内容がメモリに待避される手順を
具体的に示す。第１図は、従来のマイクロコンピュータ
の動作を説明するための構成の概念図で、■はデータバ
ス、２は制御信号Ｂを付記した。４はアキュムレータ、
５は主制御回路である。尚、算術論理演算回路の構成は
省略した。
り、アキュムレータの内容がメモリに待避される手順を
具体的に示す。第１図は、従来のマイクロコンピュータ
の動作を説明するための構成の概念図で、■はデータバ
ス、２は制御信号Ｂを付記した。４はアキュムレータ、
５は主制御回路である。尚、算術論理演算回路の構成は
省略した。
実際の動作例として、既にアキュムレータ４にはそれ以
前の演算の結果が格納されており、その内容を破壊せず
に、かつ新たにアドレスＡとＡ＋１に記憶されている内
容を加えて結果をアドレスＡ＋２に書き込む場合を考え
る。ここでマイクロコンピュータが実行する命令をＬＤ
。
前の演算の結果が格納されており、その内容を破壊せず
に、かつ新たにアドレスＡとＡ＋１に記憶されている内
容を加えて結果をアドレスＡ＋２に書き込む場合を考え
る。ここでマイクロコンピュータが実行する命令をＬＤ
。
ＡＤＤ 、ＳＴとしてその実行内容を次の様に規定する
。
。
ＬＤ： アキュムレータに命令で指定されたメモリアド
レスの内容を読み込む ＡＤＤ ：アキュムレータの内容と命令で指定されたメ
モリアドレスの内容を加算 してその結果をアキュムレータに書 き込む ＳＴ： ７キユムレータの内容を命令で指定されたアド
レスに書き込む 第２図はこのマイクロコンピュータのプログラム処理手
順の一例を示す説明図であり、まず命令ｒＳＴ 、ＢＪ
にてアキュムレータ４の内容をデータ／ヘス１を通して
空メモリであるＢ番地に待避させ、次に命令ｒＴ、Ｄ、
ＡＪによりメモリＡ番地の内容をアキュムレータ４に読
み込む。次に命令ｒＡＤＤ 、Ａ＋ ＩＪにてメモリＡ
＋１番地の内容とアキュムレータ４とを加算しその結果
をアキュムレータ４に格納する。次に命令ｒＳＴ。
レスの内容を読み込む ＡＤＤ ：アキュムレータの内容と命令で指定されたメ
モリアドレスの内容を加算 してその結果をアキュムレータに書 き込む ＳＴ： ７キユムレータの内容を命令で指定されたアド
レスに書き込む 第２図はこのマイクロコンピュータのプログラム処理手
順の一例を示す説明図であり、まず命令ｒＳＴ 、ＢＪ
にてアキュムレータ４の内容をデータ／ヘス１を通して
空メモリであるＢ番地に待避させ、次に命令ｒＴ、Ｄ、
ＡＪによりメモリＡ番地の内容をアキュムレータ４に読
み込む。次に命令ｒＡＤＤ 、Ａ＋ ＩＪにてメモリＡ
＋１番地の内容とアキュムレータ４とを加算しその結果
をアキュムレータ４に格納する。次に命令ｒＳＴ。
Ａ＋２」によりアキュ１、レータ４に格納されている前
記演算結果をメモリＡ＋２番地に書き込み、命令ｒＬＤ
、ＢＪによって以前にＢ番地に待避させておいた結果
を再びアキュムレータ４に戻すというものである。
記演算結果をメモリＡ＋２番地に書き込み、命令ｒＬＤ
、ＢＪによって以前にＢ番地に待避させておいた結果
を再びアキュムレータ４に戻すというものである。
つまり、命令ｒＬＤ 、ＡＪによってアキュムレータ４
の内容が破壊されるので、事前に命令ｒＳＴ 、ＢＪに
よりメモリのＢ番地にその内容を待避させておき、続く
加算演算の実行後に再び命令ｒＴ、Ｄ、ＢＪにより前記
待避させておいた内容をメモリＢ番地からアキュムレー
タ４に戻している。このようにアキュムｌ／−夕の内容
の一時待避のだめのメモリエリアの確保を必要とし、待
避のためのメモリアクセス命令を必要とするので、プロ
グラム領域の増加と実行時間の増加が生じ、またプログ
ラム処理の取扱い上の煩雑さが増加する等の不利益があ
った。
の内容が破壊されるので、事前に命令ｒＳＴ 、ＢＪに
よりメモリのＢ番地にその内容を待避させておき、続く
加算演算の実行後に再び命令ｒＴ、Ｄ、ＢＪにより前記
待避させておいた内容をメモリＢ番地からアキュムレー
タ４に戻している。このようにアキュムｌ／−夕の内容
の一時待避のだめのメモリエリアの確保を必要とし、待
避のためのメモリアクセス命令を必要とするので、プロ
グラム領域の増加と実行時間の増加が生じ、またプログ
ラム処理の取扱い上の煩雑さが増加する等の不利益があ
った。
目的
本発明は前述の不利益を解決するために提案されるもの
で、アキュムレータの内容を待避ｙせる専用レジスタを
設けることにより、アキュムレータの内容をその都度メ
モリに待避させる必要をなくし、またそのためのメモリ
領域を確保する必要をなくし、よってプログラムの実行
処理時間を短縮し、処理手順の簡略化が行える情報処理
装置ξを提案することを目的とする。
で、アキュムレータの内容を待避ｙせる専用レジスタを
設けることにより、アキュムレータの内容をその都度メ
モリに待避させる必要をなくし、またそのためのメモリ
領域を確保する必要をなくし、よってプログラムの実行
処理時間を短縮し、処理手順の簡略化が行える情報処理
装置ξを提案することを目的とする。
実施例
以下図面に従って本発明にょるｌ実施例を詳細に説明す
る。
る。
第３図は本発明に係るｌ実施例のマイクロコンビシサの
プロセッサ部構成を示すブロック図である。図において
、６はアキュムレータ、７は専用レジスタ、８はアキュ
ムレータ６と専用レジスタ７の間に設けた双方向専用バ
ス、９はメモリー。
プロセッサ部構成を示すブロック図である。図において
、６はアキュムレータ、７は専用レジスタ、８はアキュ
ムレータ６と専用レジスタ７の間に設けた双方向専用バ
ス、９はメモリー。
のアドレスバス、ｉｔは命令語を解析する命令語解析部
、１２はプロセッサ部の主制御を掌る主制御回路、１３
は各種タイミング；信号やゲート信号の通路を代表させ
た制御線、１４は双方向データバス、１５はプロセッサ
の各種機能を付勢する信号の組を送る制御パスである。
、１２はプロセッサ部の主制御を掌る主制御回路、１３
は各種タイミング；信号やゲート信号の通路を代表させ
た制御線、１４は双方向データバス、１５はプロセッサ
の各種機能を付勢する信号の組を送る制御パスである。
尚、図示しないがこの他にも通常用いられるところの算
術論理演算回路、汎用レジスタ、特殊レジスタ等を有す
る。
術論理演算回路、汎用レジスタ、特殊レジスタ等を有す
る。
第４図は第３図の構成で実行されるプログラム処理手順
の１例であり、第２図に示された従来のプログラム例と
同じ目的の処理内容を示している。ここで第３図の構成
により始めて実行可能となる新しい命令ｒ Ｌ Ｌ Ｄ
Ｊと「ＳＳＴ」の実行内容を次の様に規定する。
の１例であり、第２図に示された従来のプログラム例と
同じ目的の処理内容を示している。ここで第３図の構成
により始めて実行可能となる新しい命令ｒ Ｌ Ｌ Ｄ
Ｊと「ＳＳＴ」の実行内容を次の様に規定する。
ＬＬＤ、Ａ：アキュムレータの内容を専用レジスタに移
し、命令語で指定さ れたメモリアドレスの内容をア キュムレータに読み込む ＳＳＴ、Ａ：アキュムレータの内容を命令語で指定され
たメモリアドレスに 書き込み、専用レジスタの内容 をアキュムレータへ移す 次にこれら命令の具体的な実行動作手順を説明０ すると、まず制御回路１２は次に実行すべき命令として
メモリ１０から命令語解析部１１に命令ｔΔを読み出す
。命令語解析部はＬＬＤコードを識別すると次に示され
る１連の動作が実行される。まず命令３６解析部１１は
、ＬＬＤコードをデコートしてその機能の実行をするた
めの制御信号の組を制御バス１５に出力する。主制御回
路１２は制御信号の組に従って、制御線１３に一連のタ
イミング信号、ゲート信号を出力する。主制御回路１２
の具体的な実行動作手順は第５図のフローチャートに示
されている。図において、まず命令語のアドレス情報が
アドレスバス９に出力されてメモリ１０の読み出しが行
われ、併せてアキュムレータ６の内容が専用バス８に出
力される（ステップ５０）。次にデータバス１４−１−
の内容（読出しデータ）をアキュムレータ６にセットし
、仕せて専１ 用パス８上のアキュムレータの内容を専用レジスタ７に
セットする（ステップ５１）。つまり、アキュムレータ
６に記憶されていた以前の内容が専用レジスタ７内に保
存されるとともに、命令語で指定されたメモリアドレス
の内容がアキュムレータ６に読み出される事を示してい
る。
し、命令語で指定さ れたメモリアドレスの内容をア キュムレータに読み込む ＳＳＴ、Ａ：アキュムレータの内容を命令語で指定され
たメモリアドレスに 書き込み、専用レジスタの内容 をアキュムレータへ移す 次にこれら命令の具体的な実行動作手順を説明０ すると、まず制御回路１２は次に実行すべき命令として
メモリ１０から命令語解析部１１に命令ｔΔを読み出す
。命令語解析部はＬＬＤコードを識別すると次に示され
る１連の動作が実行される。まず命令３６解析部１１は
、ＬＬＤコードをデコートしてその機能の実行をするた
めの制御信号の組を制御バス１５に出力する。主制御回
路１２は制御信号の組に従って、制御線１３に一連のタ
イミング信号、ゲート信号を出力する。主制御回路１２
の具体的な実行動作手順は第５図のフローチャートに示
されている。図において、まず命令語のアドレス情報が
アドレスバス９に出力されてメモリ１０の読み出しが行
われ、併せてアキュムレータ６の内容が専用バス８に出
力される（ステップ５０）。次にデータバス１４−１−
の内容（読出しデータ）をアキュムレータ６にセットし
、仕せて専１ 用パス８上のアキュムレータの内容を専用レジスタ７に
セットする（ステップ５１）。つまり、アキュムレータ
６に記憶されていた以前の内容が専用レジスタ７内に保
存されるとともに、命令語で指定されたメモリアドレス
の内容がアキュムレータ６に読み出される事を示してい
る。
また、命令語解析部１１がＳＳＴ命令を識別した場合の
実行動作手順については第６図のフローチャーｉ・に示
されている。図において、命令語のアドレス情報がアド
レスバス９に出力され、アキュムレータ６の内容がデー
タバス１４に出力され、専用レジスタ７の内容が専用バ
ス８に出力され、メモリ書込みサイクルが起動される（
ステップ６０）。次にメモリ書込みパルスがデータバス
１４上のアキュムレータ６の内容をメモリ１０に書き込
み、併せて専用バス８１−の専用レジスタ７】 ２ の内容がアキュムレータ６にセットされる（ステップ６
１）。つまり、アキュムレータ６に記憶されていた以前
の内容が目的の命令語で指定されたメモリアドレスに書
き込まれるとともに、それまで１１用レジスタ７に保存
されていた内容がアキュムレータ６に移される事を示し
ている。
実行動作手順については第６図のフローチャーｉ・に示
されている。図において、命令語のアドレス情報がアド
レスバス９に出力され、アキュムレータ６の内容がデー
タバス１４に出力され、専用レジスタ７の内容が専用バ
ス８に出力され、メモリ書込みサイクルが起動される（
ステップ６０）。次にメモリ書込みパルスがデータバス
１４上のアキュムレータ６の内容をメモリ１０に書き込
み、併せて専用バス８１−の専用レジスタ７】 ２ の内容がアキュムレータ６にセットされる（ステップ６
１）。つまり、アキュムレータ６に記憶されていた以前
の内容が目的の命令語で指定されたメモリアドレスに書
き込まれるとともに、それまで１１用レジスタ７に保存
されていた内容がアキュムレータ６に移される事を示し
ている。
ＬＬＤ 、ＳＳＴ命令を利用すると第２図に示した従来
例のプロゲラ１、処理手順は第４図のようになる。まず
、ＬＬＤ 、Ａの実行によってアキュムレータ６に保持
されていた以前の内容が専用レジスタ７に待避されて、
かつメモリＡ番地の内容がアキュムレータ６に読み出さ
れる。次にＡＤＤ 。
例のプロゲラ１、処理手順は第４図のようになる。まず
、ＬＬＤ 、Ａの実行によってアキュムレータ６に保持
されていた以前の内容が専用レジスタ７に待避されて、
かつメモリＡ番地の内容がアキュムレータ６に読み出さ
れる。次にＡＤＤ 。
Ａ＋１の実行はＡ＋１番地の内容とアキュムレータ６の
内容とを加算してその結果をアキュムレータ６に記憶す
る。次に、ＳＳＴ、Ａ＋２の実行にヨリアキュムレータ
６に記憶されるている演算績３ 果をメモリのＡ＋２番地に書き込んだ後、それまで専用
レジスタ７に待避されていた内容をアキュムレータ６に
戻す。従って本発明の実施例によるＬＬＤやＳＳＴの命
令を利用すれば、第２図に示した処理と同一の処理が、
メモリアクセス命令の２個分（ＳＴ、Ｂ、ＬＤ、Ｂ）短
縮された時間で実行され、かつ使用されるメモリも格段
に節約されることがわかる。
内容とを加算してその結果をアキュムレータ６に記憶す
る。次に、ＳＳＴ、Ａ＋２の実行にヨリアキュムレータ
６に記憶されるている演算績３ 果をメモリのＡ＋２番地に書き込んだ後、それまで専用
レジスタ７に待避されていた内容をアキュムレータ６に
戻す。従って本発明の実施例によるＬＬＤやＳＳＴの命
令を利用すれば、第２図に示した処理と同一の処理が、
メモリアクセス命令の２個分（ＳＴ、Ｂ、ＬＤ、Ｂ）短
縮された時間で実行され、かつ使用されるメモリも格段
に節約されることがわかる。
尚、本実施例では、専用レジスタ７を使用する命令の例
としてＬＬＤおよびＳＳＴ命令についてのみ説明したが
、これらに限られるものでない事は明らかであり、従来
の複数のアキュムレータを使用する構成や汎用レジスタ
に待避させる構成で使用されていた命令の全てに替えて
有効に利用されるものである。また、従来用いられてい
るＬＤやＳＴ命令等が本実施例によるマイクロコンビ
４ ユータでそのまま使用できる事は勿論である。また、中
−リ！用レジスタを複数のアキュムレータで使用するこ
とも、あるいは複数のアキュムレータに複数の専用レジ
スタを夫々対応さゼて設けることも、あるいは一つのア
キュムレータに対して複数の専用レジスタをス、タック
構造にして対応さぜ、例えば算術演算がネスティング処
理されるときに演算結果をＰＵＳＨまたはＦＵＬＬ操作
することにより、簡略化されたプログラム処理手順に従
って高速演算処理を実行可能な情報処理装置を提供でき
る。
としてＬＬＤおよびＳＳＴ命令についてのみ説明したが
、これらに限られるものでない事は明らかであり、従来
の複数のアキュムレータを使用する構成や汎用レジスタ
に待避させる構成で使用されていた命令の全てに替えて
有効に利用されるものである。また、従来用いられてい
るＬＤやＳＴ命令等が本実施例によるマイクロコンビ
４ ユータでそのまま使用できる事は勿論である。また、中
−リ！用レジスタを複数のアキュムレータで使用するこ
とも、あるいは複数のアキュムレータに複数の専用レジ
スタを夫々対応さゼて設けることも、あるいは一つのア
キュムレータに対して複数の専用レジスタをス、タック
構造にして対応さぜ、例えば算術演算がネスティング処
理されるときに演算結果をＰＵＳＨまたはＦＵＬＬ操作
することにより、簡略化されたプログラム処理手順に従
って高速演算処理を実行可能な情報処理装置を提供でき
る。
効果
以１−説明したように本発明によれば、アキュムレータ
の内容を一時待避させるためのメモリ領域を準備する必
要がなく、また一時待避させるための余分な命令を省略
できるのでプログラム処理時５ 間の短縮や、使用メモリの節約、コンパイラやプログラ
マの負担ｖＩｌ、が可能となる。
の内容を一時待避させるためのメモリ領域を準備する必
要がなく、また一時待避させるための余分な命令を省略
できるのでプログラム処理時５ 間の短縮や、使用メモリの節約、コンパイラやプログラ
マの負担ｖＩｌ、が可能となる。
第１図は従来のマイクロコンピュータの動作を説明する
ための構成の概念図、 第２図は従来のマイクロコンピュータによるプログラム
処理手順の１例を示す説明図、第３図は本発明に係る１
実施例のマイクロコンピュータのプロセッサ部構成を示
すブロック図、第４図は第３図の構成で実行されるプロ
グラム処理手順を示す説明図、 第５図は主制御回路の実行動作手順を示すフローチャー
ト、 第６図を日同じく主制御回路の実行動作手順を示すフロ
ーチャー１・である。 ここで、１・・・データバス、２・・・制御信号線、６ ３・・・メモリ、４・・・アキュムレータ、５・・・主
制御回路、６・・・アキュムレータ、７・・・専用レジ
スタ、８・・・専用バス、９・・・アドレスバス、１０
・・・メモリ、１１・・・命令語解析部、１２・・・主
制御回路、１３・・・制御線、１４・・・データバス、
１５・・・制御パス１５である。 ４￥訂登録出願人 キャノン株式会社 ７ ＬＬＩ巳
ための構成の概念図、 第２図は従来のマイクロコンピュータによるプログラム
処理手順の１例を示す説明図、第３図は本発明に係る１
実施例のマイクロコンピュータのプロセッサ部構成を示
すブロック図、第４図は第３図の構成で実行されるプロ
グラム処理手順を示す説明図、 第５図は主制御回路の実行動作手順を示すフローチャー
ト、 第６図を日同じく主制御回路の実行動作手順を示すフロ
ーチャー１・である。 ここで、１・・・データバス、２・・・制御信号線、６ ３・・・メモリ、４・・・アキュムレータ、５・・・主
制御回路、６・・・アキュムレータ、７・・・専用レジ
スタ、８・・・専用バス、９・・・アドレスバス、１０
・・・メモリ、１１・・・命令語解析部、１２・・・主
制御回路、１３・・・制御線、１４・・・データバス、
１５・・・制御パス１５である。 ４￥訂登録出願人 キャノン株式会社 ７ ＬＬＩ巳
Claims (3)
- （１）アキュムレータの内容を一時的に待避格納させる
専用レジスタと、前記アキュムレータと前記専用レジス
タとの間のデータ転送に用いられる専用バスを有し、解
読された命令８６の実行に際し、かつ解読された命令語
に含まれる指示に従って前記アキュムレータの内容を前
記専用レジスタに書き込み、あるいは前記専用レジスタ
の内容を前記アキュムレータに書き込むことを特徴とす
る情報処理装置。 - （２）命令語で指定されたメモリアドレスの内容をアキ
ュムレータに読み込む際に、該アキュムレータにあった
内容を専用レジスタに書き込む、前記命令語の実行手段
を有することを特徴とする特許請求の範囲第１項に記載
の情報処理装置。 - （３）命令語で指定されたメモリアドレスにアキュムレ
ータの内容を書き込む際に速くとも前記メモリアドレス
への書き込みが終ｒすると同時に、専用レジスタにある
内容を前記アキュムレータに書き込む、前記命令語の実
行ｆ段を有することを特徴とする特許請求の範囲第１項
に記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12153083A JPS6014335A (ja) | 1983-07-06 | 1983-07-06 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12153083A JPS6014335A (ja) | 1983-07-06 | 1983-07-06 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6014335A true JPS6014335A (ja) | 1985-01-24 |
Family
ID=14813511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12153083A Pending JPS6014335A (ja) | 1983-07-06 | 1983-07-06 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6481816B1 (en) | 1999-06-17 | 2002-11-19 | Océ Technologies B.V. | Method of printing on a substrate and a printing device adapted to performing this method |
-
1983
- 1983-07-06 JP JP12153083A patent/JPS6014335A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6481816B1 (en) | 1999-06-17 | 2002-11-19 | Océ Technologies B.V. | Method of printing on a substrate and a printing device adapted to performing this method |
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