JPH04262698A - タイムスロット変換器 - Google Patents
タイムスロット変換器Info
- Publication number
- JPH04262698A JPH04262698A JP2254591A JP2254591A JPH04262698A JP H04262698 A JPH04262698 A JP H04262698A JP 2254591 A JP2254591 A JP 2254591A JP 2254591 A JP2254591 A JP 2254591A JP H04262698 A JPH04262698 A JP H04262698A
- Authority
- JP
- Japan
- Prior art keywords
- time slot
- multiplex data
- shift register
- multiplexed data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は通信機器におけるタイム
スロット変換器に関し、特に複数本の信号源から成る多
重化データを各情報源ごとに組み変えるタイムスロット
変換器に関する。
スロット変換器に関し、特に複数本の信号源から成る多
重化データを各情報源ごとに組み変えるタイムスロット
変換器に関する。
【０００２】
【従来の技術】図３は従来のタイムスロット変換器の一
例のブロック図、図４は従来例の動作説明のためのタイ
ミング図である。
例のブロック図、図４は従来例の動作説明のためのタイ
ミング図である。
【０００３】多重化データ３０３を一時記憶するＲＡＭ
３０１は、選択回路３０２によって書き込みアドレス３
０６または読み出しアドレス３０７がアドレス線３０５
により入力される。書き込みアドレス３０６によってＲ
ＡＭ３０１に記憶された多重化データ３０３は読み出し
アドレスによって集中的配置の多重化データ３０４が出
力される。
３０１は、選択回路３０２によって書き込みアドレス３
０６または読み出しアドレス３０７がアドレス線３０５
により入力される。書き込みアドレス３０６によってＲ
ＡＭ３０１に記憶された多重化データ３０３は読み出し
アドレスによって集中的配置の多重化データ３０４が出
力される。
【０００４】入力の多重化データ３０３は図４に示すよ
うに１タイムスロットｍビット構成で各情報源０−０，
１−０，２−０，３−０の４個が分散的に多重化されて
いる。この多重化データ３０３をＲＡＭ３０１に書き込
み際、書き込みアドレス３０６を同一情報源に対しては
、下位アドレスを更新し、また、異種情報源に対しては
上位アドレスを更新するよう制御し、多重化データ３０
３を所定のメモリ番地にｍビット単位で順次書き込んで
行く。一方読み出し側には読出しアドレス３０７を０番
地から順次更新するよう制御し、所定のメモリ番地から
各情報を読み出すことにより集中的な配置の多重化デー
タ３０４を得ている。
うに１タイムスロットｍビット構成で各情報源０−０，
１−０，２−０，３−０の４個が分散的に多重化されて
いる。この多重化データ３０３をＲＡＭ３０１に書き込
み際、書き込みアドレス３０６を同一情報源に対しては
、下位アドレスを更新し、また、異種情報源に対しては
上位アドレスを更新するよう制御し、多重化データ３０
３を所定のメモリ番地にｍビット単位で順次書き込んで
行く。一方読み出し側には読出しアドレス３０７を０番
地から順次更新するよう制御し、所定のメモリ番地から
各情報を読み出すことにより集中的な配置の多重化デー
タ３０４を得ている。
【０００５】
【発明が解決しようとする課題】上述した従来のタイム
スロット変換器は、一時記憶器としてＲＡＭを使用して
いることから、ＲＡＭ以外の周辺回路のハードウェア量
が比較的大きなものとなる。すなわち、ＲＡＭを駆動す
る為の書き込み及び読出しアドレス発生器と書き込み及
び読出しの制御信号発生器とが必要になる。従って多重
化データ中の情報源数によりタイムスロット変換する容
量が比較的小さな場合にはＲＡＭ形式では、ハードウェ
ア量が多くなり経済的でない。
スロット変換器は、一時記憶器としてＲＡＭを使用して
いることから、ＲＡＭ以外の周辺回路のハードウェア量
が比較的大きなものとなる。すなわち、ＲＡＭを駆動す
る為の書き込み及び読出しアドレス発生器と書き込み及
び読出しの制御信号発生器とが必要になる。従って多重
化データ中の情報源数によりタイムスロット変換する容
量が比較的小さな場合にはＲＡＭ形式では、ハードウェ
ア量が多くなり経済的でない。
【０００６】
【課題を解決するための手段】本発明のタイムスロット
変換器は、分散的に配置されたｎ個の情報源から成る多
重化データ列を変換し集中的に配列し出力するタイムス
ロット変換器において、前記多重化データ列クロックに
よりシフトするｎ個のシフトレジスタ回路と、前記シフ
トレジスタの各出力の論理和を行うＯＲ回路とを有する
。
変換器は、分散的に配置されたｎ個の情報源から成る多
重化データ列を変換し集中的に配列し出力するタイムス
ロット変換器において、前記多重化データ列クロックに
よりシフトするｎ個のシフトレジスタ回路と、前記シフ
トレジスタの各出力の論理和を行うＯＲ回路とを有する
。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図、図２は本実
施例の動作を説明するためのタイミング図である。
る。図１は本発明の一実施例のブロック図、図２は本実
施例の動作を説明するためのタイミング図である。
【０００８】シフトレジスタ回路１〜４は、４個の情報
源から成る多重化データ列１０とクロックパルス１１〜
１４とをそれぞれ入力し、入力された順に多重化データ
列１５〜１８を出力する。パルス発生回路６は、ｍビッ
トごとに時間差のあるクロックパルス１１〜１４を出力
する。ＯＲ回路５は、シフトレジスタ回路１〜４から出
力される多重化データ列１５〜１８の論理和を行い集中
的に変換された多重化データ１９として出力する。
源から成る多重化データ列１０とクロックパルス１１〜
１４とをそれぞれ入力し、入力された順に多重化データ
列１５〜１８を出力する。パルス発生回路６は、ｍビッ
トごとに時間差のあるクロックパルス１１〜１４を出力
する。ＯＲ回路５は、シフトレジスタ回路１〜４から出
力される多重化データ列１５〜１８の論理和を行い集中
的に変換された多重化データ１９として出力する。
【０００９】このようにすると、多重化データ列の情報
源の数に対応したシフトレジスタ回路と、クロックパル
スを発生する１個のパルス発生回路と、１個のＯＲ回路
とにより多重化データ列のタイムスロットの変換を行う
ことができる。
源の数に対応したシフトレジスタ回路と、クロックパル
スを発生する１個のパルス発生回路と、１個のＯＲ回路
とにより多重化データ列のタイムスロットの変換を行う
ことができる。
【００１０】
【発明の効果】以上説明したように本発明は、多重化デ
ータ列をクロックによりシフトするｎ個のシフトレジス
タ回路の出力を論理和するＯＲ回路とにより、多重化デ
ータ列のスロット変換が行えるのでハードウェアの構成
が簡易化できる。
ータ列をクロックによりシフトするｎ個のシフトレジス
タ回路の出力を論理和するＯＲ回路とにより、多重化デ
ータ列のスロット変換が行えるのでハードウェアの構成
が簡易化できる。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例の動作を説明するためのタイミング図
である。
である。
【図３】従来のタイムスロット変換器の一例のブロック
図である。
図である。
【図４】従来例の動作を説明するためのタイミング図で
ある。
ある。
１〜４ シフトレジスタ回路
５ ＯＲ回路
６ パルス発生回路
Claims (1)
- 【請求項１】 分散的に配置されたｎ個の情報源から
成る多重化データ列を変換し集中的に配列し出力するタ
イムスロット変換器において、前記多重化データ列クロ
ックによりシフトするｎ個のシフトレジスタ回路と、前
記シフトレジスタの各出力の論理和を行うＯＲ回路とを
有することを特徴とするタイムスロット変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254591A JPH04262698A (ja) | 1991-02-18 | 1991-02-18 | タイムスロット変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254591A JPH04262698A (ja) | 1991-02-18 | 1991-02-18 | タイムスロット変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04262698A true JPH04262698A (ja) | 1992-09-18 |
Family
ID=12085801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254591A Pending JPH04262698A (ja) | 1991-02-18 | 1991-02-18 | タイムスロット変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04262698A (ja) |
-
1991
- 1991-02-18 JP JP2254591A patent/JPH04262698A/ja active Pending
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