JPH07161197A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 シリアル／パラレル変換回路及びパラレル／
シリアル変換回路を有する半導体記憶装置において、レ
ジスタの数を変化させることなくビット構成を変化させ
ることができるようにする。 【構成】 メモリセル１１からデータを読み出す読出し
手段１２の出力は第１及び第２のセレクタ１４，１５の
各第１の入力ポートに接続される。前段の第１及び第２
のレジスタ１７，１８の出力は第１及び第２のセレクタ
１４，１５の各第２の入力ポートに接続される。第１及
び第２のセレクタ１４，１５の出力はそれぞれ第１及び
第２のレジスタ１７，１８に接続される。第１のレジス
タ１７の出力は次段の第１のセレクタ１４の第２の入力
ポート及び第３のセレクタ１６の第１の入力ポートに接
続され、第２のレジスタ１８の出力は次段の第２のレジ
スタ１８の第２の入力ポート及び第３のセレクタ１６の
第２の入力ポートに接続される。前記の回路構成がｎ段
に接続されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアル／パラレル変
換回路及びパラレル／シリアル変換回路を有する半導体
記憶装置において、それぞれの回路のデータ変換方向を
任意に変更し得る半導体記憶装置に関するものである。

【０００２】

【従来の技術】従来のシリアル／パラレル変換回路及び
パラレル／シリアル変換回路を有する半導体記憶装置
は、メモリーセルアレイへのデータの書き込み時にはシ
リアル／パラレル変換回路を使用し、データの読み出し
時にはパラレル／シリアル変換回路を使用していた。

【０００３】図２は、従来のシリアル／パラレル変換回
路及びパラレル／シリアル変換回路を有する半導体記憶
装置の構成図である。図２において、２１はメモリーセ
ルアレイ、２２はメモリセルアレイ２１のデータを読み
出す読出し手段、２３はメモリセルアレイ２１にデータ
を書き込む書込み手段、２４は読出し手段２２のそれぞ
れに対応して設けられている第１のレジスタ、２５は書
込み手段２３のそれぞれに対応して設けられている第２
のレジスタ、２６は最後段の第１のレジスタ２４のデー
タを外部に出力する出力装置、２７は外部から入力され
たデータを最前段の第２のレジスタ２５に出力する入力
手段である。前述した読出し手段２２、書込み手段２
３、第１のレジスタ２４及び第２のレジスタ２５からな
る回路がｎ段に接続されている。

【０００４】以下、前記のように構成された回路の動作
について説明する。

【０００５】図２の半導体記憶装置において、データ読
み出し時はメモリーセルアレイ２１から選択されたデー
タは読出し手段２２を介して第１のレジスタ２４に送ら
れる。前記の動作はｎ段の回路において同時に行われパ
ラレル動作を行なう。

【０００６】その後、第１のレジスタ２４のデータは次
段の第１のレジスタ２４へと送られる。この動作はｎ段
の回路においてそれぞれ行われ、ｎ回繰り返されること
によりシリアル動作を行なう。すなわち、第１のレジス
タ２４はデータ読み出し時用一時記憶手段（以降、読み
出し時用レジスタと呼ぶ。）として動作し、パラレル／
シリアル変換動作を行なう。そして、ｎ段目の第１のレ
ジスタ２４の出力は出力手段２６を介して半導体記憶装
置の外部に出力される。

【０００７】また、データ書き込み時には、半導体記憶
装置の外部のデータが入力手段２７を介して１段目の第
２のレジスタ２５に送られ、さらにこのデータは次段の
第２のレジスタ２５に送られる。前記の動作はｎ段の回
路においてｎ回繰り返し行なわれることによりシリアル
動作を行なう。その後、第２のレジスタ２５のデータは
書込み手段２３を介してメモリーセルアレイ２１に送ら
れる。この動作がｎ段の回路において同時に行われるこ
とによりパラレル動作を行なう。すなわち、第２のレジ
スタ２５はデータ書き込み時用一時記憶手段（以降、読
み出し時用レジスタと呼ぶ。）として動作し、シリアル
／パラレル変換動作を行なう。図２の構成により、ビッ
ト構成は１ビットとなる。

【０００８】

【発明が解決しようとする課題】しかしながら、前記従
来の構成によると、シリアルからパラレルへの変換及び
パラレルからシリアルへの変換は、それぞれの回路構成
により決まるため、データの書き込み又はデータの読み
出し時のビット構成はレジスタの個数により必然的に決
まってしまうという問題点があった。

【０００９】前記に鑑み、本発明は、レジスタの個数を
変化させることなくビット構成を変化させることができ
る半導体記憶装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、シリアルからパラレルへの変換及びパラ
レルからシリアルへの変換を信号により切り換えて使用
できるようにするものである。

【００１１】具体的に請求項１の発明が講じた解決手段
は、半導体記憶装置を、メモリセルアレイと、複数個設
けられそれぞれが前記メモリセルアレイのデータを読み
出す読出し手段と、該読出し手段と同数個設けられそれ
ぞれが前記メモリセルアレイにデータを書き込む書込み
手段と、前記読出し手段のそれぞれに対応して設けられ
それぞれが第１及び第２の入力ポートを有する第１及び
第２のセレクタと、前記書込み手段のそれぞれに対応し
て設けられそれぞれが第１及び第２の入力ポートを有す
る第３のセレクタと、前記第１のセレクタのそれぞれに
対応して設けられた第１のレジスタと、前記第２のセレ
クタのそれぞれに対応して設けられた第２のレジスタと
を備えており、前記第１のセレクタの第１の入力ポート
は対応する読出し手段の出力ポートに接続され且つ前記
第１のセレクタの出力ポートは対応する第１のレジスタ
の入力ポートに接続されており、前記第２のセレクタの
第１の入力ポートは対応する読出し手段の出力ポートに
接続され且つ前記第２のセレクタの出力ポートは対応す
る第２のレジスタの入力ポートに接続されており、前記
第１のレジスタの入力ポートは前記第１のセレクタの出
力ポートに接続され且つ前記第１のレジスタの出力ポー
トは対応する第３のセレクタの第１の入力ポート及び後
段の第１のセレクタの第２の入力ポートに接続されてお
り、前記第２のレジスタの入力ポートは前記第２のセレ
クタの出力ポートに接続され且つ前記第２のレジスタの
出力ポートは対応する第３のセレクタの第２の入力ポー
ト及び後段の第２のセレクタの第２の入力ポートに接続
されており、前記第３のセレクタの出力ポートは対応す
る書込み手段の入力ポートに接続されている構成とする
ものである。

【００１２】請求項２の発明は、請求項１の構成に、前
記書込み手段の動作を停止させ、前記メモリセルアレイ
のデータを前記各読出し手段及び各第１のセレクタを介
して対応する第１のレジスタに読み出させると共に前記
メモリセルアレイのデータを前記各読出し手段及び第２
のセレクタを介して対応する第２のレジスタに読み出さ
せることにより、前記第１及び第２のレジスタのそれぞ
れを前記メモリセルアレイから読み出したデータの一時
記憶手段として動作させる制御手段を備えているという
構成を付加するものである。

【００１３】請求項３の発明は、請求項１の構成に、前
記読出し手段の動作を停止させ、前記第１のレジスタの
データを対応する第３のセレクタ及び書込み手段を介し
て前記メモリセルアレイにそれぞれ書き込ませると共に
前記第２のレジスタのデータを対応する第３のセレクタ
及び書き込み手段を介して前記メモリセルアレイにそれ
ぞれ書き込ませることにより、前記第１及び第２のレジ
スタのそれぞれを前記メモリセルアレイに書き込むデー
タの一時記憶手段として動作させる制御手段を備えてい
るという構成を付加するものである。

【００１４】

【作用】請求項１の構成により、第１及び第２のセレク
タの第１の入力ポートはそれぞれ読出し手段に接続され
ているため、第１及び第２のセレクタへの入力を切り替
えることによりメモリセルアレイから読み出したデータ
を第１又は第２のセレクタを介して第１又は第２のレジ
スタに出力することができるので、第１及び第２のレジ
スタは共に読出し時用レジスタとして動作することがで
きる。この場合、第１及び第２のセレクタの第２の入力
ポートは前段の第１及び第２のレジスタから出力された
データが入力するポートとして機能する。

【００１５】また、第３のセレクタへの入力を第１のレ
ジスタと第２のレジスタとの間で切り替えると、第１及
び第２のレジスタのデータは第３のセレクタ及び書込み
手段を介してメモリセルアレイにそれぞれ書き込まれる
ので、第１及び第２のレジスタは共に書込み時用レジス
タとして動作することができる。この場合、第１又は第
２のレジスタから第３のセレクタにデータが送られない
タイミングにおいて、第１又は第２のレジスタのデータ
を後段の第１又は第２のレジスタにそれぞれ送ることが
できる。

【００１６】請求項２の構成によると、書込み手段の動
作を停止させ、メモリセルアレイのデータを各読出し手
段及び第１又は第２のセレクタを介して対応する第１又
は第２のレジスタに読み出すことにより、第１及び第２
のレジスタのそれぞれをメモリセルアレイから読み出し
たデータの一時記憶手段として動作させることができ
る。

【００１７】請求項３の構成によると、読出し手段の動
作を停止させ、第１又は第２のレジスタのデータを第３
のセレクタ及び書込み手段を介してメモリセルアレイに
それぞれ書き込ませることにより、第１及び第２のレジ
スタのそれぞれをメモリセルアレイに書き込むデータの
一時記憶手段として動作させることができる。

【００１８】

【実施例】以下、図１を参照しながら本発明の第１実施
例について説明する。図１は本発明の第１実施例に係る
半導体記憶装置の構成を示している。

【００１９】図１において、１１はメモリーセルアレ
イ、１２はメモリセルアレイ１１のデータを読み出す読
出し手段、１３はメモリセルアレイ１１にデータを書き
込む書き込み手段、１４は第１及び第２の入力ポートを
有し読出し手段１２に読み出されたデータが第１の入力
ポートから入力される第１のセレクタ、１５は第１及び
第２の入力ポートを有し読出し手段１２に読み出された
データが第１の入力ポートから入力される第２のセレク
タ、１７は第１のセレクタ１４から出力されたデータを
一時記憶する第１のレジスタ、１８は第２のセレクタ１
５から出力されたデータを一時記憶する第２のレジス
タ、１６は第１及び第２の入力ポートを有し第１のレジ
スタ１７から出力されたデータが第１の入力ポートから
入力され且つ第２のレジスタ１８から出力されたデータ
が第２の入力ポートから入力される第３のセレクタであ
り、前述した読出し手段１２、書込み手段１３、第１、
第２及び第３のセレクタ１４，１５，１６並びに第１及
び第２のレジスタ１７，１８を有する回路がｎ段設けら
れている。また、１９及び２０はそれぞれ第１及び第２
の入出力手段である。

【００２０】次に、以上のように構成された半導体記憶
装置の動作について説明する。なお、第１のセレクタ１
４においては、制御信号１４Ｓの極性が“Ｈ”のときに
は第１の入力ポート（図１の上側）が選択され且つ制御
信号１４Ｓの極性が“Ｌ”のときには第２の入力ポート
（図１の下側）が選択され、第２のセレクタ１５におい
ては、制御信号１５Ｓの極性が“Ｈ”のときには第２の
入力ポート（図１の上側）が選択され且つ制御信号１４
Ｓの極性が“Ｌ”のときには第１の入力ポート（図１の
下側）が選択され、第３のセレクタ１６においては、制
御信号１６Ｓの極性が“Ｈ”のときには第２の入力ポー
ト（図１の上側）が選択され且つ制御信号１４Ｓの極性
が“Ｌ”のときには第１の入力ポート（図１の下側）が
選択される。

【００２１】データ読み出し時においては、第１のセレ
クタ１４の制御信号１４Ｓが“Ｈ”のときにはメモリー
セルアレイ１１から選択されたデータが読出し手段１２
を介して第１のレジスタ１７に送られる。前記の動作は
ｎ段の回路において同時に行われパラレル動作を行な
う。その後、第１のレジスタ１７のデータは次段の第１
のレジスタ１７へと送られる。この動作がｎ段の回路で
それぞれ行われ、ｎ回繰り返されることによりシリアル
動作を行なう。すなわち、第１のレジスタ１７はデータ
読出し時用レジスタとして動作し、パラレル／シリアル
変換動作を行なう。そして、ｎ段目の第１のレジスタ１
７は１段目の第１のセレクター１４及び第１の入出力手
段１９に接続されており、データは半導体記憶装置の外
部へ出力される。

【００２２】また、データ書き込み時においては、第２
のセレクタ１５の制御信号１５Ｓが“Ｈ”のときには第
２の入出力手段２０から入力されたデータは１段目の第
２のセレクタ１５を介して第２のレジスタ１８に送られ
る。その後、第２のレジスタ１８のデータは次段の第２
のレジスタ１８へと送られる。この動作がｎ段の回路で
それぞれ行なわれ、ｎ回繰り返されることによりシリア
ル動作を行なう。その後、第２のレジスタ１８のデータ
は第３のセレクタ１７の制御信号１７Ｓが“Ｈ”のとき
に第３のセレクタ１７及び書込み手段１３を介してメモ
リーセルアレイ１１に送られる。この動作がｎ段の回路
において同時に行われることによりパラレル動作を行
う。すなわち、第２のレジスタ１８はデータ書込み時用
レジスタとして動作し、シリアル／パラレル変換動作を
行なう。よって、ビット構成は１ビットとなり、例えば
図１の回路が８組あれば、８ビット構成となる。

【００２３】なお、前記実施例において、第１のセレク
タ１４の制御信号１４Ｓが“Ｌ”、第２のセレクタ１５
の制御信号１５Ｓが“Ｌ”、第３のセレクタ１６の制御
信号１６Ｓが“Ｌ”の場合には、第１のレジスタ１７が
データ書込み時用レジスタとして、第２のレジスタ１８
がデータ読出し時用レジスタとして動作する。

【００２４】以下、本発明の第２実施例について説明す
る。第２実施例に係る半導体記憶装置の構成は第１実施
例と同様であるので、各構成要素については説明を省略
し、動作についてのみ説明する。

【００２５】まず、書込み手段１３が動作しないように
しておくと共に、第１のセレクタ１４の制御信号１４Ｓ
及び第２のセレクタ１５の制御信号１５Ｓを共に“Ｈ”
に設定する。このようにすると、メモリーセルアレイ１
１のデータは読出し手段１２及び第１のセレクタ１４を
介して第１のレジスタ１７に送られる。この動作はｎ段
の各回路において同時に行われパラレル動作を行なう。

【００２６】次に、書込み手段１３が動作しないように
した状態で、第１のセレクタ１４の制御信号１４Ｓ及び
第２のセレクタ１５の制御信号１５Ｓを共に“Ｌ”に設
定する。このようにすると、メモリーセルアレイ１１の
データは読出し手段１２及び第２のセレクタ１５を介し
て第２のレジスタ１８に送られる。この動作はｎ段の各
回路において同時に行われパラレル動作を行なう。この
場合、第２のレジスタ１８はデータ読出し時用レジスタ
として動作している。また、この際、第１のセレクタ１
４の制御信号１４Ｓ及び第２のセレクタ１５の制御信号
１５Ｓが“Ｈ”のときに第１のレジスタ１７に読み出さ
れたデータは次段の第１のレジスタ１７に送られシリア
ル動作を行なっている。つまり、前記の動作を繰り返す
ことにより、第１及び第２のレジスタ１７，１８は共に
データ読出し時用レジスタとして動作するので、ビット
構成は２ビットとなる。

【００２７】以下、本発明の第３実施例について説明す
る。第３実施例に係る半導体記憶装置の構成は第１実施
例と同様であるので、各構成要素については説明を省略
し、動作についてのみ説明する。

【００２８】まず、読出し手段１２が動作しないように
しておくと共に、第１のセレクタ１４の制御信号１４Ｓ
を“Ｌ”に、第２のセレクタ１５の制御信号１５Ｓを
“Ｈ”に、第３のセレクタ１６の制御信号１６Ｓを
“Ｌ”に設定する。このようにすると、第１のレジスタ
１７のデータは第３のセレクタ１６及び書込み手段１３
を介してメモリーセルアレイ１１に送られる。その後、
第３のセレクタ１６の制御信号１６Ｓが“Ｈ”となる
と、第２のレジスタ１８のデータは第３のセレクタ及び
書込み手段１３を介してメモリーセルアレイ１１に送ら
れる。前記の動作を繰り返すことにより、第１及び第２
のレジスタ１７，１８は共にデータ書込み時用レジスタ
として動作するので、ビット構成は２ビットとなる。

【００２９】なお、第１、第２及び第３のセレクタ１
４，１５，１６の制御信号１４Ｓ，１５Ｓ，１６Ｓにつ
いては、前記第１〜第３の実施例に限定されず、適宜変
更可能である。

【００３０】

【発明の効果】以上説明したように、請求項１の発明に
係る半導体記憶装置によると、第１及び第２のセレクタ
の第１の入力ポートはそれぞれ読出し手段に接続されて
いるため、第１及び第２のセレクタへの入力を切り替え
ることによりメモリセルアレイからのデータを第１又は
第２のレジスタに出力することができるため、第１及び
第２のレジスタを共に読出し時用レジスタとして動作さ
せることができ、また第３のセレクタへの入力を第１の
レジスタと第２のレジスタとの間で切り替えることによ
り、第１及び第２のレジスタのデータを第３のセレクタ
及び書込み手段を介してメモリセルアレイに書込むこと
ができるため、第１及び第２のレジスタは共に書込み時
用レジスタとして動作させることができるので、シリア
ル／パラレル変換回路及びパラレル／シリアル変換回路
の変換方向を自由に変化させることが可能になる。

【００３１】このため、請求項１の発明に係る半導体記
憶装置によると、ある周期においてレジスタの個数を変
えずにビット構成を変えることが可能となるため、一定
時間の間に出力又は入力できるデータ数が増えるので、
データの転送レートを高くすることが可能になる優れた
半導体記憶装置を実現することができる。

【００３２】請求項２の発明に係る半導体記憶装置によ
ると、書込み手段の動作を停止させ、メモリセルアレイ
のデータを各読出し手段及び第１又は第２のセレクタを
介して対応する第１又は第２のレジスタに読み出すこと
により、第１及び第２のレジスタをメモリセルアレイか
ら読み出したデータの一時記憶手段として動作させるこ
とができるので、データ読み出し時のビット構成は２ビ
ットになる。

【００３３】請求項３の構成によると、読出し手段の動
作を停止させ、第１又は第２のレジスタのデータを第３
のセレクタ及び書込み手段を介してメモリセルアレイに
それぞれ書き込ませることにより、第１及び第２のレジ
スタのそれぞれをメモリセルアレイに書き込むデータの
一時記憶手段として動作させることができるので、デー
タ書き込み時のビット構成は２ビットになる。

【図面の簡単な説明】

【図１】本発明の各実施例に係る半導体記憶装置の構成
を示す図である。

【図２】従来の半導体記憶装置の構成を示す図である。

【符号の説明】

１１ メモリーセルアレイ １２ 読出し手段 １３ 書込み手段 １４ 第１のセレクタ １４Ｓ 第１のセレクタの制御信号 １５ 第２のセレクタ １５Ｓ 第２のセレクタの制御信号 １６ 第３のセレクタ １６Ｓ 第３のセレクタの制御信号 １７ 第１のレジスタ １８ 第２のレジスタ １９ 第１の入出力手段 ２０ 第２の入出力手段 ２１ メモリーセルアレイ ２２ 読出し手段 ２３ 書込み手段 ２４ 第１のレジスタ ２５ 第２のレジスタ ２６ 出力手段 ２７ 入力手段

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイと、複数個設けられそ
   れぞれが前記メモリセルアレイのデータを読み出す読出
   し手段と、該読出し手段と同数個設けられそれぞれが前
   記メモリセルアレイにデータを書き込む書込み手段と、
   前記読出し手段のそれぞれに対応して設けられそれぞれ
   が第１及び第２の入力ポートを有する第１及び第２のセ
   レクタと、前記書込み手段のそれぞれに対応して設けら
   れそれぞれが第１及び第２の入力ポートを有する第３の
   セレクタと、前記第１のセレクタのそれぞれに対応して
   設けられた第１のレジスタと、前記第２のセレクタのそ
   れぞれに対応して設けられた第２のレジスタとを備えて
   おり、 前記第１のセレクタの第１の入力ポートは対応する読出
   し手段の出力ポートに接続され且つ前記第１のセレクタ
   の出力ポートは対応する第１のレジスタの入力ポートに
   接続されており、 前記第２のセレクタの第１の入力ポートは対応する読出
   し手段の出力ポートに接続され且つ前記第２のセレクタ
   の出力ポートは対応する第２のレジスタの入力ポートに
   接続されており、 前記第１のレジスタの入力ポートは前記第１のセレクタ
   の出力ポートに接続され且つ前記第１のレジスタの出力
   ポートは対応する第３のセレクタの第１の入力ポート及
   び後段の第１のセレクタの第２の入力ポートに接続され
   ており、 前記第２のレジスタの入力ポートは前記第２のセレクタ
   の出力ポートに接続され且つ前記第２のレジスタの出力
   ポートは対応する第３のセレクタの第２の入力ポート及
   び後段の第２のセレクタの第２の入力ポートに接続され
   ており、 前記第３のセレクタの出力ポートは対応する書込み手段
   の入力ポートに接続されていることを特徴とする半導体
   記憶装置。
2. 【請求項２】 前記書込み手段の動作を停止させ、前記
   メモリセルアレイのデータを前記各読出し手段及び各第
   １のセレクタを介して対応する第１のレジスタに読み出
   させると共に前記メモリセルアレイのデータを前記各読
   出し手段及び第２のセレクタを介して対応する第２のレ
   ジスタに読み出させることにより、前記第１及び第２の
   レジスタのそれぞれを前記メモリセルアレイから読み出
   したデータの一時記憶手段として動作させる制御手段を
   備えていることを特徴とする請求項１に記載の半導体記
   憶装置。
3. 【請求項３】 前記読出し手段の動作を停止させ、前記
   第１のレジスタのデータを対応する第３のセレクタ及び
   書込み手段を介して前記メモリセルアレイにそれぞれ書
   き込ませると共に前記第２のレジスタのデータを対応す
   る第３のセレクタ及び書き込み手段を介して前記メモリ
   セルアレイにそれぞれ書き込ませることにより、前記第
   １及び第２のレジスタのそれぞれを前記メモリセルアレ
   イに書き込むデータの一時記憶手段として動作させる制
   御手段を備えていることを特徴とする請求項１に記載の
   半導体記憶装置。