JPH09212336A - 時分割ｆｉｆｏ及びｆｉｆｏ - Google Patents
時分割ｆｉｆｏ及びｆｉｆｏInfo
- Publication number
- JPH09212336A JPH09212336A JP1853396A JP1853396A JPH09212336A JP H09212336 A JPH09212336 A JP H09212336A JP 1853396 A JP1853396 A JP 1853396A JP 1853396 A JP1853396 A JP 1853396A JP H09212336 A JPH09212336 A JP H09212336A
- Authority
- JP
- Japan
- Prior art keywords
- fifo
- data
- input
- output
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 ＲＡＭの記憶容量を有効に利用したＦＩＦＯ
を提供する。 【解決手段】 ＲＡＭ２８の記憶領域は、第１のＦＩＦ
Ｏ用及び第２のＦＩＦＯ用の２つに分けられている。第
１のセレクタ２２によって選択された第１又は第２のＦ
ＩＦＯの書き込みアドレスに、第３のセレクタ２５によ
って選択された第１又は第２のＦＩＦＯのデータが入力
される。また、第２のセレクタ２４によって選択された
第１又は第２のＦＩＦＯの読み出しアドレスからデータ
が読み出され、第１のＦＩＦＯの読み出しイネーブル信
号Ｙ12が生成されたとき第１のＦＩＦＯのデータＹ23と
して出力される一方、第２のＦＩＦＯの読み出しイネー
ブル信号Ｙ15が生成されたとき第２のＦＩＦＯのデータ
Ｙ24として出力される。第１〜第３のセレクタ２２、２
４及び２５の動作は、外部から与えられた時分割クロッ
クを基にして切替制御信号生成回路１１によって生成さ
れた第１の切替制御信号Ｙ1 によって制御される。
を提供する。 【解決手段】 ＲＡＭ２８の記憶領域は、第１のＦＩＦ
Ｏ用及び第２のＦＩＦＯ用の２つに分けられている。第
１のセレクタ２２によって選択された第１又は第２のＦ
ＩＦＯの書き込みアドレスに、第３のセレクタ２５によ
って選択された第１又は第２のＦＩＦＯのデータが入力
される。また、第２のセレクタ２４によって選択された
第１又は第２のＦＩＦＯの読み出しアドレスからデータ
が読み出され、第１のＦＩＦＯの読み出しイネーブル信
号Ｙ12が生成されたとき第１のＦＩＦＯのデータＹ23と
して出力される一方、第２のＦＩＦＯの読み出しイネー
ブル信号Ｙ15が生成されたとき第２のＦＩＦＯのデータ
Ｙ24として出力される。第１〜第３のセレクタ２２、２
４及び２５の動作は、外部から与えられた時分割クロッ
クを基にして切替制御信号生成回路１１によって生成さ
れた第１の切替制御信号Ｙ1 によって制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいて利用されるメモリ回路に関するものであり、特
に、ＲＡＭ（Random Access Memory）を備えたＦＩＦＯ
（First In First Outメモリ）に関する。
おいて利用されるメモリ回路に関するものであり、特
に、ＲＡＭ（Random Access Memory）を備えたＦＩＦＯ
（First In First Outメモリ）に関する。
【０００２】
【従来の技術】従来のＦＩＦＯは、書き込みアドレスカ
ウンタ、読み出しアドレスカウンタ、論理回路及び１個
のＲＡＭによって構成されており、書き込みリセット端
子、書き込みクロック端子、書き込みイネーブル端子、
読み出しリセット端子、読み出しクロック端子、読み出
しイネーブル端子、入力データ端子及び出力データ端子
を備えている。
ウンタ、読み出しアドレスカウンタ、論理回路及び１個
のＲＡＭによって構成されており、書き込みリセット端
子、書き込みクロック端子、書き込みイネーブル端子、
読み出しリセット端子、読み出しクロック端子、読み出
しイネーブル端子、入力データ端子及び出力データ端子
を備えている。
【０００３】データの書き込みは次のように行われる。
まず、書き込みリセット端子に入力された書き込みリセ
ット信号によって書き込みアドレスが初期化される。書
き込みアドレスカウンタは、書き込みクロック端子に入
力された書き込みクロックをインクリメントして書き込
みアドレスを生成する。入力データ端子に入力されたＦ
ＩＦＯの入力データは、書き込みイネーブル端子に入力
された書き込みイネーブル信号に同期して、ＲＡＭに書
き込まれる。
まず、書き込みリセット端子に入力された書き込みリセ
ット信号によって書き込みアドレスが初期化される。書
き込みアドレスカウンタは、書き込みクロック端子に入
力された書き込みクロックをインクリメントして書き込
みアドレスを生成する。入力データ端子に入力されたＦ
ＩＦＯの入力データは、書き込みイネーブル端子に入力
された書き込みイネーブル信号に同期して、ＲＡＭに書
き込まれる。
【０００４】データの読み出しは次のように行われる。
まず、読み出しリセット端子に入力された読み出しリセ
ット信号によって読み出しアドレスが初期化される。読
み出しアドレスカウンタは、読み出しクロック端子に入
力された読み出しクロックをインクリメントして読み出
しアドレスを生成する。読み出しイネーブル端子に入力
された読み出しイネーブル信号に同期して、ＲＡＭから
ＦＩＦＯの出力データが読み出され、出力データ端子か
ら出力される。
まず、読み出しリセット端子に入力された読み出しリセ
ット信号によって読み出しアドレスが初期化される。読
み出しアドレスカウンタは、読み出しクロック端子に入
力された読み出しクロックをインクリメントして読み出
しアドレスを生成する。読み出しイネーブル端子に入力
された読み出しイネーブル信号に同期して、ＲＡＭから
ＦＩＦＯの出力データが読み出され、出力データ端子か
ら出力される。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＦＩＦＯには以下のような問題がある。
ＦＩＦＯには以下のような問題がある。
【０００６】まず、ＦＩＦＯに格納するデータ量がＲＡ
Ｍの記憶容量より小さい場合、ＲＡＭの領域のうちＦＩ
ＦＯとして使用しない部分が大きくなり、ＲＡＭの記憶
容量に無駄が生じる。また、複数のＦＩＦＯを構成する
ためには複数のＲＡＭを準備しなければならないので、
回路規模が大きくなりコストも高くなる。
Ｍの記憶容量より小さい場合、ＲＡＭの領域のうちＦＩ
ＦＯとして使用しない部分が大きくなり、ＲＡＭの記憶
容量に無駄が生じる。また、複数のＦＩＦＯを構成する
ためには複数のＲＡＭを準備しなければならないので、
回路規模が大きくなりコストも高くなる。
【０００７】前記の問題に鑑み、本発明は、ＲＡＭの記
憶容量を有効に利用したＦＩＦＯを提供することを課題
とする。
憶容量を有効に利用したＦＩＦＯを提供することを課題
とする。
【０００８】
【課題を解決するための手段】前記の課題を解決するた
め、請求項１の発明が講じた解決手段は、単一のＲＡＭ
を備え、前記ＲＡＭへのデータの書き込み及び前記ＲＡ
Ｍからのデータの読み出しを外部から与えられた時分割
用クロックを基にして時間的に切り替えることにより、
単一のＲＡＭでもって複数のＦＩＦＯを構成した時分割
ＦＩＦＯであり、これによりＲＡＭの記憶容量が有効に
利用されるようにしたものである。
め、請求項１の発明が講じた解決手段は、単一のＲＡＭ
を備え、前記ＲＡＭへのデータの書き込み及び前記ＲＡ
Ｍからのデータの読み出しを外部から与えられた時分割
用クロックを基にして時間的に切り替えることにより、
単一のＲＡＭでもって複数のＦＩＦＯを構成した時分割
ＦＩＦＯであり、これによりＲＡＭの記憶容量が有効に
利用されるようにしたものである。
【０００９】また、請求項２の発明が講じた解決手段
は、ＲＡＭを備えたＦＩＦＯとして、前記ＦＩＦＯの入
力データをシリアル／パラレル変換して前記ＲＡＭに書
き込む一方、前記ＲＡＭから読み出されたデータをパラ
レル／シリアル変換して前記ＦＩＦＯの出力データとす
るものであり、これによりＲＡＭの記憶容量が有効に利
用されるようにしたものである。
は、ＲＡＭを備えたＦＩＦＯとして、前記ＦＩＦＯの入
力データをシリアル／パラレル変換して前記ＲＡＭに書
き込む一方、前記ＲＡＭから読み出されたデータをパラ
レル／シリアル変換して前記ＦＩＦＯの出力データとす
るものであり、これによりＲＡＭの記憶容量が有効に利
用されるようにしたものである。
【００１０】請求項３の発明が講じた解決手段は、請求
項１の発明を具体化したものであり、単一のＲＡＭでも
って第１のＦＩＦＯ及び第２のＦＩＦＯを構成する時分
割ＦＩＦＯとして、外部から与えられた時分割用クロッ
クを基にして切替制御信号を生成して出力する切替制御
信号生成回路と、前記第１のＦＩＦＯの書き込みクロッ
クを計数する第１のカウンタと、前記第２のＦＩＦＯの
書き込みクロックを計数する第２のカウンタと、前記第
１のカウンタの計数データを基にして生成された前記第
１のＦＩＦＯの書き込みアドレス及び前記第２のカウン
タの計数データを基にして生成された前記第２のＦＩＦ
Ｏの書き込みアドレスのいずれか一方を前記切替制御信
号に従って選択し、前記ＲＡＭの書き込みアドレス端子
に入力する第１のセレクタと、前記第１のＦＩＦＯの読
み出しクロックを計数する第３のカウンタと、前記第２
のＦＩＦＯの読み出しクロックを計数する第４のカウン
タと、前記第３のカウンタの計数データを基にして生成
された前記第１のＦＩＦＯの読み出しアドレス及び前記
第４のカウンタの計数データを基にして生成された前記
第２のＦＩＦＯの読み出しアドレスのいずれか一方を前
記切替制御信号に従って選択し、前記ＲＡＭの読み出し
アドレス端子に入力する第２のセレクタと、前記第１の
ＦＩＦＯの入力データ及び前記第２のＦＩＦＯの入力デ
ータのいずれか一方を前記切替制御信号に従って選択
し、前記ＲＡＭのデータ入力端子に入力する第３のセレ
クタと、前記第１のＦＩＦＯの書き込みイネーブル信号
を生成して出力する第１のイネーブル信号生成回路と、
前記第２のＦＩＦＯの書き込みイネーブル信号を生成し
て出力する第２のイネーブル信号生成回路と、前記第１
のＦＩＦＯの読み出しイネーブル信号を生成して出力す
る第３のイネーブル信号生成回路と、前記第２のＦＩＦ
Ｏの読み出しイネーブル信号を生成して出力する第４の
イネーブル信号生成回路と、前記ＲＡＭのデータ出力端
子から出力されたデータを、前記第１のＦＩＦＯの出力
データ又は前記第２のＦＩＦＯの出力データとして出力
するデータ出力回路とを備える。そして、前記ＲＡＭ
は、前記第１のＦＩＦＯの書き込みイネーブル信号又は
前記第２のＦＩＦＯの書き込みイネーブル信号が書き込
みイネーブル信号入力端子に入力されたとき、データ入
力端子から入力されたデータを書き込みアドレス端子に
入力されたアドレスに格納する一方、読み出しアドレス
端子にアドレスが入力されたとき該アドレスに格納され
ているデータをデータ出力端子から出力する構成とす
る。また、前記データ出力回路は、前記ＲＡＭのデータ
出力端子から出力されたデータを、前記第１のＦＩＦＯ
の読み出しイネーブル信号が入力されたときは前記第１
のＦＩＦＯの出力データとして出力する一方、前記第２
のＦＩＦＯの読み出しイネーブル信号が入力されたとき
は前記第２のＦＩＦＯの出力データとして出力する構成
とするものである。
項１の発明を具体化したものであり、単一のＲＡＭでも
って第１のＦＩＦＯ及び第２のＦＩＦＯを構成する時分
割ＦＩＦＯとして、外部から与えられた時分割用クロッ
クを基にして切替制御信号を生成して出力する切替制御
信号生成回路と、前記第１のＦＩＦＯの書き込みクロッ
クを計数する第１のカウンタと、前記第２のＦＩＦＯの
書き込みクロックを計数する第２のカウンタと、前記第
１のカウンタの計数データを基にして生成された前記第
１のＦＩＦＯの書き込みアドレス及び前記第２のカウン
タの計数データを基にして生成された前記第２のＦＩＦ
Ｏの書き込みアドレスのいずれか一方を前記切替制御信
号に従って選択し、前記ＲＡＭの書き込みアドレス端子
に入力する第１のセレクタと、前記第１のＦＩＦＯの読
み出しクロックを計数する第３のカウンタと、前記第２
のＦＩＦＯの読み出しクロックを計数する第４のカウン
タと、前記第３のカウンタの計数データを基にして生成
された前記第１のＦＩＦＯの読み出しアドレス及び前記
第４のカウンタの計数データを基にして生成された前記
第２のＦＩＦＯの読み出しアドレスのいずれか一方を前
記切替制御信号に従って選択し、前記ＲＡＭの読み出し
アドレス端子に入力する第２のセレクタと、前記第１の
ＦＩＦＯの入力データ及び前記第２のＦＩＦＯの入力デ
ータのいずれか一方を前記切替制御信号に従って選択
し、前記ＲＡＭのデータ入力端子に入力する第３のセレ
クタと、前記第１のＦＩＦＯの書き込みイネーブル信号
を生成して出力する第１のイネーブル信号生成回路と、
前記第２のＦＩＦＯの書き込みイネーブル信号を生成し
て出力する第２のイネーブル信号生成回路と、前記第１
のＦＩＦＯの読み出しイネーブル信号を生成して出力す
る第３のイネーブル信号生成回路と、前記第２のＦＩＦ
Ｏの読み出しイネーブル信号を生成して出力する第４の
イネーブル信号生成回路と、前記ＲＡＭのデータ出力端
子から出力されたデータを、前記第１のＦＩＦＯの出力
データ又は前記第２のＦＩＦＯの出力データとして出力
するデータ出力回路とを備える。そして、前記ＲＡＭ
は、前記第１のＦＩＦＯの書き込みイネーブル信号又は
前記第２のＦＩＦＯの書き込みイネーブル信号が書き込
みイネーブル信号入力端子に入力されたとき、データ入
力端子から入力されたデータを書き込みアドレス端子に
入力されたアドレスに格納する一方、読み出しアドレス
端子にアドレスが入力されたとき該アドレスに格納され
ているデータをデータ出力端子から出力する構成とす
る。また、前記データ出力回路は、前記ＲＡＭのデータ
出力端子から出力されたデータを、前記第１のＦＩＦＯ
の読み出しイネーブル信号が入力されたときは前記第１
のＦＩＦＯの出力データとして出力する一方、前記第２
のＦＩＦＯの読み出しイネーブル信号が入力されたとき
は前記第２のＦＩＦＯの出力データとして出力する構成
とするものである。
【００１１】請求項３の発明の構成により、ＲＡＭは、
第１のＦＩＦＯの書き込みイネーブル信号が書き込み制
御信号端子に入力されたとき、第１のセレクタによって
選択され書き込みアドレス端子に入力された第１のＦＩ
ＦＯの書き込みアドレスに、第３のセレクタによって選
択されデータ入力端子に入力された第１のＦＩＦＯの入
力データを記憶する。同様に、第２のＦＩＦＯの書き込
みイネーブル信号が書き込み制御信号端子に入力された
とき、第１のセレクタによって選択され書き込みアドレ
ス端子に入力された第２のＦＩＦＯの書き込みアドレス
に、第３のセレクタによって選択されデータ入力端子に
入力された第２のＦＩＦＯの入力データを記憶する。
第１のＦＩＦＯの書き込みイネーブル信号が書き込み制
御信号端子に入力されたとき、第１のセレクタによって
選択され書き込みアドレス端子に入力された第１のＦＩ
ＦＯの書き込みアドレスに、第３のセレクタによって選
択されデータ入力端子に入力された第１のＦＩＦＯの入
力データを記憶する。同様に、第２のＦＩＦＯの書き込
みイネーブル信号が書き込み制御信号端子に入力された
とき、第１のセレクタによって選択され書き込みアドレ
ス端子に入力された第２のＦＩＦＯの書き込みアドレス
に、第３のセレクタによって選択されデータ入力端子に
入力された第２のＦＩＦＯの入力データを記憶する。
【００１２】また、ＲＡＭは、第２のセレクタによって
選択された第１のＦＩＦＯ又は第２のＦＩＦＯの読み出
しアドレスが読み出しアドレス端子に入力されたとき、
該アドレスに記憶されているデータをデータ出力端子か
ら出力する。データ出力回路は、第１のＦＩＦＯの読み
出しイネーブル信号が入力されたとき、ＲＡＭのデータ
出力端子から出力されたデータを第１のＦＩＦＯの出力
データとして出力する。一方、第２のＦＩＦＯの読み出
しイネーブル信号が入力されたとき、ＲＡＭのデータ出
力端子から出力されたデータを第２のＦＩＦＯの出力デ
ータとして出力する。第１〜第３のセレクタの動作は、
外部から与えられた時分割クロックを基にして生成され
た切替制御信号によって制御される。
選択された第１のＦＩＦＯ又は第２のＦＩＦＯの読み出
しアドレスが読み出しアドレス端子に入力されたとき、
該アドレスに記憶されているデータをデータ出力端子か
ら出力する。データ出力回路は、第１のＦＩＦＯの読み
出しイネーブル信号が入力されたとき、ＲＡＭのデータ
出力端子から出力されたデータを第１のＦＩＦＯの出力
データとして出力する。一方、第２のＦＩＦＯの読み出
しイネーブル信号が入力されたとき、ＲＡＭのデータ出
力端子から出力されたデータを第２のＦＩＦＯの出力デ
ータとして出力する。第１〜第３のセレクタの動作は、
外部から与えられた時分割クロックを基にして生成され
た切替制御信号によって制御される。
【００１３】このように、１個のＲＡＭを用いて２個の
ＦＩＦＯが実現されるので、ＲＡＭの記憶容量が有効に
利用される。
ＦＩＦＯが実現されるので、ＲＡＭの記憶容量が有効に
利用される。
【００１４】また、請求項４の発明は、請求項３の発明
の構成に加えて、外部から１ビットずつ入力されるシリ
アルデータを複数ビットのデータに変換して前記第１の
ＦＩＦＯの入力データとして前記第３のセレクタに出力
する第１のシリアル／パラレル変換回路と、外部から１
ビットずつ入力されるシリアルデータを複数ビットのデ
ータに変換して前記第２のＦＩＦＯの入力データとして
前記第３のセレクタに出力する第２のシリアル／パラレ
ル変換回路とを更に備え、前記データ出力回路は、前記
第１のＦＩＦＯの読み出しイネーブル信号が入力された
とき、前記ＲＡＭのデータ出力端子から出力された複数
ビットのデータを１ビットずつのシリアルデータに変換
して前記第１のＦＩＦＯの出力データとして順次出力す
る第１のパラレル／シリアル変換回路と、前記第２のＦ
ＩＦＯの読み出しイネーブル信号が入力されたとき、前
記ＲＡＭのデータ出力端子から出力された複数ビットの
データを１ビットずつのシリアルデータに変換して前記
第２のＦＩＦＯの出力データとして順次出力する第２の
パラレル／シリアル変換回路とからなるものとする。
の構成に加えて、外部から１ビットずつ入力されるシリ
アルデータを複数ビットのデータに変換して前記第１の
ＦＩＦＯの入力データとして前記第３のセレクタに出力
する第１のシリアル／パラレル変換回路と、外部から１
ビットずつ入力されるシリアルデータを複数ビットのデ
ータに変換して前記第２のＦＩＦＯの入力データとして
前記第３のセレクタに出力する第２のシリアル／パラレ
ル変換回路とを更に備え、前記データ出力回路は、前記
第１のＦＩＦＯの読み出しイネーブル信号が入力された
とき、前記ＲＡＭのデータ出力端子から出力された複数
ビットのデータを１ビットずつのシリアルデータに変換
して前記第１のＦＩＦＯの出力データとして順次出力す
る第１のパラレル／シリアル変換回路と、前記第２のＦ
ＩＦＯの読み出しイネーブル信号が入力されたとき、前
記ＲＡＭのデータ出力端子から出力された複数ビットの
データを１ビットずつのシリアルデータに変換して前記
第２のＦＩＦＯの出力データとして順次出力する第２の
パラレル／シリアル変換回路とからなるものとする。
【００１５】請求項４の発明の構成により、第１又は第
２のＦＩＦＯの入力データは、第１又は第２のシリアル
／パラレル変換回路によってシリアルデータから変換さ
れた複数ビットのデータの形でＲＡＭに入力される。ま
た、ＲＡＭのデータ出力端子から出力された複数ビット
のデータは、第１又は第２のパラレル／シリアル変換回
路によってシリアルデータに変換され、第１又は第２の
ＦＩＦＯの出力データとして順次出力される。このた
め、ＲＡＭの内部構成に応じて第１又は第２のＦＩＦＯ
のデータが記憶されるので、ＲＡＭの記憶容量が有効に
利用される。
２のＦＩＦＯの入力データは、第１又は第２のシリアル
／パラレル変換回路によってシリアルデータから変換さ
れた複数ビットのデータの形でＲＡＭに入力される。ま
た、ＲＡＭのデータ出力端子から出力された複数ビット
のデータは、第１又は第２のパラレル／シリアル変換回
路によってシリアルデータに変換され、第１又は第２の
ＦＩＦＯの出力データとして順次出力される。このた
め、ＲＡＭの内部構成に応じて第１又は第２のＦＩＦＯ
のデータが記憶されるので、ＲＡＭの記憶容量が有効に
利用される。
【００１６】
【発明の実施の形態】本発明の実施形態について、図面
を参照しながら説明する。
を参照しながら説明する。
【００１７】図１は、１個のＲＡＭ及び周辺回路によっ
て構成された時分割ＦＩＦＯの回路構成図である。図１
では、１ビット×３９６ワードのデータが記憶可能であ
る第１及び第２のＦＩＦＯが、４ビット×２５６ワード
の記憶容量を有するＲＡＭ２８を用いて構成されてい
る。第１のＦＩＦＯのデータは、第１のデータ入力端子
６から入力され、第１のデータ出力端子９から出力され
る。また、第２のＦＩＦＯのデータは、第２のデータ入
力端子７から入力され、第２のデータ出力端子１０から
出力される。また、ＲＡＭ２８の領域のうち、アドレス
（００００００００）2 から（０１１１１１１１）2 ま
では第１のＦＩＦＯ用として用いられ、アドレス（１０
００００００）2 から（１１１１１１１１）2 までは第
２のＦＩＦＯ用として用いられる。
て構成された時分割ＦＩＦＯの回路構成図である。図１
では、１ビット×３９６ワードのデータが記憶可能であ
る第１及び第２のＦＩＦＯが、４ビット×２５６ワード
の記憶容量を有するＲＡＭ２８を用いて構成されてい
る。第１のＦＩＦＯのデータは、第１のデータ入力端子
６から入力され、第１のデータ出力端子９から出力され
る。また、第２のＦＩＦＯのデータは、第２のデータ入
力端子７から入力され、第２のデータ出力端子１０から
出力される。また、ＲＡＭ２８の領域のうち、アドレス
（００００００００）2 から（０１１１１１１１）2 ま
では第１のＦＩＦＯ用として用いられ、アドレス（１０
００００００）2 から（１１１１１１１１）2 までは第
２のＦＩＦＯ用として用いられる。
【００１８】切替制御信号生成回路１１は、４ビットの
カウンタ及び論理回路によって構成されており、切替ク
ロック入力端子１から入力される時分割用クロックとし
ての切替クロックを基にして、切替制御信号としての第
１の切替制御信号Ｙ1 、第２の切替制御信号Ｙ2 及び第
３の切替制御信号Ｙ3 を生成し出力する。第１の切替制
御信号Ｙ1 は第１のセレクタ２２、第２のセレクタ２４
及び第３のセレクタ２５に入力され、第２の切替制御信
号Ｙ2 は第２のイネーブル信号生成回路１９及び第３の
イネーブル信号生成回路２０に入力され、第３の切替制
御信号Ｙ3 は第１のイネーブル信号生成回路１８及び第
４のイネーブル信号生成回路２１に入力される。
カウンタ及び論理回路によって構成されており、切替ク
ロック入力端子１から入力される時分割用クロックとし
ての切替クロックを基にして、切替制御信号としての第
１の切替制御信号Ｙ1 、第２の切替制御信号Ｙ2 及び第
３の切替制御信号Ｙ3 を生成し出力する。第１の切替制
御信号Ｙ1 は第１のセレクタ２２、第２のセレクタ２４
及び第３のセレクタ２５に入力され、第２の切替制御信
号Ｙ2 は第２のイネーブル信号生成回路１９及び第３の
イネーブル信号生成回路２０に入力され、第３の切替制
御信号Ｙ3 は第１のイネーブル信号生成回路１８及び第
４のイネーブル信号生成回路２１に入力される。
【００１９】図２は、切替制御信号生成回路１１の入出
力信号及び回路内部の信号の波形を示す図である。第１
の切替制御信号Ｙ1 は、切替クロックＣA を１６分周し
た信号である。また、第２の切替制御信号Ｙ2 及び第３
の切替制御信号Ｙ3 は、次のような論理式で表される。 Ｙ2 ＝／ＣA ＋ＣB ＋／ＣC ＋／Ｙ1 Ｙ3 ＝／ＣA ＋ＣB ＋／ＣC ＋Ｙ1
力信号及び回路内部の信号の波形を示す図である。第１
の切替制御信号Ｙ1 は、切替クロックＣA を１６分周し
た信号である。また、第２の切替制御信号Ｙ2 及び第３
の切替制御信号Ｙ3 は、次のような論理式で表される。 Ｙ2 ＝／ＣA ＋ＣB ＋／ＣC ＋／Ｙ1 Ｙ3 ＝／ＣA ＋ＣB ＋／ＣC ＋Ｙ1
【００２０】第１のＦＩＦＯの入力データは、第１のデ
ータ入力端子６から１ビットずつ入力され、第１のシリ
アル／パラレル変換回路１６によって４ビットのデータ
Ｙ16に変換される。また、第２のＦＩＦＯの入力データ
は、第２のデータ入力端子７から１ビットずつ入力さ
れ、第２のシリアル／パラレル変換回路１７によって４
ビットのデータＹ17に変換される。第３のセレクタ２５
は、データＹ16又はデータＹ17のいずれかを、第１の切
替制御信号信号Ｙ1 に従って、ＲＡＭ２８のデータ入力
端子ＤＩＮに選択出力する。信号Ｙ1 が“１”のときは
データＹ16を選択出力する一方、信号Ｙ1 が“０”のと
きはデータＹ17を選択出力する。
ータ入力端子６から１ビットずつ入力され、第１のシリ
アル／パラレル変換回路１６によって４ビットのデータ
Ｙ16に変換される。また、第２のＦＩＦＯの入力データ
は、第２のデータ入力端子７から１ビットずつ入力さ
れ、第２のシリアル／パラレル変換回路１７によって４
ビットのデータＹ17に変換される。第３のセレクタ２５
は、データＹ16又はデータＹ17のいずれかを、第１の切
替制御信号信号Ｙ1 に従って、ＲＡＭ２８のデータ入力
端子ＤＩＮに選択出力する。信号Ｙ1 が“１”のときは
データＹ16を選択出力する一方、信号Ｙ1 が“０”のと
きはデータＹ17を選択出力する。
【００２１】第１のＦＩＦＯの書き込みクロックは、第
１の書き込みクロック端子２から入力され、９ビットの
第１のカウンタ１２によってクロック数を計数される。
第１のカウンタ１２は、クロック数を０から３９５（Ｆ
ＩＦＯのワード数−１）までカウントし、９ビットの計
数データを出力する。この計数データの上位７ビット
に、さらにその上位に“０”を追加し、得られた８ビッ
トのデータを第１のＦＩＦＯ書き込みアドレスＹ4 とす
る。この第１のＦＩＦＯ書き込みアドレスＹ4 によっ
て、ＲＡＭ２８のアドレス領域（００００００００）2
から（０１１１１１１１）2 までを使用することができ
る。
１の書き込みクロック端子２から入力され、９ビットの
第１のカウンタ１２によってクロック数を計数される。
第１のカウンタ１２は、クロック数を０から３９５（Ｆ
ＩＦＯのワード数−１）までカウントし、９ビットの計
数データを出力する。この計数データの上位７ビット
に、さらにその上位に“０”を追加し、得られた８ビッ
トのデータを第１のＦＩＦＯ書き込みアドレスＹ4 とす
る。この第１のＦＩＦＯ書き込みアドレスＹ4 によっ
て、ＲＡＭ２８のアドレス領域（００００００００）2
から（０１１１１１１１）2 までを使用することができ
る。
【００２２】同様に、第２のＦＩＦＯの書き込みクロッ
クは、第２の書き込みクロック端子３から入力され、９
ビットの第２のカウンタ１３によってクロック数を計数
される。この計数データの上位７ビットに、さらにその
上位に“１”を追加し、得られた８ビットのデータを第
２のＦＩＦＯ書き込みアドレスＹ7 とする。この第２の
ＦＩＦＯ書き込みアドレスＹ7 によって、ＲＡＭ２８の
アドレス領域（１０００００００）2 から（１１１１１
１１１）2 までを使用することができる。また、第１の
カウンタ１２及び第２のカウンタ１３は、リセット端子
８からリセット信号Ｙ18が入力されると、計数データを
３９５に初期化する。
クは、第２の書き込みクロック端子３から入力され、９
ビットの第２のカウンタ１３によってクロック数を計数
される。この計数データの上位７ビットに、さらにその
上位に“１”を追加し、得られた８ビットのデータを第
２のＦＩＦＯ書き込みアドレスＹ7 とする。この第２の
ＦＩＦＯ書き込みアドレスＹ7 によって、ＲＡＭ２８の
アドレス領域（１０００００００）2 から（１１１１１
１１１）2 までを使用することができる。また、第１の
カウンタ１２及び第２のカウンタ１３は、リセット端子
８からリセット信号Ｙ18が入力されると、計数データを
３９５に初期化する。
【００２３】第１のセレクタ２２は、第１のＦＩＦＯ書
き込みアドレスＹ4 又は第２のＦＩＦＯ書き込みアドレ
スＹ7 のいずれかを、第１の切替制御信号Ｙ1 に従っ
て、ＲＡＭ２８の書き込みアドレス端子Ｗ＿ＡＤに選択
出力する。信号Ｙ1 が“１”のときはアドレスＹ4 を選
択出力する一方、信号Ｙ1 が“０”のときはアドレスＹ
7 を選択出力する。
き込みアドレスＹ4 又は第２のＦＩＦＯ書き込みアドレ
スＹ7 のいずれかを、第１の切替制御信号Ｙ1 に従っ
て、ＲＡＭ２８の書き込みアドレス端子Ｗ＿ＡＤに選択
出力する。信号Ｙ1 が“１”のときはアドレスＹ4 を選
択出力する一方、信号Ｙ1 が“０”のときはアドレスＹ
7 を選択出力する。
【００２４】また、第１のカウンタ１２の計数データの
下位２ビットＹ5 は第１のイネーブル信号生成回路１８
に入力され、第２のカウンタ１３の計数データの下位２
ビットＹ8 は第２のイネーブル信号生成回路１９に入力
される。第１のイネーブル信号生成回路１８は、第３の
切替制御信号Ｙ3 を用いて第１のＦＩＦＯの書き込みイ
ネーブル信号Ｙ6 を生成する。一方、第２のイネーブル
信号生成回路１９は、第２の切替制御信号Ｙ2 を用いて
第２のＦＩＦＯの書き込みイネーブル信号Ｙ9を生成す
る。第１のＦＩＦＯの書き込みイネーブル信号Ｙ6 と第
２のＦＩＦＯの書き込みイネーブル信号Ｙ9 とは、第２
の切替制御信号Ｙ2 及び第３の切替制御信号Ｙ3 によっ
て、同時に変化することがないように生成される。論理
回路２３は、第１のＦＩＦＯの書き込みイネーブル信号
Ｙ6 及び第２のＦＩＦＯの書き込みイネーブル信号Ｙ9
を合成した信号を、ＲＡＭ２８の書き込みイネーブル信
号入力端子ＷＥに出力する。
下位２ビットＹ5 は第１のイネーブル信号生成回路１８
に入力され、第２のカウンタ１３の計数データの下位２
ビットＹ8 は第２のイネーブル信号生成回路１９に入力
される。第１のイネーブル信号生成回路１８は、第３の
切替制御信号Ｙ3 を用いて第１のＦＩＦＯの書き込みイ
ネーブル信号Ｙ6 を生成する。一方、第２のイネーブル
信号生成回路１９は、第２の切替制御信号Ｙ2 を用いて
第２のＦＩＦＯの書き込みイネーブル信号Ｙ9を生成す
る。第１のＦＩＦＯの書き込みイネーブル信号Ｙ6 と第
２のＦＩＦＯの書き込みイネーブル信号Ｙ9 とは、第２
の切替制御信号Ｙ2 及び第３の切替制御信号Ｙ3 によっ
て、同時に変化することがないように生成される。論理
回路２３は、第１のＦＩＦＯの書き込みイネーブル信号
Ｙ6 及び第２のＦＩＦＯの書き込みイネーブル信号Ｙ9
を合成した信号を、ＲＡＭ２８の書き込みイネーブル信
号入力端子ＷＥに出力する。
【００２５】第１のＦＩＦＯの読み出しクロックは、第
１の読み出しクロック端子４から入力され、９ビットの
第３のカウンタ１４によってクロック数を計数される。
第３のカウンタ１４の計数データの上位７ビットの上位
に“０”をさらに追加し、得られた８ビットのデータを
第１のＦＩＦＯ読み出しアドレスＹ10とする。この第１
のＦＩＦＯ読み出しアドレスＹ10によって、ＲＡＭ２８
のアドレス領域（００００００００）2 から（０１１１
１１１１）2 までのデータを読み出すことができる。
１の読み出しクロック端子４から入力され、９ビットの
第３のカウンタ１４によってクロック数を計数される。
第３のカウンタ１４の計数データの上位７ビットの上位
に“０”をさらに追加し、得られた８ビットのデータを
第１のＦＩＦＯ読み出しアドレスＹ10とする。この第１
のＦＩＦＯ読み出しアドレスＹ10によって、ＲＡＭ２８
のアドレス領域（００００００００）2 から（０１１１
１１１１）2 までのデータを読み出すことができる。
【００２６】同様に、第２のＦＩＦＯの読み出しクロッ
クは、第２の読み出しクロック端子５から入力され、９
ビットの第４のカウンタ１５によってクロック数を計数
される。第４のカウンタ１５の計数データの上位７ビッ
トの上位に“１”をさらに追加し、得られた８ビットの
データを第２のＦＩＦＯ読み出しアドレスＹ13とする。
この第２のＦＩＦＯ読み出しアドレスＹ13によって、Ｒ
ＡＭ２８のアドレス領域（１０００００００）2 から
（１１１１１１１１）2 までのデータを読み出すことが
できる。また、第３のカウンタ１４及び第４のカウンタ
１５はダミービットを４ビットとしており、リセット端
子８からリセット信号Ｙ18が入力されると、計数データ
を３９２に初期化する。
クは、第２の読み出しクロック端子５から入力され、９
ビットの第４のカウンタ１５によってクロック数を計数
される。第４のカウンタ１５の計数データの上位７ビッ
トの上位に“１”をさらに追加し、得られた８ビットの
データを第２のＦＩＦＯ読み出しアドレスＹ13とする。
この第２のＦＩＦＯ読み出しアドレスＹ13によって、Ｒ
ＡＭ２８のアドレス領域（１０００００００）2 から
（１１１１１１１１）2 までのデータを読み出すことが
できる。また、第３のカウンタ１４及び第４のカウンタ
１５はダミービットを４ビットとしており、リセット端
子８からリセット信号Ｙ18が入力されると、計数データ
を３９２に初期化する。
【００２７】第２のセレクタ２４は、第１のＦＩＦＯ読
み出しアドレスＹ10又は第２のＦＩＦＯ読み出しアドレ
スＹ13のいずれかを、切替制御信号生成回路１１から出
力された信号Ｙ1 に従って、ＲＡＭ２８の読み出しアド
レス端子Ｒ＿ＡＤに選択出力する。信号Ｙ1 が“１”の
ときはアドレスＹ10を選択出力する一方、信号Ｙ1 が
“０”のときはアドレスＹ13を選択出力する。
み出しアドレスＹ10又は第２のＦＩＦＯ読み出しアドレ
スＹ13のいずれかを、切替制御信号生成回路１１から出
力された信号Ｙ1 に従って、ＲＡＭ２８の読み出しアド
レス端子Ｒ＿ＡＤに選択出力する。信号Ｙ1 が“１”の
ときはアドレスＹ10を選択出力する一方、信号Ｙ1 が
“０”のときはアドレスＹ13を選択出力する。
【００２８】また、第３のカウンタ１４の計数データの
下位２ビットＹ11は、第３のイネーブル信号生成回路２
０に入力され、第４のカウンタ１５の計数データの下位
２ビットＹ14は、第４のイネーブル信号生成回路２１に
入力される。第３のイネーブル信号生成回路２０は、第
２の切替制御信号Ｙ2 を用いて第１のＦＩＦＯ読み出し
イネーブル信号Ｙ12を生成する。一方、第４のイネーブ
ル信号生成回路２１は、第３の切替制御信号Ｙ3 を用い
て第２のＦＩＦＯ読み出しイネーブル信号Ｙ15を生成す
る。第１のＦＩＦＯ読み出しイネーブル信号Ｙ12と第２
のＦＩＦＯ読み出しイネーブル信号Ｙ15とは、第２の切
替制御信号Ｙ2 及び第３の切替制御信号Ｙ3 によって同
時に変化することがないように生成される。
下位２ビットＹ11は、第３のイネーブル信号生成回路２
０に入力され、第４のカウンタ１５の計数データの下位
２ビットＹ14は、第４のイネーブル信号生成回路２１に
入力される。第３のイネーブル信号生成回路２０は、第
２の切替制御信号Ｙ2 を用いて第１のＦＩＦＯ読み出し
イネーブル信号Ｙ12を生成する。一方、第４のイネーブ
ル信号生成回路２１は、第３の切替制御信号Ｙ3 を用い
て第２のＦＩＦＯ読み出しイネーブル信号Ｙ15を生成す
る。第１のＦＩＦＯ読み出しイネーブル信号Ｙ12と第２
のＦＩＦＯ読み出しイネーブル信号Ｙ15とは、第２の切
替制御信号Ｙ2 及び第３の切替制御信号Ｙ3 によって同
時に変化することがないように生成される。
【００２９】また、ＲＡＭ２８の読み出しイネーブル信
号入力端子ＲＥの入力は“０”に固定されており、ＲＡ
Ｍ２８は常に読み出し可能な状態になっている。
号入力端子ＲＥの入力は“０”に固定されており、ＲＡ
Ｍ２８は常に読み出し可能な状態になっている。
【００３０】ＲＡＭ２８は、読み出しアドレス端子Ｒ＿
ＡＤから入力されたアドレスに格納されている４ビット
のデータを、データ出力端子ＤＯＵＴからデータＹ22と
して出力する。データＹ22は、第１のパラレル／シリア
ル変換回路２６及び第２のパラレル／シリアル変換回路
２７に入力される。
ＡＤから入力されたアドレスに格納されている４ビット
のデータを、データ出力端子ＤＯＵＴからデータＹ22と
して出力する。データＹ22は、第１のパラレル／シリア
ル変換回路２６及び第２のパラレル／シリアル変換回路
２７に入力される。
【００３１】第１のパラレル／シリアル変換回路２６
は、データＹ22が第１のＦＩＦＯのデータであるか否か
を第１のＦＩＦＯ読み出しイネーブル信号Ｙ12によって
判別し、第１のＦＩＦＯのデータであるときはデータＹ
22を１ビットのデータＹ23に変換して出力する。データ
Ｙ23は、第１のデータ出力端子９から第１のＦＩＦＯの
データとして出力される。
は、データＹ22が第１のＦＩＦＯのデータであるか否か
を第１のＦＩＦＯ読み出しイネーブル信号Ｙ12によって
判別し、第１のＦＩＦＯのデータであるときはデータＹ
22を１ビットのデータＹ23に変換して出力する。データ
Ｙ23は、第１のデータ出力端子９から第１のＦＩＦＯの
データとして出力される。
【００３２】また、第２のパラレル／シリアル変換回路
２７は、データＹ22が第２のＦＩＦＯのデータであるか
否かを第２のＦＩＦＯ読み出しイネーブル信号Ｙ15によ
って判別し、第２のＦＩＦＯのデータであるときはデー
タＹ22を１ビットのデータＹ24に変換して出力する。デ
ータＹ24は、第２のデータ出力端子１０から第２のＦＩ
ＦＯのデータとして出力される。第１のパラレル／シリ
アル変換回路２６及び第２のパラレル／シリアル変換回
路２７によってデータ出力回路が構成されている。
２７は、データＹ22が第２のＦＩＦＯのデータであるか
否かを第２のＦＩＦＯ読み出しイネーブル信号Ｙ15によ
って判別し、第２のＦＩＦＯのデータであるときはデー
タＹ22を１ビットのデータＹ24に変換して出力する。デ
ータＹ24は、第２のデータ出力端子１０から第２のＦＩ
ＦＯのデータとして出力される。第１のパラレル／シリ
アル変換回路２６及び第２のパラレル／シリアル変換回
路２７によってデータ出力回路が構成されている。
【００３３】図３は、第１のパラレル／シリアル変換回
路２６の内部構成を示すブロック図である。データＹ22
の各ビットは、ラッチ３１ａ、３１ｂ、３１ｃ及び３１
ｄにそれぞれ入力され、第１のＦＩＦＯ読み出しイネー
ブル信号Ｙ12のタイミングでラッチされる。ラッチされ
た各ビットはセレクタ３２に入力され、第３のカウンタ
１４の計数データの下位２ビットＹ11の値に従って順次
選択出力される。例えば、データＹ11が（０，０）のと
きは、データＹ22の０ビットめの信号が選択出力され
る。なお、第２のパラレル／シリアル変換回路２７も同
様に構成される。
路２６の内部構成を示すブロック図である。データＹ22
の各ビットは、ラッチ３１ａ、３１ｂ、３１ｃ及び３１
ｄにそれぞれ入力され、第１のＦＩＦＯ読み出しイネー
ブル信号Ｙ12のタイミングでラッチされる。ラッチされ
た各ビットはセレクタ３２に入力され、第３のカウンタ
１４の計数データの下位２ビットＹ11の値に従って順次
選択出力される。例えば、データＹ11が（０，０）のと
きは、データＹ22の０ビットめの信号が選択出力され
る。なお、第２のパラレル／シリアル変換回路２７も同
様に構成される。
【００３４】図４は、図１に示す時分割ＦＩＦＯの動作
を示すタイミングチャートである。図４において、第１
のＦＩＦＯは、データが書き込まれ始めてからある時間
が経過した後にデータの読み出しが始まっている。ま
た、第２のＦＩＦＯは、データの書き込みと読み出しと
がほぼ同時に始まっているが、書き込みクロックよりも
読み出しクロックの周波数が低くなっている。
を示すタイミングチャートである。図４において、第１
のＦＩＦＯは、データが書き込まれ始めてからある時間
が経過した後にデータの読み出しが始まっている。ま
た、第２のＦＩＦＯは、データの書き込みと読み出しと
がほぼ同時に始まっているが、書き込みクロックよりも
読み出しクロックの周波数が低くなっている。
【００３５】本実施形態では、第３のカウンタ１４及び
第４のカウンタ１５にダミービットとして４ビットが設
定されているので、読み出しクロックが入力されてから
４回目の立ち上がりでデータの読み出しが始まってい
る。このダミービットの値は、第３のカウンタ１４及び
１５がリセット信号によって初期化されたときの値を変
更することにより、変更する事ができる。
第４のカウンタ１５にダミービットとして４ビットが設
定されているので、読み出しクロックが入力されてから
４回目の立ち上がりでデータの読み出しが始まってい
る。このダミービットの値は、第３のカウンタ１４及び
１５がリセット信号によって初期化されたときの値を変
更することにより、変更する事ができる。
【００３６】また、入力されるデータのワード数を変更
するには、各カウンタの計数値の最大値の設定を変更す
れば良い。また、書き込みクロック及び読み出しクロッ
クは、外部から非同期で与えられ、各カウンタの計数動
作のタイミングが重なってもＦＩＦＯとしての動作を行
うことができる。
するには、各カウンタの計数値の最大値の設定を変更す
れば良い。また、書き込みクロック及び読み出しクロッ
クは、外部から非同期で与えられ、各カウンタの計数動
作のタイミングが重なってもＦＩＦＯとしての動作を行
うことができる。
【００３７】ただし、第２の切替制御信号Ｙ2 及び第３
の切替制御信号Ｙ3 が、書き込みクロック及び読み出し
クロックの１周期間に少なくとも１回は生成されないと
ＦＩＦＯの切り替えが行えない。したがって、切替クロ
ックの周波数は、書き込みクロックと読み出しクロック
の最大周波数の１６倍以上にしないと時分割ができな
い。
の切替制御信号Ｙ3 が、書き込みクロック及び読み出し
クロックの１周期間に少なくとも１回は生成されないと
ＦＩＦＯの切り替えが行えない。したがって、切替クロ
ックの周波数は、書き込みクロックと読み出しクロック
の最大周波数の１６倍以上にしないと時分割ができな
い。
【００３８】
【発明の効果】以上説明したように、本発明によると、
ＲＡＭの記憶容量を有効に利用したＦＩＦＯを実現する
ことができるので、回路規模を小さくできると共にコス
トを低くすることができる。
ＲＡＭの記憶容量を有効に利用したＦＩＦＯを実現する
ことができるので、回路規模を小さくできると共にコス
トを低くすることができる。
【図１】本発明の一実施形態に係る時分割ＦＩＦＯの回
路図である。
路図である。
【図２】図１に示す切替制御信号生成回路の入出力信号
及び回路内部の信号の波形を示す図である。
及び回路内部の信号の波形を示す図である。
【図３】図１に示す第１のパラレル／シリアル変換回路
の内部構成を示す回路図である。
の内部構成を示す回路図である。
【図４】図１に示す時分割ＦＩＦＯの動作を示すタイミ
ングチャートである。
ングチャートである。
１１ 切替制御信号生成回路 １２ 第１のカウンタ １３ 第２のカウンタ １４ 第３のカウンタ １５ 第４のカウンタ １６ 第１のシリアル／パラレル変換回路 １７ 第２のシリアル／パラレル変換回路 １８ 第１のイネーブル信号生成回路 １９ 第２のイネーブル信号生成回路 ２０ 第３のイネーブル信号生成回路 ２１ 第４のイネーブル信号生成回路 ２２ 第１のセレクタ ２３ 論理回路 ２４ 第２のセレクタ ２５ 第３のセレクタ ２６ 第１のパラレル／シリアル変換回路 ２７ 第２のパラレル／シリアル変換回路 ２８ ＲＡＭ
Claims (4)
- 【請求項１】 単一のＲＡＭ（Random Access Memory）
を備え、前記ＲＡＭへのデータの書き込み及び前記ＲＡ
Ｍからのデータの読み出しを外部から与えられた時分割
用クロックを基にして時間的に切り替えることにより、
単一のＲＡＭでもって複数のＦＩＦＯ（First In First
Out メモリ）を構成したことを特徴とする時分割ＦＩ
ＦＯ。 - 【請求項２】 ＲＡＭを備えたＦＩＦＯであって、 前記ＦＩＦＯの入力データをシリアル／パラレル変換し
て前記ＲＡＭに書き込む一方、前記ＲＡＭから読み出さ
れたデータをパラレル／シリアル変換して前記ＦＩＦＯ
の出力データとすることを特徴とするＦＩＦＯ。 - 【請求項３】 単一のＲＡＭでもって、第１のＦＩＦＯ
及び第２のＦＩＦＯを構成する時分割ＦＩＦＯであっ
て、 外部から与えられた時分割用クロックを基にして、切替
制御信号を生成して出力する切替制御信号生成回路と、 前記第１のＦＩＦＯの書き込みクロックを計数する第１
のカウンタと、 前記第２のＦＩＦＯの書き込みクロックを計数する第２
のカウンタと、 前記第１のカウンタの計数データを基にして生成された
前記第１のＦＩＦＯの書き込みアドレス及び前記第２の
カウンタの計数データを基にして生成された前記第２の
ＦＩＦＯの書き込みアドレスのいずれか一方を前記切替
制御信号に従って選択し、前記ＲＡＭの書き込みアドレ
ス端子に入力する第１のセレクタと、 前記第１のＦＩＦＯの読み出しクロックを計数する第３
のカウンタと、 前記第２のＦＩＦＯの読み出しクロックを計数する第４
のカウンタと、 前記第３のカウンタの計数データを基にして生成された
前記第１のＦＩＦＯの読み出しアドレス及び前記第４の
カウンタの計数データを基にして生成された前記第２の
ＦＩＦＯの読み出しアドレスのいずれか一方を前記切替
制御信号に従って選択し、前記ＲＡＭの読み出しアドレ
ス端子に入力する第２のセレクタと、 前記第１のＦＩＦＯの入力データ及び前記第２のＦＩＦ
Ｏの入力データのいずれか一方を前記切替制御信号に従
って選択し、前記ＲＡＭのデータ入力端子に入力する第
３のセレクタと、 前記第１のＦＩＦＯの書き込みイネーブル信号を生成し
て出力する第１のイネーブル信号生成回路と、 前記第２のＦＩＦＯの書き込みイネーブル信号を生成し
て出力する第２のイネーブル信号生成回路と、 前記第１のＦＩＦＯの読み出しイネーブル信号を生成し
て出力する第３のイネーブル信号生成回路と、 前記第２のＦＩＦＯの読み出しイネーブル信号を生成し
て出力する第４のイネーブル信号生成回路と、 前記ＲＡＭのデータ出力端子から出力されたデータを、
前記第１のＦＩＦＯの出力データ又は前記第２のＦＩＦ
Ｏの出力データとして出力するデータ出力回路とを備
え、 前記ＲＡＭは、前記第１のＦＩＦＯの書き込みイネーブ
ル信号又は前記第２のＦＩＦＯの書き込みイネーブル信
号が書き込みイネーブル信号入力端子に入力されたと
き、データ入力端子から入力されたデータを書き込みア
ドレス端子に入力されたアドレスに格納する一方、読み
出しアドレス端子にアドレスが入力されたとき該アドレ
スに格納されているデータをデータ出力端子から出力
し、 前記データ出力回路は、前記ＲＡＭのデータ出力端子か
ら出力されたデータを、前記第１のＦＩＦＯの読み出し
イネーブル信号が入力されたときは前記第１のＦＩＦＯ
の出力データとして出力する一方、前記第２のＦＩＦＯ
の読み出しイネーブル信号が入力されたときは前記第２
のＦＩＦＯの出力データとして出力することを特徴とす
る時分割ＦＩＦＯ。 - 【請求項４】 請求項３に記載の時分割ＦＩＦＯにおい
て、 外部から１ビットずつ入力されるシリアルデータを複数
ビットのデータに変換して前記第１のＦＩＦＯの入力デ
ータとして前記第３のセレクタに出力する第１のシリア
ル／パラレル変換回路と、 外部から１ビットずつ入力されるシリアルデータを複数
ビットのデータに変換して前記第２のＦＩＦＯの入力デ
ータとして前記第３のセレクタに出力する第２のシリア
ル／パラレル変換回路とを更に備え、 前記データ出力回路は、 前記第１のＦＩＦＯの読み出しイネーブル信号が入力さ
れたとき、前記ＲＡＭのデータ出力端子から出力された
複数ビットのデータを１ビットずつのシリアルデータに
変換して前記第１のＦＩＦＯの出力データとして順次出
力する第１のパラレル／シリアル変換回路と、 前記第２のＦＩＦＯの読み出しイネーブル信号が入力さ
れたとき、前記ＲＡＭのデータ出力端子から出力された
複数ビットのデータを１ビットずつのシリアルデータに
変換して前記第２のＦＩＦＯの出力データとして順次出
力する第２のパラレル／シリアル変換回路とからなるこ
とを特徴とする時分割ＦＩＦＯ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1853396A JPH09212336A (ja) | 1996-02-05 | 1996-02-05 | 時分割ｆｉｆｏ及びｆｉｆｏ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1853396A JPH09212336A (ja) | 1996-02-05 | 1996-02-05 | 時分割ｆｉｆｏ及びｆｉｆｏ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09212336A true JPH09212336A (ja) | 1997-08-15 |
Family
ID=11974274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1853396A Pending JPH09212336A (ja) | 1996-02-05 | 1996-02-05 | 時分割ｆｉｆｏ及びｆｉｆｏ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09212336A (ja) |
-
1996
- 1996-02-05 JP JP1853396A patent/JPH09212336A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0676559A (ja) | ファーストインファーストアウトメモリ装置 | |
| KR100498233B1 (ko) | 선입선출 메모리 회로 및 그 구현 방법 | |
| JPH0391188A (ja) | Ｆｉｆｏメモリ | |
| JP3169639B2 (ja) | 半導体記憶装置 | |
| US5113368A (en) | Circuit for delaying at least one high bit rate binary data train | |
| JP3549756B2 (ja) | ブロックインターリーブ回路 | |
| JPH09212336A (ja) | 時分割ｆｉｆｏ及びｆｉｆｏ | |
| JPH04326138A (ja) | 高速メモリｉｃ | |
| JPS603714B2 (ja) | 可変長シフトレジスタ | |
| JPS5927624A (ja) | 論理変更可能な集積回路 | |
| US5500825A (en) | Parallel data outputting storage circuit | |
| US5577005A (en) | Circuit for using chip information | |
| JPS63136814A (ja) | デイジタル遅延回路 | |
| JP3057728B2 (ja) | 半導体記憶装置 | |
| JP2000341256A (ja) | エラスティック回路および集積回路 | |
| JP2945804B2 (ja) | 半導体記憶装置 | |
| JPH09274558A (ja) | Ｆｉｆｏ制御回路 | |
| JP2000011637A (ja) | Ｆｉｆｏ型記憶装置 | |
| JPH07261981A (ja) | Ｆｉｆｏ制御回路 | |
| JPH0393090A (ja) | ビデオメモリ | |
| JPH03263686A (ja) | 半導体記憶装置 | |
| JPH07161197A (ja) | 半導体記憶装置 | |
| JPH08329671A (ja) | 半導体遅延装置 | |
| JPH0652677A (ja) | Ｆｉｆｏメモリ | |
| JPH07105080A (ja) | 半導体集積回路 |