JP3034548B2 - 時間スイッチ - Google Patents
時間スイッチInfo
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- JP3034548B2 JP3034548B2 JP2038211A JP3821190A JP3034548B2 JP 3034548 B2 JP3034548 B2 JP 3034548B2 JP 2038211 A JP2038211 A JP 2038211A JP 3821190 A JP3821190 A JP 3821190A JP 3034548 B2 JP3034548 B2 JP 3034548B2
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- time switch
- time
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル時分割通話路のタイムスロッ
ト入れ替えのための時間スイッチに関するものである。
ト入れ替えのための時間スイッチに関するものである。
第４図は例えば、電子通信学会発行の「ディジタ交換
方式」などに示される従来の時分割スイッチを示すブロ
ック図である。41はディジタル符号化された音声情報等
を記憶する装置であり、データ入力端子，データ出力端
子、及びアドレス入力端子を備えたランダムアクセス可
能な通話路メモリである。42は通話メモリの書込番地を
指定するメモリであり、データ入力端子，データ出力端
子、及びアドレス入力端子を備えたランダムアクセス可
能な制御メモリである。43は通話メモリに書込まれてい
る音声情報などをカウンタにより順番にハイウェイに読
出す順番カウンタである。44は通話路メモリ41のデータ
入力端子に接続されたハイウェイ、45は通話路メモリ41
のデータ出力端子に接続された出ハイウェイである。
方式」などに示される従来の時分割スイッチを示すブロ
ック図である。41はディジタル符号化された音声情報等
を記憶する装置であり、データ入力端子，データ出力端
子、及びアドレス入力端子を備えたランダムアクセス可
能な通話路メモリである。42は通話メモリの書込番地を
指定するメモリであり、データ入力端子，データ出力端
子、及びアドレス入力端子を備えたランダムアクセス可
能な制御メモリである。43は通話メモリに書込まれてい
る音声情報などをカウンタにより順番にハイウェイに読
出す順番カウンタである。44は通話路メモリ41のデータ
入力端子に接続されたハイウェイ、45は通話路メモリ41
のデータ出力端子に接続された出ハイウェイである。
この時間スイッチの前段の一番端には発呼者の電話が
置かれ、後段の一番端には被呼者の電話が置かれる。発
呼者の電話はアナログ加入者線で加入者線インターフェ
イス装置に収容され、音声を標本化し多重される。多重
化された音声データは集線装置で集線され分配段通話を
装置の時間スイッチで交換される。時間スイッチ後段
は、今までとは反対の順序で分離され被呼者の電話に至
る。
置かれ、後段の一番端には被呼者の電話が置かれる。発
呼者の電話はアナログ加入者線で加入者線インターフェ
イス装置に収容され、音声を標本化し多重される。多重
化された音声データは集線装置で集線され分配段通話を
装置の時間スイッチで交換される。時間スイッチ後段
は、今までとは反対の順序で分離され被呼者の電話に至
る。
次に動作について説明する。時間スイッチは、発呼側
と被呼側の両者が互いに標本化された音声データを相手
の着信側のタイムスロット（tn）に変換することにより
通話を可能としている。
と被呼側の両者が互いに標本化された音声データを相手
の着信側のタイムスロット（tn）に変換することにより
通話を可能としている。
さらに、第４図に基づきタイムスロット（tn）が変換
される原理を述べる。発呼者の標本化された音声データ
は、入力ハイウェイの特定のタイムスロット（tn）に割
付けられ、通話路メモリへ格納される。この時の書込み
アドレスは、制御メモリに格納されているデータ（＃
ｎ）を用いる。一方で、通話路メモリに格納された標本
化された音声データは、順番カウンタによる読出しアド
レスで単純に昇順に出力ハイウェイに掃出される。従っ
て、制御メモリに格納されているデータ（＃ｎ）が昇順
でなければ、タイムスロットが変換される。
される原理を述べる。発呼者の標本化された音声データ
は、入力ハイウェイの特定のタイムスロット（tn）に割
付けられ、通話路メモリへ格納される。この時の書込み
アドレスは、制御メモリに格納されているデータ（＃
ｎ）を用いる。一方で、通話路メモリに格納された標本
化された音声データは、順番カウンタによる読出しアド
レスで単純に昇順に出力ハイウェイに掃出される。従っ
て、制御メモリに格納されているデータ（＃ｎ）が昇順
でなければ、タイムスロットが変換される。
第４図における通話路メモリと制御メモリを同一のワ
ード数と同一のビット数を有する共通のメモリで構成す
ると、通話路メモリ側はビット方向で９ビット（音声デ
ータ８ビット＋パリティビット）以上は不要であり、制
御メモリ側は後述する理由によりサイクルタイムを通話
路メモリの倍速動作させるか、２面用意してワード方向
で半分未仕様とするという共通化による無駄があった。
ード数と同一のビット数を有する共通のメモリで構成す
ると、通話路メモリ側はビット方向で９ビット（音声デ
ータ８ビット＋パリティビット）以上は不要であり、制
御メモリ側は後述する理由によりサイクルタイムを通話
路メモリの倍速動作させるか、２面用意してワード方向
で半分未仕様とするという共通化による無駄があった。
第４図における制御メモリには、通話路メモリに書込
みアドレスを与える以外に下記２項の機能が必要とな
る。
みアドレスを与える以外に下記２項の機能が必要とな
る。
（１）連続読出し中に通話路制御プロセッサより指示さ
れるアドレスで書込みを行う機能（ソフト書込み）。
れるアドレスで書込みを行う機能（ソフト書込み）。
（２）データ書込みの確実性を検査するため、連続動作
中に通話路制御プロセッサで指示されるアドレスで読出
しを行う機能（保守読出し）。
中に通話路制御プロセッサで指示されるアドレスで読出
しを行う機能（保守読出し）。
従って、制御メモリは、シーケンシャル読出しをしな
がら、ランダムアドレスで書込みと読出しが可能でなけ
ればならない。この為には、デュアルポートメモリ，ダ
ブルバッファ構成，リードライトサイクル高速化等の手
段が考えられる。しかし、デュアルポートメモリ及びダ
ブルバッファ構成では、メモリ規模が約２倍に増加し、
また消費電力も増加するという欠点があるし、リードラ
イトサイクルの高速化では多重度が大きくなると限界が
ある。
がら、ランダムアドレスで書込みと読出しが可能でなけ
ればならない。この為には、デュアルポートメモリ，ダ
ブルバッファ構成，リードライトサイクル高速化等の手
段が考えられる。しかし、デュアルポートメモリ及びダ
ブルバッファ構成では、メモリ規模が約２倍に増加し、
また消費電力も増加するという欠点があるし、リードラ
イトサイクルの高速化では多重度が大きくなると限界が
ある。
前記課題を解決するため本発明でなした手段のうち代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、通話路メモリと制御メモリを専用メモリ
としてワード数とビット数を必要最小限に抑え、通話路
メモリは、音声データ８ビット＋パリティビットの９ビ
ットとし、ｎワードの制御メモリは偶数と奇数アドレス
に分けn/2ワードの制御メモリを２面設ける構成とした
ものである。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、通話路メモリと制御メモリを専用メモリ
としてワード数とビット数を必要最小限に抑え、通話路
メモリは、音声データ８ビット＋パリティビットの９ビ
ットとし、ｎワードの制御メモリは偶数と奇数アドレス
に分けn/2ワードの制御メモリを２面設ける構成とした
ものである。
上記した手段によれば、通話路メモリのメモリ規模を
大幅に削減でき、かつ制御メモリはデュアルポートやダ
ブルバッファ構成のように2nワードのメモリ相当のハー
ドを必要とせずに、ｎワードのメモリで制御メモリの機
能を実現することができる。又、メモリのリードライト
サイクルはタイムスロット周期と同一にすることができ
る。
大幅に削減でき、かつ制御メモリはデュアルポートやダ
ブルバッファ構成のように2nワードのメモリ相当のハー
ドを必要とせずに、ｎワードのメモリで制御メモリの機
能を実現することができる。又、メモリのリードライト
サイクルはタイムスロット周期と同一にすることができ
る。
第１図に、この発明が適用された時間スイッチLSiの
一実施例のブロック図を又、第２図には第１図の動作原
理を示すタイムチャートを示す。また、第３図に、第１
図の時間スイッチLSiに含まれる他の機能ブロック図を
示す。これらの図をもとに、この実施例の時分割スイッ
チLSiの構成及び動作の概要ならびにその特徴について
説明する。なお、第１図の各ブロックを構成する回路素
子は公知の半導体集積回路の製造技術によって、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上に形成される。
一実施例のブロック図を又、第２図には第１図の動作原
理を示すタイムチャートを示す。また、第３図に、第１
図の時間スイッチLSiに含まれる他の機能ブロック図を
示す。これらの図をもとに、この実施例の時分割スイッ
チLSiの構成及び動作の概要ならびにその特徴について
説明する。なお、第１図の各ブロックを構成する回路素
子は公知の半導体集積回路の製造技術によって、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上に形成される。
この実施例の時間スイッチLSiは、特に制限されない
が、電話用ディジタル時分割交換機装置に含まれる。第
１図の実施例では、２の奇数面制御メモリと３の偶数面
制御メモリを、特に制限されないが、10と11と12に示す
セレクタとその切換制御信号を発生する５のSELCONTで
切換制御をする。
が、電話用ディジタル時分割交換機装置に含まれる。第
１図の実施例では、２の奇数面制御メモリと３の偶数面
制御メモリを、特に制限されないが、10と11と12に示す
セレクタとその切換制御信号を発生する５のSELCONTで
切換制御をする。
まず、メモリの面構成について説明する。多重度ｎの
データｍビットの場合、通話路メモリはｎワード×ｍ
（ｍ＋パリティでも可）ビットの２面構成とし、制御メ
モリはn/2ワード×log2n（log2n＋パリティでも可）ビ
ットの２面構成とする。
データｍビットの場合、通話路メモリはｎワード×ｍ
（ｍ＋パリティでも可）ビットの２面構成とし、制御メ
モリはn/2ワード×log2n（log2n＋パリティでも可）ビ
ットの２面構成とする。
次に、第２図のタイムチャートを用いて制御メモリの
動作原理について説明する。シーケンシャル読出しの為
SELCONTは、順序カウンターの最下位ビットの1/0を判断
し、タイムスロット毎に切換わるOESEL信号を発生し、
選択面に対してはチップイネーブル（OCE/ECE）が１レ
ベルとなり、非選択面に対してはチップイネーブル（OC
E/ECE）が０レベルとなるように制御する。（場合Ｉ） 次に上述のシーケンシャル読出し処理中に、ランダム
アドレスに対し読出し（R/W＝Ｈ）と書込み（R/W＝Ｌ）
が発生したときの処理について２つの場合に分類して述
べる。２つの場合とは、シーケンシャル読出し中の制御
メモリ面と異なる制御メモリ面に対しアクセスオーダー
が発生する場合（場合IIIと場合IV）と、シーケンシャ
ル読出し中の制御メモリ面と同一の制御メモリ面に対し
アクセスオーダーが発生する場合（場合IIと場合Ｖ）で
ある。前者の場合は、非選択制御アドレス面に対するオ
ーダであるから、（ロ）１と（ハ）１のタイミングで容
易に書込めるし、同様に（ロ）２と（ハ）２のタイミン
グで容易に読出せる。後者の場合は、制御信号OESELに
より選択され読出しが行われている制御面に対し、書込
みあるいは読出しをしなければならないので、デュアル
ポートメモリ以外では現実不可能である。そこで、13と
15の保持ラッチにアドレスとデータを保持しておき、シ
ーケンシャル読出し面が他の制御メモリ面に切換わった
ところの（イ）１と（ニ）１で書込みあるいは（イ）２
と（ニ）２で読出しを行う。
動作原理について説明する。シーケンシャル読出しの為
SELCONTは、順序カウンターの最下位ビットの1/0を判断
し、タイムスロット毎に切換わるOESEL信号を発生し、
選択面に対してはチップイネーブル（OCE/ECE）が１レ
ベルとなり、非選択面に対してはチップイネーブル（OC
E/ECE）が０レベルとなるように制御する。（場合Ｉ） 次に上述のシーケンシャル読出し処理中に、ランダム
アドレスに対し読出し（R/W＝Ｈ）と書込み（R/W＝Ｌ）
が発生したときの処理について２つの場合に分類して述
べる。２つの場合とは、シーケンシャル読出し中の制御
メモリ面と異なる制御メモリ面に対しアクセスオーダー
が発生する場合（場合IIIと場合IV）と、シーケンシャ
ル読出し中の制御メモリ面と同一の制御メモリ面に対し
アクセスオーダーが発生する場合（場合IIと場合Ｖ）で
ある。前者の場合は、非選択制御アドレス面に対するオ
ーダであるから、（ロ）１と（ハ）１のタイミングで容
易に書込めるし、同様に（ロ）２と（ハ）２のタイミン
グで容易に読出せる。後者の場合は、制御信号OESELに
より選択され読出しが行われている制御面に対し、書込
みあるいは読出しをしなければならないので、デュアル
ポートメモリ以外では現実不可能である。そこで、13と
15の保持ラッチにアドレスとデータを保持しておき、シ
ーケンシャル読出し面が他の制御メモリ面に切換わった
ところの（イ）１と（ニ）１で書込みあるいは（イ）２
と（ニ）２で読出しを行う。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、この実施例
において、シーケンシャル動作は読出しだけに限定され
る書込みであってもかまわない。又、時分割スイッチの
制御メモリだけに限定されず、各種メモリにおいて偶数
アドレスと奇数アドレスを分けデュアルポート動作が可
能となる。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、この実施例
において、シーケンシャル動作は読出しだけに限定され
る書込みであってもかまわない。又、時分割スイッチの
制御メモリだけに限定されず、各種メモリにおいて偶数
アドレスと奇数アドレスを分けデュアルポート動作が可
能となる。
第３図に、シーケンシャル読出し中にランダムな書込
みと読出しが可能となるように制御メモリを偶数面と奇
数面に分割した時間スイッチの実施例のブロック図を示
す。
みと読出しが可能となるように制御メモリを偶数面と奇
数面に分割した時間スイッチの実施例のブロック図を示
す。
１の直並列変換器と２の並直列変換器は各々独立に制
御可能でありハイウェイは入出力独立にパラレルモード
とシリアルモードが選択可能となる。８と９のセレクタ
により通話路メモリは、７の順番カウンターにより標本
化された音声データを書込み５と６の制御メモリのデー
タにより読出すシーケンシャルライト・ランダムリード
モードと、５と６の制御メモリのデータにより標本化さ
れた音声データを書込み７の順番カウンターにより読出
すランダムライト・シーケンシャルリードが可能とな
る。制御メモリのデータの最下位ビットを16の非反転バ
ッファーにより通話路メモリを駆動するか17の反転バッ
ファーにより通話路メモリを駆動するか選択可能である
ため本時間スイッチLSiを２個使用した対制御が可能で
ある。２と３と通話路メモリを２面備えるダブルバッフ
ァーメモリ構成とし、同一フレーム周期内においては各
々の通話路メモリは書込み専用または読出し専用となる
ため、入力したフレームと必ず同一フレームに出力され
るので、タイムスロット順序が保証され多元呼の交換が
可能となる。制御メモリのデータは、DATA OUTから外
部読出しが可能なため、各種の保持メモリとして使用で
きる。18乃至22はパリティチェック回路であり、23はパ
リティ発生回路である。20と23は擬正常機能（故意にパ
リティーを誤る）を内蔵する。７の順番カウンターに入
力するクロック周波数を変えると通話路メモリと制御メ
モリの同一フレーム内で使用するワード数が変わり、多
重度が可変となる。
御可能でありハイウェイは入出力独立にパラレルモード
とシリアルモードが選択可能となる。８と９のセレクタ
により通話路メモリは、７の順番カウンターにより標本
化された音声データを書込み５と６の制御メモリのデー
タにより読出すシーケンシャルライト・ランダムリード
モードと、５と６の制御メモリのデータにより標本化さ
れた音声データを書込み７の順番カウンターにより読出
すランダムライト・シーケンシャルリードが可能とな
る。制御メモリのデータの最下位ビットを16の非反転バ
ッファーにより通話路メモリを駆動するか17の反転バッ
ファーにより通話路メモリを駆動するか選択可能である
ため本時間スイッチLSiを２個使用した対制御が可能で
ある。２と３と通話路メモリを２面備えるダブルバッフ
ァーメモリ構成とし、同一フレーム周期内においては各
々の通話路メモリは書込み専用または読出し専用となる
ため、入力したフレームと必ず同一フレームに出力され
るので、タイムスロット順序が保証され多元呼の交換が
可能となる。制御メモリのデータは、DATA OUTから外
部読出しが可能なため、各種の保持メモリとして使用で
きる。18乃至22はパリティチェック回路であり、23はパ
リティ発生回路である。20と23は擬正常機能（故意にパ
リティーを誤る）を内蔵する。７の順番カウンターに入
力するクロック周波数を変えると通話路メモリと制御メ
モリの同一フレーム内で使用するワード数が変わり、多
重度が可変となる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、通話路メモリと制御メモリを専用化す
ることでまず通話路メモリのビット数を削減しメモリ規
模を最適化し、さらに制御メモリを奇数面と偶数面に分
けてシーケンシャル読出し中に、ランダムアドレスへの
書込みと読出しを可能にしたことで、デュアルポートメ
モリやダブルバッファー構成のようにメモリセル面積や
消費電力を増加させることなく、又リード・ライトサイ
クルを高速化させる必要もなく（通話路メモリと同速度
でよい）なり、最小面積で時間スイッチを実現でき、こ
れにより時間スイッチとして具備しなければならない他
の機能をも搭載することが可能となる。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、通話路メモリと制御メモリを専用化す
ることでまず通話路メモリのビット数を削減しメモリ規
模を最適化し、さらに制御メモリを奇数面と偶数面に分
けてシーケンシャル読出し中に、ランダムアドレスへの
書込みと読出しを可能にしたことで、デュアルポートメ
モリやダブルバッファー構成のようにメモリセル面積や
消費電力を増加させることなく、又リード・ライトサイ
クルを高速化させる必要もなく（通話路メモリと同速度
でよい）なり、最小面積で時間スイッチを実現でき、こ
れにより時間スイッチとして具備しなければならない他
の機能をも搭載することが可能となる。
第１図は、この発明が適用された時間スイッチLSiのメ
モリ構成を示すブロック図。 第２図は、第１図の動作原理を説明するタイムチャー
ト。 第３図は、第１図のメモリ構成を用いたLSiを含む時間
スイッチ全体のブロック図。 第４図は、従来の時間スイッチLSiのメモリ構成を示す
ブロック図。 SEL……セレクタ、Ｌ……ラッチ、 S/P……直並列変換器、P/S……並直列変換器、 SPM……通話路メモリ、CM……制御メモリ、 P/C……パリティチェック回路、 P/G……パリティ発生回路、 CNT……順序カウンター。
モリ構成を示すブロック図。 第２図は、第１図の動作原理を説明するタイムチャー
ト。 第３図は、第１図のメモリ構成を用いたLSiを含む時間
スイッチ全体のブロック図。 第４図は、従来の時間スイッチLSiのメモリ構成を示す
ブロック図。 SEL……セレクタ、Ｌ……ラッチ、 S/P……直並列変換器、P/S……並直列変換器、 SPM……通話路メモリ、CM……制御メモリ、 P/C……パリティチェック回路、 P/G……パリティ発生回路、 CNT……順序カウンター。
フロントページの続き (56)参考文献 特開 昭58−137391（ＪＰ，Ａ) 特開 昭62−53096（ＪＰ，Ａ) 特開 昭62−51898（ＪＰ，Ａ) 特開 昭63−1294（ＪＰ，Ａ) 特開 昭64−41599（ＪＰ，Ａ) 特開 昭55−67264（ＪＰ，Ａ) 特開 昭54−52910（ＪＰ，Ａ) 特開 昭61−245693（ＪＰ，Ａ) 特開 昭63−262999（ＪＰ，Ａ) 特開 昭64−60189（ＪＰ，Ａ) 特開 昭55−73192（ＪＰ，Ａ) 特開 昭55−73191（ＪＰ，Ａ) 特開 昭53−107206（ＪＰ，Ａ) 特開 昭57−2191（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04Q 11/04 H04Q 3/52 101
Claims (9)
- 【請求項１】通話路メモリと制御メモリとを同一チップ
上にLSI化した時間スイッチにおいて、通話路メモリと
制御メモリとを同一のワード数とビット数とせず最適化
し、且つ、制御メモリは偶数面と奇数面とに分け各々独
立に書き込みと読み出しとを可能とすることを特徴とす
る時間スイッチ。 - 【請求項２】請求項１記載の時間スイッチにおいて、通
話路メモリの前段に直並列変換器を、後段に並直列変換
器を内蔵し、各々が独立に制御できることで、入出力独
立にシリアルHWとパラレルHWのモード切替が可能なこと
を特徴とする時間スイッチ。 - 【請求項３】請求項１記載の時間スイッチにおいて、通
話路メモリの書込みを制御メモリで読み出しを順番カウ
ンターで行うランダムライト・シーケンシャルリード方
式と、通話路メモリの書込みを順番カウンターで読み出
しを制御メモリで行うシーケンシャルライト・ランダム
リード方式の２つの方式が切替可能なことを特徴とする
時間スイッチ。 - 【請求項４】請求項３記載の時間スイッチにおいて制御
メモリのデータの最下位ビットを反転する機能を内蔵す
ることで時分割スイッチ〜空間分割スイッチ〜時分割ス
イッチの構成で、２つの時分割スイッチに対して同一の
制御内容を制御メモリに書き込んで一定の関係（2nと2n
＋１）を持たせて対して制御する対制御機能を有するこ
とを特徴とする時間スイッチ。 - 【請求項５】請求項１記載の時間スイッチにおいて、通
話路メモリは同一メモリを２面備え、一方のメモリ面は
他方のメモリ面と反対になるようにフレーム面に読み出
しと書込みを切り替えるダブルバッファメモリ構成と
し、つねに一つ前のフレームのデータを読出すことによ
り多元呼内のタイムスロットの時間順序を保全し、さら
に、かつこれら２面ある通話路メモリの初期化に際して
は、２面同時に初期化することで、初期化所要時間を１
フレームとすることを特徴とする時間スイッチ。 - 【請求項６】請求項１記載の時間スイッチにおいて、制
御メモリは外部読み出しができ、この時奇数面と偶数面
は連続したメモリとして一般のメモリと同様に動作する
ことを特徴とする時間スイッチ。 - 【請求項７】請求項１記載の時間スイッチにおいて、通
話路メモリのデータの入力部と出力部でパリティチェッ
クを内蔵し、データ入力部では正常パリティと擬正常パ
リティを発生し、さらにメモリの入力データとアドレス
にパリティチェックをし、出力データのパリティチェッ
ク結果を反転と非反転することを選択することを特徴と
する時間スイッチ。 - 【請求項８】請求項１記載の時間スイッチにおいて、１
フレーム内の多重度は入力クロック周波数に比例し最大
値まで可変であることを特徴とする時間スイッチ。 - 【請求項９】請求項６記載の時間スイッチにおいて、制
御メモリ外部読み出しを行うときのメモリワード数が、
入力クロック周波数に比例し最大ワードまで可変である
ことを特徴とする時間スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038211A JP3034548B2 (ja) | 1990-02-21 | 1990-02-21 | 時間スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038211A JP3034548B2 (ja) | 1990-02-21 | 1990-02-21 | 時間スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03243097A JPH03243097A (ja) | 1991-10-30 |
| JP3034548B2 true JP3034548B2 (ja) | 2000-04-17 |
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ID=12518984
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| Application Number | Title | Priority Date | Filing Date |
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| JP2038211A Expired - Fee Related JP3034548B2 (ja) | 1990-02-21 | 1990-02-21 | 時間スイッチ |
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| Country | Link |
|---|---|
| JP (1) | JP3034548B2 (ja) |
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1990
- 1990-02-21 JP JP2038211A patent/JP3034548B2/ja not_active Expired - Fee Related
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| JPH03243097A (ja) | 1991-10-30 |
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