JP2002328803A - データ変換装置及びデータ変換方法 - Google Patents
データ変換装置及びデータ変換方法Info
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Abstract
(57)【要約】
【課題】 ＣＰＵを有した電子装置内で、複数のビット
演算をそれぞれ単独に行なうことができるにも拘らず、
レジスタの使用数を最小にするビット演算回路を実現す
る。 【解決手段】 ＭＰＵ１０１に接続されたデータバス１
０９からのデータを複数の演算回路１２，１３，１４に
入力してビット演算ＡＢＣを行なうとともに、その演算
回路１２，１３，１４の出力を上記ＭＣＰＵ１０１から
のアドレス信号を選択信号としてデータセレクタ１５に
より選択し、その選択した出力をＭＰＵ１０１からのチ
ップセレクト信号及びライト信号でラッチし、そのラッ
チした出力をレジスタ１６に入力し、そのレジスタ１６
の出力を３ステート回路１０６によりＭＰＵ１０１から
のチップセレクト信号及びリード信号でデータバス１０
９に出力する。
演算をそれぞれ単独に行なうことができるにも拘らず、
レジスタの使用数を最小にするビット演算回路を実現す
る。 【解決手段】 ＭＰＵ１０１に接続されたデータバス１
０９からのデータを複数の演算回路１２，１３，１４に
入力してビット演算ＡＢＣを行なうとともに、その演算
回路１２，１３，１４の出力を上記ＭＣＰＵ１０１から
のアドレス信号を選択信号としてデータセレクタ１５に
より選択し、その選択した出力をＭＰＵ１０１からのチ
ップセレクト信号及びライト信号でラッチし、そのラッ
チした出力をレジスタ１６に入力し、そのレジスタ１６
の出力を３ステート回路１０６によりＭＰＵ１０１から
のチップセレクト信号及びリード信号でデータバス１０
９に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、特にＣＰＵとして
マイクロプロセッサ（ＭＰＵ）を使用した電子装置にお
けるデータ変換装置及びデータ変換方法に関するもので
ある。
マイクロプロセッサ（ＭＰＵ）を使用した電子装置にお
けるデータ変換装置及びデータ変換方法に関するもので
ある。
【０００２】
【従来の技術】一般的に、電子装置におけるＭＰＵ内の
ＡＬＵでは汎用的な演算しか行なわないので、ビット演
算をＭＰＵ内で行なうと多大のステップ数がかかる。そ
こで、ＡＳＩＣ内にビット演算を実現したワイヤーロジ
ックを含んだ形のビット演算レジスタを用意し、このレ
ジスタに対してライト及びリード動作を行なうことで、
所望のビット演算を高速に行なうことが提案されてい
る。
ＡＬＵでは汎用的な演算しか行なわないので、ビット演
算をＭＰＵ内で行なうと多大のステップ数がかかる。そ
こで、ＡＳＩＣ内にビット演算を実現したワイヤーロジ
ックを含んだ形のビット演算レジスタを用意し、このレ
ジスタに対してライト及びリード動作を行なうことで、
所望のビット演算を高速に行なうことが提案されてい
る。
【０００３】図８はこのようなデータ変換装置の従来の
回路構成を示すブロック図である。同図中、１０１はＭ
ＰＵ、１０２はデコーダー、１０３，１０４，１０５は
特珠レジスタ（ＡＢＣ）、１０６，１０７，１０８はト
ライステートバッファ、１０９はデータバス、１１０は
アドレスバス、１１１はライト信号、１１２はリード信
号、１１３〜１１５はストローブ信号、１１６〜１１８
はアウトプットイネーブル信号である。
回路構成を示すブロック図である。同図中、１０１はＭ
ＰＵ、１０２はデコーダー、１０３，１０４，１０５は
特珠レジスタ（ＡＢＣ）、１０６，１０７，１０８はト
ライステートバッファ、１０９はデータバス、１１０は
アドレスバス、１１１はライト信号、１１２はリード信
号、１１３〜１１５はストローブ信号、１１６〜１１８
はアウトプットイネーブル信号である。
【０００４】図９は上記特殊レジスタ（ＡＢＣ）１０
３，１０４，１０５の一例を示す図であり、レジスタ１
０３を代表して示している。同図中、１１９はレジスタ
である。ここでは、ビット配置を逆にする特殊レジスタ
の例を示しており、入力側データＳＤ０〜ＳＤ１５をレ
ジスタ入力Ｄ０〜Ｄ１５に対し、Ｄ０＝ＳＤ１５、Ｄ１
＝ＳＤ１４、・・・、Ｄ１５＝ＳＤ０というように結線
している。
３，１０４，１０５の一例を示す図であり、レジスタ１
０３を代表して示している。同図中、１１９はレジスタ
である。ここでは、ビット配置を逆にする特殊レジスタ
の例を示しており、入力側データＳＤ０〜ＳＤ１５をレ
ジスタ入力Ｄ０〜Ｄ１５に対し、Ｄ０＝ＳＤ１５、Ｄ１
＝ＳＤ１４、・・・、Ｄ１５＝ＳＤ０というように結線
している。
【０００５】この特殊レジスタにデータを書き込み、読
み出すと、データ配列を逆にすることが可能である。こ
のように、特珠レジスタを必要な演算の数だけ用意する
ことによって、所望の演算を高速に実行することを可能
にしている。
み出すと、データ配列を逆にすることが可能である。こ
のように、特珠レジスタを必要な演算の数だけ用意する
ことによって、所望の演算を高速に実行することを可能
にしている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のデータ変換装置にあっては、複数の種類の
ビット演算が必要な場合に、各ビット演算毎にビット演
算レジスタを備えなければならないので、ＡＳＩＣ内に
多大のリソースを要する。特に、ＡＳＩＣとして高集積
ＰＬＤを使用することが増えているが、高集積ＰＬＤで
はレジスタ数の制限が厳しいので、レジスタを多く使う
と予定した高集積ＰＬＤ内に配置配線することが不可能
になってしまう。
ような従来のデータ変換装置にあっては、複数の種類の
ビット演算が必要な場合に、各ビット演算毎にビット演
算レジスタを備えなければならないので、ＡＳＩＣ内に
多大のリソースを要する。特に、ＡＳＩＣとして高集積
ＰＬＤを使用することが増えているが、高集積ＰＬＤで
はレジスタ数の制限が厳しいので、レジスタを多く使う
と予定した高集積ＰＬＤ内に配置配線することが不可能
になってしまう。
【０００７】また、複数のビット演算の全てを同時に行
なうビット演算レジスタを作ってしまうと、各ビット演
算単独で使用することができなくなってしまう。
なうビット演算レジスタを作ってしまうと、各ビット演
算単独で使用することができなくなってしまう。
【０００８】本発明の目的は、複数のビット演算をそれ
ぞれ単独に行なうことができるにも拘らず、レジスタの
使用数を最小にするビット演算回路を実現したデータ変
換装置及びデータ変換方法を提供することにある。
ぞれ単独に行なうことができるにも拘らず、レジスタの
使用数を最小にするビット演算回路を実現したデータ変
換装置及びデータ変換方法を提供することにある。
【０００９】また、複数のビット演算から所望の種類の
みを選択し、組み合わせて実行することができるビット
演算回路を実現したデータ変換装置及びデータ変換方法
を提供することにある。
みを選択し、組み合わせて実行することができるビット
演算回路を実現したデータ変換装置及びデータ変換方法
を提供することにある。
【００１０】
【課題を解決するための手段】本発明に係るデータ変換
装置は、ＣＰＵを有した電子装置内のデータ変換装置で
あって、ＣＰＵに接続されたデータバスからのデータを
入力してビット演算を行なう複数の演算回路と、その演
算回路の出力を入力し前記ＣＰＵからのアドレス信号を
選択信号として該演算回路の出力を選択するセレタタ回
路と、そのセレクタ回路の出力を入力して前記ＣＰＵか
らのチップセレクト信号及びライト信号でラッチするレ
ジスタ回路と、そのレジスタ回路の出力を入力して前記
ＣＰＵからのチップセレクト信号及びリード信号で前記
データバスに出力する３ステート回路とから構成したし
たものである。
装置は、ＣＰＵを有した電子装置内のデータ変換装置で
あって、ＣＰＵに接続されたデータバスからのデータを
入力してビット演算を行なう複数の演算回路と、その演
算回路の出力を入力し前記ＣＰＵからのアドレス信号を
選択信号として該演算回路の出力を選択するセレタタ回
路と、そのセレクタ回路の出力を入力して前記ＣＰＵか
らのチップセレクト信号及びライト信号でラッチするレ
ジスタ回路と、そのレジスタ回路の出力を入力して前記
ＣＰＵからのチップセレクト信号及びリード信号で前記
データバスに出力する３ステート回路とから構成したし
たものである。
【００１１】また、上記セレクタ回路はシリーズ接続し
た各演算回路の後段に介装し、レジスタ回路はＳＲＡＭ
で構成したものである。
た各演算回路の後段に介装し、レジスタ回路はＳＲＡＭ
で構成したものである。
【００１２】また本発明に係るデータ変換装置は、ＣＰ
Ｕを有した電子装置内のデータ変換装置であって、ＣＰ
Ｕに接続されたデータバスからのデータをラッチしたレ
ジスタ回路の出力を入力してビット演算を行なう複数の
演算回路と、その演算回路の出力を入力し前記ＣＰＵか
らのアドレス信号を選択信号として選択するセレクタ回
路と、そのセレクタ回路の出力を入力して前記ＣＰＵか
らのチップセレクト信号及びリード信号で前記データバ
スに出力する３ステート回路とから構成したものであ
る。
Ｕを有した電子装置内のデータ変換装置であって、ＣＰ
Ｕに接続されたデータバスからのデータをラッチしたレ
ジスタ回路の出力を入力してビット演算を行なう複数の
演算回路と、その演算回路の出力を入力し前記ＣＰＵか
らのアドレス信号を選択信号として選択するセレクタ回
路と、そのセレクタ回路の出力を入力して前記ＣＰＵか
らのチップセレクト信号及びリード信号で前記データバ
スに出力する３ステート回路とから構成したものであ
る。
【００１３】また、上記セレクタ回路はシリーズ接続し
た各演算回路の後段に介装し、レジスタ回路はＳＲＡＭ
で構成したものである。
た各演算回路の後段に介装し、レジスタ回路はＳＲＡＭ
で構成したものである。
【００１４】本発明に係るデータ変換方法は、ＣＰＵを
有した電子装置内のデータ変換方法であって、ＣＰＵに
接続されたデータバスからのデータを複数の演算回路に
入力してビット演算を行なうとともに、その演算回路の
出力を前記ＣＰＵからのアドレス信号を選択信号として
選択し、その選択した出力を前記ＣＰＵからのチップセ
レクト信号及びライト信号でラッチし、そのラッチした
出力をレジスタ回路に入力し、そのレジスタ回路の出力
を３ステート回路により前記ＣＰＵからのチップセレク
ト信号及びリード信号で前記データバスに出力するよう
にしたものである。
有した電子装置内のデータ変換方法であって、ＣＰＵに
接続されたデータバスからのデータを複数の演算回路に
入力してビット演算を行なうとともに、その演算回路の
出力を前記ＣＰＵからのアドレス信号を選択信号として
選択し、その選択した出力を前記ＣＰＵからのチップセ
レクト信号及びライト信号でラッチし、そのラッチした
出力をレジスタ回路に入力し、そのレジスタ回路の出力
を３ステート回路により前記ＣＰＵからのチップセレク
ト信号及びリード信号で前記データバスに出力するよう
にしたものである。
【００１５】また本発明に係るデータ変換方法は、ＣＰ
Ｕを有した電子装置内のデータ変換方法であって、ＣＰ
Ｕに接続されたデータバスからのデータをレジスタ回路
によりラッチし、そのレジスタ回路の出力を複数の演算
回路に入力してビット演算を行なうとともに、その演算
回路の出力を前記ＣＰＵからのアドレス信号を選択信号
として選択し、その選択した出力を３ステート回路によ
り前記ＣＰＵからのチップセレクト信号及びリード信号
で前記データバスに出力するようにしたものである。
Ｕを有した電子装置内のデータ変換方法であって、ＣＰ
Ｕに接続されたデータバスからのデータをレジスタ回路
によりラッチし、そのレジスタ回路の出力を複数の演算
回路に入力してビット演算を行なうとともに、その演算
回路の出力を前記ＣＰＵからのアドレス信号を選択信号
として選択し、その選択した出力を３ステート回路によ
り前記ＣＰＵからのチップセレクト信号及びリード信号
で前記データバスに出力するようにしたものである。
【００１６】
【発明の実施の形態】以下、本発明の実施例を図面につ
いて説明する。
いて説明する。
【００１７】図１は本発明の第１実施例の回路構成を示
すブロック図であり、図８と同一符号は同一構成要素を
示している。同図中、１１はＭＰＵ１０１とアドレスバ
ス１１０で接続されたデコーダーで、ＭＰＵ（ＣＰＵ）
１０１からライト信号１１１及びリード信号１１２が入
力される。１２はワイヤード論理によってビット演算Ａ
を行なう演算回路、同様に１３，１４はそれぞれビット
演算Ｂ，Ｃを行なう演算回路で、これらの演算回路１
２，１３，１４はＭＰＵ１０１とデータバス１０９で接
続されている。
すブロック図であり、図８と同一符号は同一構成要素を
示している。同図中、１１はＭＰＵ１０１とアドレスバ
ス１１０で接続されたデコーダーで、ＭＰＵ（ＣＰＵ）
１０１からライト信号１１１及びリード信号１１２が入
力される。１２はワイヤード論理によってビット演算Ａ
を行なう演算回路、同様に１３，１４はそれぞれビット
演算Ｂ，Ｃを行なう演算回路で、これらの演算回路１
２，１３，１４はＭＰＵ１０１とデータバス１０９で接
続されている。
【００１８】１５は演算回路１２，１３，１４の出力を
入力するデータセレタタで、ＭＰＵ１０１からのアドレ
ス信号を選択信号として選択する。１６は選択されたデ
ータセレクタ１５の出力を入力してＭＰＵ１０１からの
チップセレクト信号及びライト（ＷＲＩＴＥ）信号でラ
ッチするレジスタ（回路）で、このレジスタ１６の出力
は３ステート回路１０６によりＭＰＵ１０１からのチッ
プセレクト信号及びリード（ＲＥＡＤ）信号でデータバ
ス１０９に出力される。
入力するデータセレタタで、ＭＰＵ１０１からのアドレ
ス信号を選択信号として選択する。１６は選択されたデ
ータセレクタ１５の出力を入力してＭＰＵ１０１からの
チップセレクト信号及びライト（ＷＲＩＴＥ）信号でラ
ッチするレジスタ（回路）で、このレジスタ１６の出力
は３ステート回路１０６によりＭＰＵ１０１からのチッ
プセレクト信号及びリード（ＲＥＡＤ）信号でデータバ
ス１０９に出力される。
【００１９】１７はデコーダー１１からのストローブ
（ＳＴＲＯＢＥ）信号、１８はデコーダー１１からのア
ウトプットイネーブル（ＯＵＴＰＵＴＥＮＡＢＬＥ）信
号、１９は演算回路１２の出力データ、２０は演算回路
１３の出力データ、２１は演算回路１４の出力データ、
２２はセレクタ１５の出力データである。
（ＳＴＲＯＢＥ）信号、１８はデコーダー１１からのア
ウトプットイネーブル（ＯＵＴＰＵＴＥＮＡＢＬＥ）信
号、１９は演算回路１２の出力データ、２０は演算回路
１３の出力データ、２１は演算回路１４の出力データ、
２２はセレクタ１５の出力データである。
【００２０】図２は本実施例のビット演算Ａを行なう演
算回路１２を示す図である。本回路は、データ配列を逆
にする回路である。
算回路１２を示す図である。本回路は、データ配列を逆
にする回路である。
【００２１】図３は本実施例のビット演算Ｂを行なう演
算回路１３を示す図である。本回路は、４ｘ４のマトリ
クスを９０度回転し転置行列とする回路である。
算回路１３を示す図である。本回路は、４ｘ４のマトリ
クスを９０度回転し転置行列とする回路である。
【００２２】ビット演算Ｃについては、図示していない
が、上下２バイトを千鳥構成にする回路や、隣接ビット
の∩（積集合）や∪（和集合）をとる回路などが考えら
れる。何れにしても、演算ＡＢＣに関しては必要とする
処理によって任意のものとすることが可能である。ま
た、演算の種類についても、３個に限らず幾つでも増や
すことが可能である。
が、上下２バイトを千鳥構成にする回路や、隣接ビット
の∩（積集合）や∪（和集合）をとる回路などが考えら
れる。何れにしても、演算ＡＢＣに関しては必要とする
処理によって任意のものとすることが可能である。ま
た、演算の種類についても、３個に限らず幾つでも増や
すことが可能である。
【００２３】デコーダー１１は、以下の論理を実現する
回路である。
回路である。
【００２４】 ＳＴＲＯＢＥ＝−ＷＲＩＴＥ∩Ａ１１∩−Ａ１０∩−Ａ９∩−Ａ８∩−Ａ７ −Ａ６∩−Ａ５∩−Ａ４ ＯＵＴＰＵＴＥＮＡＢＬＥ＝−ＲＥＡＤ∩Ａ１１∩−Ａ１０∩−Ａ９∩−Ａ ∩−Ａ７∩−Ａ６∩−Ａ５∩−Ａ４ セレタタ１５は、以下の論理を実現する回路である。
【００２５】ＱＤ〔ｎ：０〕＝ＡＤ〔ｎ：０〕∩−Ａ２
∩Ａ１∪ＢＤ〔ｎ：０〕∩Ａ２∩ Ａ１∪ＣＤ〔ｎ：０〕∩Ａ２∩Ａ１ ここで、−：負論理、ＱＤ：出力データ２２、ＡＤ：演
算回路Ａからの入力１９、ＢＤ：演算回路Ｂからの入力
２０、ＣＤ：演算回路Ｃからの入力２１、とする。
∩Ａ１∪ＢＤ〔ｎ：０〕∩Ａ２∩ Ａ１∪ＣＤ〔ｎ：０〕∩Ａ２∩Ａ１ ここで、−：負論理、ＱＤ：出力データ２２、ＡＤ：演
算回路Ａからの入力１９、ＢＤ：演算回路Ｂからの入力
２０、ＣＤ：演算回路Ｃからの入力２１、とする。
【００２６】次に、動作について説明する。ＭＰＵ１０
１からのデータ信号は、演算回路１２，１３，１４のそ
れぞれに入力される。このとき、アドレス例えばＡ２と
Ａ１の値によってセレタタ１５を切り替えるとすると、
例えば、Ａ２，Ａ１の値が０１ｂならば演算回路１２の
出力、１０ｂならば演算回路１３の出力、１１ｂならば
演算回路１４の出力がセレクタ１５の出力となる。
１からのデータ信号は、演算回路１２，１３，１４のそ
れぞれに入力される。このとき、アドレス例えばＡ２と
Ａ１の値によってセレタタ１５を切り替えるとすると、
例えば、Ａ２，Ａ１の値が０１ｂならば演算回路１２の
出力、１０ｂならば演算回路１３の出力、１１ｂならば
演算回路１４の出力がセレクタ１５の出力となる。
【００２７】このとき、デコーダー１１ヘのアドレス入
力があらかじめ決めておいたレジスタ１６の指定アドレ
ス例えばＡ１１〜Ａ４が８０ｈ等と一致し、ライト信号
１１１がアクティブだと、デコーダー１１からのストロ
ーブ信号１７がアクティブになる。よって、セレクタ１
５の出力がレジスタ１６にラッチされる。
力があらかじめ決めておいたレジスタ１６の指定アドレ
ス例えばＡ１１〜Ａ４が８０ｈ等と一致し、ライト信号
１１１がアクティブだと、デコーダー１１からのストロ
ーブ信号１７がアクティブになる。よって、セレクタ１
５の出力がレジスタ１６にラッチされる。
【００２８】また、デコーダー１１へのアドレス入力が
上記のレジスタ１６の指定アドレスと一致し、リード信
号１１２がアクティブだと、デコーダー１１からのアウ
トプットイネーブル信号１８がアクティブになる。よっ
て、レジスタ１６に（変換及びセレクト後）ラッチされ
ていたデータがデータバス１０９に出力され、ＭＰＵ１
０１に読み取られる。
上記のレジスタ１６の指定アドレスと一致し、リード信
号１１２がアクティブだと、デコーダー１１からのアウ
トプットイネーブル信号１８がアクティブになる。よっ
て、レジスタ１６に（変換及びセレクト後）ラッチされ
ていたデータがデータバス１０９に出力され、ＭＰＵ１
０１に読み取られる。
【００２９】つまり，ＭＰＵ１０１内のファームウエア
では、演算前のデータを８０２ｈに書き出し、８０ｘｈ
を読み出すことで演算Ａを行なった結果を得ることがで
きる。同様に、８０４ｈに書き出し、８０ｘｈを読み出
すことで演算Ｂを、同様に、８０６ｈに書き出し、８０
ｘｈを読み出すことで演算Ｃを行なった結果を得ること
ができる。
では、演算前のデータを８０２ｈに書き出し、８０ｘｈ
を読み出すことで演算Ａを行なった結果を得ることがで
きる。同様に、８０４ｈに書き出し、８０ｘｈを読み出
すことで演算Ｂを、同様に、８０６ｈに書き出し、８０
ｘｈを読み出すことで演算Ｃを行なった結果を得ること
ができる。
【００３０】このように、本実施例によれば、複数のビ
ット演算をそれぞれ単独に行なうことができるにも拘ら
ず、レジスタ１６の使用数を最小にするビット演算回路
を実現することができる。また、複数のビット演算から
所望の種類のみを選択し、組み合わせて実行することが
できる。
ット演算をそれぞれ単独に行なうことができるにも拘ら
ず、レジスタ１６の使用数を最小にするビット演算回路
を実現することができる。また、複数のビット演算から
所望の種類のみを選択し、組み合わせて実行することが
できる。
【００３１】次に、本発明の第２実施例として、セレク
タを演算回路毎に構成した場合を示す。図４は本発明の
第２実施例の回路構成を示すブロック図である。同図
中、４２，４３は各演算回路１２，１３の後段に介装さ
れたデータセレタタである。デコーダー１１の論理は図
１の実施例と同じである。
タを演算回路毎に構成した場合を示す。図４は本発明の
第２実施例の回路構成を示すブロック図である。同図
中、４２，４３は各演算回路１２，１３の後段に介装さ
れたデータセレタタである。デコーダー１１の論理は図
１の実施例と同じである。
【００３２】セレクタ４２は、以下の論理を実現する回
路である。
路である。
【００３３】ＱＤ〔ｎ：０〕＝ＳＤ〔ｎ：０〕∩−Ａ１
∪ＡＤ〔ｎ：０〕∩Ａ１ ここで、−：負論理、ＱＤ：出力データ、ＳＤ：演算回
路Ａを通さないデータ、ＡＤ：演算回路Ａからの入力デ
ータ、とする。
∪ＡＤ〔ｎ：０〕∩Ａ１ ここで、−：負論理、ＱＤ：出力データ、ＳＤ：演算回
路Ａを通さないデータ、ＡＤ：演算回路Ａからの入力デ
ータ、とする。
【００３４】セレクタ４３は、以下の論理を実現する回
路である。
路である。
【００３５】ＱＤ〔ｎ：０〕＝ＳＤ〔ｎ：０〕∩−Ａ２
∪ＢＤ〔ｎ：０〕∩Ａ２ ここで、−：負論理、ＱＤ：出力データ、ＳＤ：演算回
路Ｂを通さないデータ、ＢＤ：演算回路Ｂからの入力デ
ータ、とする。
∪ＢＤ〔ｎ：０〕∩Ａ２ ここで、−：負論理、ＱＤ：出力データ、ＳＤ：演算回
路Ｂを通さないデータ、ＢＤ：演算回路Ｂからの入力デ
ータ、とする。
【００３６】この構成では、ＭＰＵ１０１内のファーム
ウエアでは、演算前のデータを８０２ｈに書き出し、８
０ｘｈを読み出すことで、演算Ａを行なった結果を得る
ことができる。同様に、８０４ｈに書き出し、８０ｘｈ
を読み出すことで演算Ｂを、同様に、８０６ｈに書き出
し、８０ｘｈを読み出すことで、演算Ａを行なったデー
タに対し、さらに演算Ｂを行なった結果を得ることがで
きる。
ウエアでは、演算前のデータを８０２ｈに書き出し、８
０ｘｈを読み出すことで、演算Ａを行なった結果を得る
ことができる。同様に、８０４ｈに書き出し、８０ｘｈ
を読み出すことで演算Ｂを、同様に、８０６ｈに書き出
し、８０ｘｈを読み出すことで、演算Ａを行なったデー
タに対し、さらに演算Ｂを行なった結果を得ることがで
きる。
【００３７】このように、本実施例では、演算Ａ及び演
算Ｂの両方を一度に実行することが可能である。例え
ば、演算Ａがデータ配列を逆にするビット演算（図２）
で、演算Ｂが９０度回転し転置行列とするビット演算
（図３）であった場合、演算ＡとＢを同時に行なうこと
で、２７０度回転した転置行列を得ることができる。
算Ｂの両方を一度に実行することが可能である。例え
ば、演算Ａがデータ配列を逆にするビット演算（図２）
で、演算Ｂが９０度回転し転置行列とするビット演算
（図３）であった場合、演算ＡとＢを同時に行なうこと
で、２７０度回転した転置行列を得ることができる。
【００３８】また本実施例では、演算回路とセレクタが
２個の場合を示したが、３個以上でもアドレスを割り当
てることで同様に実現できる。
２個の場合を示したが、３個以上でもアドレスを割り当
てることで同様に実現できる。
【００３９】次に、本発明の第３実施例として、レジス
タの代わりに通常の一時記憶用途として構成しているＳ
ＲＡＭをビット演算用途にも使用する場合を示す。図５
は本発明の第３実施例の回路構成を示すブロック図であ
る。同図中、５１はデコーダー１１と同様のアドレスデ
コーダー、５２はレジスタ１６及び３ステート回路１０
６に代わるＳＲＡＭ、５３はセレクタ１５，４２，４３
と同様のデータセレクタ、５４はデコーダー５１からの
チップセレクト信号である。
タの代わりに通常の一時記憶用途として構成しているＳ
ＲＡＭをビット演算用途にも使用する場合を示す。図５
は本発明の第３実施例の回路構成を示すブロック図であ
る。同図中、５１はデコーダー１１と同様のアドレスデ
コーダー、５２はレジスタ１６及び３ステート回路１０
６に代わるＳＲＡＭ、５３はセレクタ１５，４２，４３
と同様のデータセレクタ、５４はデコーダー５１からの
チップセレクト信号である。
【００４０】アドレスバス１１０の割り振りは、Ａ７〜
Ａ１をＳＲＡＭ５２に、Ａ９〜Ａ８をセレクタ１５に、
Ａ１５〜Ａ１０をアドレスデコーダー５１に入力する。
Ａ１をＳＲＡＭ５２に、Ａ９〜Ａ８をセレクタ１５に、
Ａ１５〜Ａ１０をアドレスデコーダー５１に入力する。
【００４１】アドレスデコーダー５１は、以下の論理を
実現する回路である。
実現する回路である。
【００４２】−ＣＨＩＰＳＥＬＥＣＴ＝Ａ１５∩−Ａ１
４∩−Ａ１３∩−Ａ１２∩−Ａ１ ∩−Ａ１０ セレクタ１５は、以下の論理を実現する回路である。
４∩−Ａ１３∩−Ａ１２∩−Ａ１ ∩−Ａ１０ セレクタ１５は、以下の論理を実現する回路である。
【００４３】ＱＤ〔ｎ：０〕＝ＳＤ〔ｎ：０〕∩−Ａ２
∩−Ａ１∪ＡＤ〔ｎ：０〕∩Ａ２Ａ１∪ＢＤ〔ｎ：０〕
∩Ａ２∩−Ａ１∪ＣＤ〔ｎ：０〕∩２∩Ａ１ ここで、−：負論理、ＱＤ：出力データ２２、ＳＤ：Ｍ
ＰＵからのデータ入力、ＡＤ：演算回路Ａからの入力１
９、ＢＤ：演算回路Ｂからの入力２０、ＣＤ：演算回路
Ｃからの入力２１、とする。
∩−Ａ１∪ＡＤ〔ｎ：０〕∩Ａ２Ａ１∪ＢＤ〔ｎ：０〕
∩Ａ２∩−Ａ１∪ＣＤ〔ｎ：０〕∩２∩Ａ１ ここで、−：負論理、ＱＤ：出力データ２２、ＳＤ：Ｍ
ＰＵからのデータ入力、ＡＤ：演算回路Ａからの入力１
９、ＢＤ：演算回路Ｂからの入力２０、ＣＤ：演算回路
Ｃからの入力２１、とする。
【００４４】この構成では、ＭＰＵ１０１内のファーム
ウエアでは、演算前のデータを８２ｘｘｈに書き出し、
８ｘｘｘｈを読み出すことで、演算Ａを行なった結果を
得ることができる。同様に、８４ｘｘｈに書き出し、８
ｘｘｘｈを読み出すことで演算Ｂを、同様に、８６ｘｘ
ｈに書き出し、８ｘｘｘｈを読み出すことで演算Ｃを行
なった結果を得ることができる。なお、８０ｘｘｈに対
して行なうことで、普通のＳＲＡＭとして読み書きする
ことができる。
ウエアでは、演算前のデータを８２ｘｘｈに書き出し、
８ｘｘｘｈを読み出すことで、演算Ａを行なった結果を
得ることができる。同様に、８４ｘｘｈに書き出し、８
ｘｘｘｈを読み出すことで演算Ｂを、同様に、８６ｘｘ
ｈに書き出し、８ｘｘｘｈを読み出すことで演算Ｃを行
なった結果を得ることができる。なお、８０ｘｘｈに対
して行なうことで、普通のＳＲＡＭとして読み書きする
ことができる。
【００４５】このように、本実施例では、回路中に存在
するＳＲＡＭ５２中の一部を使うことによって、ゲート
多数を必要とするレジスタを使用することなしに、任意
の複数の演算を行なう回路を構成することが可能であ
る。
するＳＲＡＭ５２中の一部を使うことによって、ゲート
多数を必要とするレジスタを使用することなしに、任意
の複数の演算を行なう回路を構成することが可能であ
る。
【００４６】つまり、ＳＲＡＭ部分が電子装置内に存在
するときは、ビット演算回路及びセレタタをＳＲＡＭの
入力部につけることで、レジスタが不要になる。
するときは、ビット演算回路及びセレタタをＳＲＡＭの
入力部につけることで、レジスタが不要になる。
【００４７】次に、ＳＲＡＭを使用し、セレタタを各演
算回路と並列に構成した本発明の第４実施例について説
明する。図６は本発明の第４実施例の回路構成を示すブ
ロック図である。
算回路と並列に構成した本発明の第４実施例について説
明する。図６は本発明の第４実施例の回路構成を示すブ
ロック図である。
【００４８】本実施例は、上述の第２実施例と第３実施
例を組み合わせたものであり、両方の実施例の効果を併
せ持っている。また、第３、４実施例ではＳＲＡＭを使
用したが、ＤＲＡＭやＳＤＲＡＭ等同じＲＡＭであれ
ば、同様に構成することができる。
例を組み合わせたものであり、両方の実施例の効果を併
せ持っている。また、第３、４実施例ではＳＲＡＭを使
用したが、ＤＲＡＭやＳＤＲＡＭ等同じＲＡＭであれ
ば、同様に構成することができる。
【００４９】次に、演算回路及びセレクタをレジスタ
（あるいはＳＲＡＭ）の前後双方に構成した場合を本発
明の第５実施例として示す。図７は本発明の第５実施例
の回路構成を示すブロック図である。同図中、７１はビ
ット演算Ａを行なう２個目の演算回路、７２はビット演
算Ｄを行なう演算回路、７３はビット演算Ｅを行なう演
算回路、７４はリード時のデータセレクタ、７５はレジ
スタ１６の出力データ、７６は演算回路７１の出力デー
タ、７７は演算回路７２の出力データ、７８は演算回路
７３の出力データである。
（あるいはＳＲＡＭ）の前後双方に構成した場合を本発
明の第５実施例として示す。図７は本発明の第５実施例
の回路構成を示すブロック図である。同図中、７１はビ
ット演算Ａを行なう２個目の演算回路、７２はビット演
算Ｄを行なう演算回路、７３はビット演算Ｅを行なう演
算回路、７４はリード時のデータセレクタ、７５はレジ
スタ１６の出力データ、７６は演算回路７１の出力デー
タ、７７は演算回路７２の出力データ、７８は演算回路
７３の出力データである。
【００５０】セレクタ１５は、図１と同じセレクタであ
り、セレクタ７４は、以下の論理を実現する回路であ
る。
り、セレクタ７４は、以下の論理を実現する回路であ
る。
【００５１】ＱＤ〔ｎ：０〕＝ＳＤ〔ｎ：０〕∩−Ａ２
∩−Ａ１∪ＡＤ〔ｎ：０〕∩Ａ２Ａ１∪ＢＤ〔ｎ：０〕
∩Ａ２∩−Ａ１∪ＣＤ〔ｎ：０〕∩２∩Ａ１ ここで、−：負論理、ＱＤ：出力データ２２、ＳＤ：レ
ジスタの出力７１、ＡＤ：演算回路Ａからの入力７６、
ＢＤ：演算回路Ｄからの入力７７、ＣＤ：演算回路Ｅか
らの入力７８、とする。
∩−Ａ１∪ＡＤ〔ｎ：０〕∩Ａ２Ａ１∪ＢＤ〔ｎ：０〕
∩Ａ２∩−Ａ１∪ＣＤ〔ｎ：０〕∩２∩Ａ１ ここで、−：負論理、ＱＤ：出力データ２２、ＳＤ：レ
ジスタの出力７１、ＡＤ：演算回路Ａからの入力７６、
ＢＤ：演算回路Ｄからの入力７７、ＣＤ：演算回路Ｅか
らの入力７８、とする。
【００５２】ＭＰＵ１０１内のファームウエアでは、演
算前のデータを８０２ｈに書き出し、８００ｈを読み出
すと演算Ａのみを行なった結果を得ることができ、８０
２ｈを読み出すと演算Ａをさらにもう１回行なった結果
を得ることができ、８０４ｈを読み出すと演算Ａと演算
Ｄを行なった結果を得ることができ、また８０６ｈを読
み出すと演算Ａと演算Ｅを行なった結果を得ることがで
きる。
算前のデータを８０２ｈに書き出し、８００ｈを読み出
すと演算Ａのみを行なった結果を得ることができ、８０
２ｈを読み出すと演算Ａをさらにもう１回行なった結果
を得ることができ、８０４ｈを読み出すと演算Ａと演算
Ｄを行なった結果を得ることができ、また８０６ｈを読
み出すと演算Ａと演算Ｅを行なった結果を得ることがで
きる。
【００５３】同様に、８０４ｈに書き出し、８００ｈを
読み出すと演算Ｂのみを行なった結果を得ることがで
き、８０２ｈを読み出すと演算Ｂとさらに演算Ａを行な
った結果を得ることができ、８０４ｈを読み出すと演算
Ｂと演算Ｄを行なった結果を得ることができ、また８０
６ｈを読み出すと演算Ｂと演算Ｅを行なった結果を得る
ことができる。
読み出すと演算Ｂのみを行なった結果を得ることがで
き、８０２ｈを読み出すと演算Ｂとさらに演算Ａを行な
った結果を得ることができ、８０４ｈを読み出すと演算
Ｂと演算Ｄを行なった結果を得ることができ、また８０
６ｈを読み出すと演算Ｂと演算Ｅを行なった結果を得る
ことができる。
【００５４】同様に、８０６ｈに書き出し、８００ｈを
読み出すと演算Ｃのみを行なった結果を得ることがで
き、８０２ｈを読み出すと演算Ｃとさらに演算Ａを行な
った結果を得ることができ、８０４ｈを読み出すと演算
Ｃと演算Ｄを行なった結果を得ることができ、また８０
６ｈを読み出すと演算Ｃと演算Ｅを行なった結果を得る
ことができる。
読み出すと演算Ｃのみを行なった結果を得ることがで
き、８０２ｈを読み出すと演算Ｃとさらに演算Ａを行な
った結果を得ることができ、８０４ｈを読み出すと演算
Ｃと演算Ｄを行なった結果を得ることができ、また８０
６ｈを読み出すと演算Ｃと演算Ｅを行なった結果を得る
ことができる。
【００５５】このように、リード側にも演算回路及びセ
レクタを配置することで、一種類のデータに対し複数の
演算を行ない、それぞれのデータが必要な場合でも、書
き込み回数は１回だけで良いので、処理の高速化が図れ
る。
レクタを配置することで、一種類のデータに対し複数の
演算を行ない、それぞれのデータが必要な場合でも、書
き込み回数は１回だけで良いので、処理の高速化が図れ
る。
【００５６】つまり、ビット演算回路とセレクタを対に
して構成すると、アドレスにより複数のビット演算を組
み合わせて同時に実行することも可能となる。
して構成すると、アドレスにより複数のビット演算を組
み合わせて同時に実行することも可能となる。
【００５７】また、上記実施利のようにＣＰＵとＡＳＩ
Ｃの間でデータのやり取りをするのではなく、ＣＰＵ内
部のユニットとして構成することも同様に行うことがで
きる。この場合、ビット演算性能の高い高性能ＣＰＵを
実現することになる。
Ｃの間でデータのやり取りをするのではなく、ＣＰＵ内
部のユニットとして構成することも同様に行うことがで
きる。この場合、ビット演算性能の高い高性能ＣＰＵを
実現することになる。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
複数のビット演算を行なう回路を少ない回路規模で構成
できる。したがって、高集積ＰＬＤでの実現に最適であ
る。
複数のビット演算を行なう回路を少ない回路規模で構成
できる。したがって、高集積ＰＬＤでの実現に最適であ
る。
【００５９】また、一度のライト及びリードで、任意の
複数のビット演算の同時処理を行なうことができる。
複数のビット演算の同時処理を行なうことができる。
【図１】 本発明の第１実施例の回路構成を示すブロッ
ク図
ク図
【図２】 第１実施例の演算Ａを行なう演算回路を示す
図
図
【図３】 第１実施例の演算Ｂを行なう演算回路を示す
図
図
【図４】 本発明の第２実施例の回路構成を示すブロッ
ク図
ク図
【図５】 本発明の第３実施例の回路構成を示すブロッ
ク図
ク図
【図６】 本発明の第４実施例の回路構成を示すブロッ
ク図
ク図
【図７】 本発明の第５実施例の回路構成を示すブロッ
ク図
ク図
【図８】 従来例の回路構成を示すブロック図
【図９】 従来例の特殊レジスタ（ＡＢＣ）の一例を示
す図
す図
１１ デコーダー １２ 演算回路 １３ 演算回路 １４ 演算回路 １５ データセレクタ １６ レジスタ ４２ データセレクタ ４３ データセレクタ ５２ ＳＲＡＭ ５３ データセレクタ ７１ 演算回路 ７２ 演算回路 ７３ 演算回路 ７４ データセレクタ １０１ ＭＰＵ １０６ ３ステート回路
Claims (8)
- 【請求項１】 ＣＰＵを有した電子装置内のデータ変換
装置であって、ＣＰＵに接続されたデータバスからのデ
ータを入力してビット演算を行なう複数の演算回路と、
その演算回路の出力を入力し前記ＣＰＵからのアドレス
信号を選択信号として該演算回路の出力を選択するセレ
タタ回路と、そのセレクタ回路の出力を入力して前記Ｃ
ＰＵからのチップセレクト信号及びライト信号でラッチ
するレジスタ回路と、そのレジスタ回路の出力を入力し
て前記ＣＰＵからのチップセレクト信号及びリード信号
で前記データバスに出力する３ステート回路とから構成
したことを特徴とするデータ変換装置。 - 【請求項２】 セレクタ回路はシリーズ接続した各演算
回路の後段に介装したことを特徴とする請求項１記載の
データ変換装置。 - 【請求項３】 レジスタ回路はＳＲＡＭで構成したこと
を特徴とする請求項１または２記載のデータ変挽装置。 - 【請求項４】 ＣＰＵを有した電子装置内のデータ変換
装置であって、ＣＰＵに接続されたデータバスからのデ
ータをラッチしたレジスタ回路の出力を入力してビット
演算を行なう複数の演算回路と、その演算回路の出力を
入力し前記ＣＰＵからのアドレス信号を選択信号として
選択するセレクタ回路と、そのセレクタ回路の出力を入
力して前記ＣＰＵからのチップセレクト信号及びリード
信号で前記データバスに出力する３ステート回路とから
構成したことを特徴とするデータ変換装置。 - 【請求項５】 セレクタ回路はシリーズ接続した各演算
回路の後段に介装したことを特徴とする請求項４記載の
データ変換装置。 - 【請求項６】 レジスタ回路はＳＲＡＭで構成したこと
を特徴とする請求項４または５記載のデータ変換装置。 - 【請求項７】 ＣＰＵを有した電子装置内のデータ変換
方法であって、ＣＰＵに接続されたデータバスからのデ
ータを複数の演算回路に入力してビット演算を行なうと
ともに、その演算回路の出力を前記ＣＰＵからのアドレ
ス信号を選択信号として選択し、その選択した出力を前
記ＣＰＵからのチップセレクト信号及びライト信号でラ
ッチし、そのラッチした出力をレジスタ回路に入力し、
そのレジスタ回路の出力を３ステート回路により前記Ｃ
ＰＵからのチップセレクト信号及びリード信号で前記デ
ータバスに出力するようにしたことを特徴とするデータ
変換方法。 - 【請求項８】 ＣＰＵを有した電子装置内のデータ変換
方法であって、ＣＰＵに接続されたデータバスからのデ
ータをレジスタ回路によりラッチし、そのレジスタ回路
の出力を複数の演算回路に入力してビット演算を行なう
とともに、その演算回路の出力を前記ＣＰＵからのアド
レス信号を選択信号として選択し、その選択した出力を
３ステート回路により前記ＣＰＵからのチップセレクト
信号及びリード信号で前記データバスに出力するように
したことを特徴とするデータ変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001131783A JP2002328803A (ja) | 2001-04-27 | 2001-04-27 | データ変換装置及びデータ変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001131783A JP2002328803A (ja) | 2001-04-27 | 2001-04-27 | データ変換装置及びデータ変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002328803A true JP2002328803A (ja) | 2002-11-15 |
Family
ID=18979912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001131783A Withdrawn JP2002328803A (ja) | 2001-04-27 | 2001-04-27 | データ変換装置及びデータ変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002328803A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101697116B (zh) * | 2009-10-27 | 2011-11-09 | 飞天诚信科技股份有限公司 | 数据变换方法及装置 |
-
2001
- 2001-04-27 JP JP2001131783A patent/JP2002328803A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101697116B (zh) * | 2009-10-27 | 2011-11-09 | 飞天诚信科技股份有限公司 | 数据变换方法及装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080701 |