JP2602500B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明は、 後段に命令ワードを蓄わえるための命令レジスタを従
える命令メモリと； 条件信号と独立に選択的に、巡回的に次の命令ワード
をアドレスする命令メモリをアドレッシングするプログ
ラムシーケンサと； 命令レジスタに蓄わえられている情報の制御の下に、
加えられた２個のデータワードを組合わせる算術及び論
理ユニット〈ALUarithmetic and logic unit〉と； この算術及び論理ユニットに関連し、この算術及び論
理ユニットに加えるべきデータワード及び組合せの結果
又はそのいずれか一方を蓄わえるバッファメモリと、 命令ワードに蓄わえられる別の情報によりアドレスさ
れ、データ入力端子と出力端子が、夫々、算術及び論理
ユニットの出力端子及び入力端子に接続されているデー
タメモリと、 データ装置に対し外部の周囲と通信するための接続
と、 巡回的且つ反復的に互に時間的にシフトした一系列の
クロック信号を発生するクロック発生器とを具える集積
回路化されたデータ処理装置に関するものである。

従来技術の状態 この種類のデータ処理装置は種々のタイプのものが知
られている。例えば、ドイツ連邦共和国ハンブルグ市の
バルボ（VALVO）社から発行されている８ビットシング
ル−チップマイクロコントローラについての1984年のデ
ータハンドブックからタイプMAB8041A又はタイプファミ
リMAB8400である。この種類の装置は唯一個の機能、即
ち、一時に一つのプロセスだけを実行するように設計さ
れている。ここではプロセスという意味はいくつかの単
位動作がシーケンサにより連がれ、当該プロセスに割り
当てられているメモリに蓄わえられている情報を処理す
るものと理解されたい。プロセスの状態は状態図により
示される。プログラム分岐は、例えば、外部からの条件
信号又は割込み信号により初期化でき、いくつかの異な
る機能を相次いで、たとえ、高速でも実行するのに使用
できる。しかし、いくつかの異なるプロセスを実質的に
並列処理することはできない。できても極めて複雑なプ
ログラムを使用する場合だけである。これはプロセスの
実行を相当に遅くし、多くの実際の場では速度が不十分
である。それ故、このような場合、複数個のこのような
装置を使用し、一つの装置を各プロセスに割当てる。し
かし、これは相当に多数の回路要素を必要とする。

発明の要旨と利点 それ故、本発明の目的は、限られた付加的手段しか使
わずに、いくかのプログラムを準並列に高速で実行でき
る前述した種類のデータ処理装置を提供するにある。

この目的は、本発明によれば、複雑なプロセスを時間
インタリーブ、準並列に実行するために、シーケンサを
設け、巡回的に順次の異なるシーケンス制御信号を発生
させ、夫々の異なるシーケンス制御信号を並列に実行す
べき複数個のプロセスの各一つに割当て、プログラムシ
ーケンス内に異なるシーケンス信号の数により決まり、
シーケンス制御信号によりアドレスされるいくつかのア
ドレスを蓄わえるアドレスメモリを設け、アドレスメモ
リの出力端子を命令メモリのアドレス入力端子に接続
し、また、アドレス発生器を設けるが、このアドレス発
生器は、現在のアドレス及び条件信号及びデータメモリ
の夫々のアドレスされた記憶位置又はそれらの１個若し
くは２個の制御の下に、関連するプロセスに対し次のア
ドレスを形成する。アドレス発生器の出力端子はアドレ
スメモリのデータ入力端子に接続する。またシーケンス
制御信号の数により数が決まり、シーケンス制御信号に
よりアドレスされるいくつかの記憶位置を有するバッフ
ァメモリを設ける。また、シーケンス制御信号、条件信
号及びデータメモリのデータ入力端子に加えられるデー
タ信号又はそのいずれか一方により制御されるインタフ
ェース回路を介して周囲へのラインの入力信号が導き出
され、シーケンス制御信号により制御されるインタフェ
ース回路を介して命令ワード及びデータメモリのデータ
出力端子上に現われるデータワード又はそれらの一方か
ら、周囲へのラインの出力信号が導き出される。

斯くして、限られた付加的手段が必要となるだけであ
る。即ち、先ずシーケンサであり、これはシンプルな構
造ですまし得る。その他、マルチプルアドレスレジスタ
と、バッファメモリの拡張と、入出力に対するインタフ
ェース回路である。周囲から及び周囲への制御ラインの
少なくとも一部はプロセスが違えば、違うものとする。
しかし、条件信号を発生する入力信号又は命令ワードか
ら導き出される出力信号が各プロセスに対し極く少数の
信号、更には１個の信号しか有しない場合は、これらの
信号はインタフェース回路を用いることなく並列に入出
力できる。各プロセスに対し、そこに割当てられた条件
信号だけがアドレスレジスタで考慮に入れられ、他の信
号はマスクされ、命令ワードは対応する幅を有する。

本発明では段階（ステップ）をとるが、この結果、複
数個のプロセスが時間的に準並列に実行され得る。即
ち、個々のプロセスの命令が、個々のプロセスの夫々の
プログラムに対し特別な段階を必要とせずに、任意の時
系列でインタリーブされ得る。時間セットアップでこの
準並列な個々のプロセスの実行速度だけが同時に実行さ
れるプロセスの数の関数として減少するのみである。プ
ロセスの実行の時間インタリーブは、例えば、個々の命
令に基づいて実行できる。但し、個々のプロセスの個々
の命令は必ずしも厳密にサイクリックに互いに続かなく
てもよいものとする。特定のプロセスの命令は、例え
ば、個々のプロセスの異なる時間条件に依存して、他の
プロセスの命令より高い又は低い周波数でアドレスされ
得る。これは、付加的手段を必要とせずに、シーケンサ
の対応する構造により達成される。

発明の別の相 命令メモリの各命令の実行は順次に行なわれる何個か
の段階を必要とする。実行速度は、本質的に、データ処
理装置の個々の要素の処理速度に適応させてあるクロッ
ク発生器のクロック周波数により決まる。処理速度を変
えることなく、個々のプロセスの実行を加速するため
に、本発明に係る一実施例は、アドレスメモリの出力端
子をアドレスレジスタの入力端子に接続し、シーケンサ
の出力端子をシーケンス制御レジスタの入力端子に接続
し、アドレスメモリを、読出しの場合は、シーケンサの
出力導線上のシーケンス制御信号によりアドレスし、書
込みの場合は、アドレスメモリをアドレスすることと並
んでバッファメモリ及びインタフェース回路もシーケン
サ制御レジスタ上の出力側のシーケンス制御信号により
アドレスし、命令レジスタ、アドレスレジスタ、アドレ
スメモリ、シーケンス制御レジスタ、バッファメモリ及
びデータメモリの制御クロック入力端子をクロック発生
器のクロック出力端子に接続し、その際下記のもの、即
ち、 シーケンス制御信号を発生すること、アドレスメモリ
をアドレスし、命令メモリに対する新らしいアドレスを
読出すこと、 アドレスされた命令ワードを読出すこと、及び、命令
ワードを命令レジスタに蓄わえることから成る系列、ア
ドレスレジスタ内の新らしいアドレス並びにシーケンス
制御レジスタ内のシーケンス制御信号が下記のものから
成る順序で並列に実行され、この下記のものが、 即ち、 命令レジスタによりアドレスされたデータメモリの記
憶位置及びシーケンス制御レジスタによりアドレスされ
たバッファメモリの記憶位置を読出すこと、 読出されたデータを処理し、併せてアドレスレジスタ
の内容及び他の信号又はそのいずれか一方に独立にアド
レス発生器で新らしいアドレスを発生させること、及
び、 組合せた結果をデータメモリ又はバッファメモリ内に
蓄わえ、併せて、アドレスメモリに新らしいアドレスを
蓄わえること であり、従って、毎回少なくとも２個のプロセスが本質
的に並列に実行される。斯くして、所謂パイプライン構
造が形成され、これにより、処理速度を上げなくても、
個々のプロセスの実行速度が本質的に２倍になる。これ
は、所定の限られた数の位置において、シンプルなバッ
ファレジスタを付加することだけを必要とし、次の命令
の実行を、先行する命令の実行が完了する前に既にスタ
ートさせることができる。しかし、このような個々の命
令の時間インタリーブを用いると、同じプロセスの複数
個の命令を直接続けて実行できないことがしばしばあ
る。しかし、これは実際上障害とはほとんどならない。

シーケンサは種々の方法で作ることができる。最も簡
単な形態では、カウンタとして構成し、計数位置がシー
ケンス制御信号を形成する。しかし、これはあまりフレ
キシブルな構造ではない。種々のプロセス又はプロセス
の組合せの実行にフレキシブルに対応させる場合は、シ
ーケンサを容量が少なくとも異なるシーケンス制御信号
の最大数に等しく、シーケンスカウンタによりアドレス
され且つ順次の記憶位置に種々のシーケンス制御信号を
蓄わえるシーケンス制御メモリを含むシーケンスカウン
タにより形成する。シーケンサメモリを使用するため、
個々のプロセスの系列を高度に任意に選べる。これは特
に、シーケンスカウンタの容量が、後述するように、時
間的に準並列に実行すべきプロセスの数に比較して大き
い場合顕著である。

シーケンサの上述した構造は、毎回次のシーケンス制
御信号を発生させる付加的ステップを必要とする。従っ
て、命令の実行は僅かながら長くなる。パイプライン原
理に係る順次の命令の上述した時間インタリーブされた
実行でこのように長くなるのを避けるために、本発明に
係る別の実施例は、シーケンサが別のシーケンス制御レ
ジスタを具え、このシーケンス制御レジスタがシーケン
ス制御信号を出力し、シーケンスカウンタ、シーケンス
メモリ及び別のシーケンス制御レジスタの制御クロック
入力端子がクロック発生器のクロック出力端子に接続さ
れ、従って下記のもの、即ち、シーケンスカウンタを進
めることと、 シーケンス制御メモリを読出すことと、 読出されたシーケンス制御信号を別のシーケンス制御
レジスタに書込むことと から成る系列を他の２個の系列と本質的に並列に実行す
ることを特徴とする。斯くして、各命令の処理ステップ
は、時間インタリーブされた態様で３個のレベルで実行
される３個のグループに副分割される。

前述したように、フレキシビリティを高めるため、シ
ーケンスカウンタの容量を同時に実行すべきプロセスの
数により大きくすると好適である。本発明に係る別の実
施例では、シーケンスカウンタの容量を制御信号により
調整できるようにすることにより環境の変化にダイナミ
ックに適応させる。これらの制御信号はデータ処理装置
内で発生させてもよいし、外部から取ってもよい。同じ
ように、シーケンス制御メモリの内容を変えることによ
り環境の変化にダイナミックに適応させることもでき
る。これもデータ処理装置内で発生させた信号又は外部
に由来する信号により実現できる。

データ処理装置により形成される処理結果、特に、算
術及び論理ユニットの出力値は、本質的にデータメモリ
内に存在する。データ処理装置から外部に延在するライ
ンを介して接続されている装置によりこれらの結果を処
理できるようにするため、別の処理、即ち、変換がしば
しば必要となる。本発明に係る別の実施例では、命令メ
モリの現在のアドレス、即ち、アドレスメモリに蓄わえ
られているアドレス、データメモリから読出されたデー
タ及び少なくとも１個の条件信号によりアドレスされ、
データ出力端子が、命令ワードにより制御される第１の
スイッチを介して、算術及び論理ユニットの出力端子の
代わりに、バッファメモリ及びデータメモリ又はそのい
ずれか一方のこの入力端子に接続できる第１の読出し専
用メモリ（ROM）を設けることによりこのような変換を
簡単に実現できる。このようにして得られる変換された
処理の結果は、直接又は次の段階の後再びデータメモリ
内に存在し、データ処理装置から外部へのラインを介し
て出力できる。

結果を処理するためには、多くの処理段階が所定の不
変のデータワード又は一定のマスクワードを必要とす
る。このような一定のデータ又はマスクに高速でアクセ
スできるようにするため、本発明に係る別の実施例は、
命令メモリの現在のアドレス、即ち、アドレスメモリに
蓄わえられているアドレス及び少なくとも１個の条件信
号によりアドレスされ、データ出力端子が、命令ワード
により制御される第２のスイッチを介して、バッファメ
モリの代りに、算術及び論理ユニットの入力端子に接続
できる第２の読出し専用メモリを設けることを特徴とす
る。データメモリから読出されたデータワードは斯くし
て簡単に算術及び論理ユニットで一定の値と組合わせる
ことができる。こうして得られた結果は外部へ出力する
ために再びデータメモリ内に蓄わえられる。

斯くして、データ処理装置の種々の要素内で２個又は
３個の命令の時間インタリーブされた実行が適当なクロ
ック信号により制御されるレジスタを必要とする。本発
明の別の実施例によれば、複数個の命令を一層信頼度高
く、時間インタリーブされた形で実行できるが、この実
施例は、算術及び論理ユニットの２個の入力端子並びに
データ信号及びアドレス発生器及び第１の読出し専用メ
モリの条件信号又はそのいずれか一方に対する入力端子
の全ての前段にバッファレジスタを設け、全てのこのよ
うなバッファレジスタがデータメモリ又はバッファメモ
リの読出しの直後に加えられたデータを引き継ぐことを
特徴とする。これは特に、データ処理装置を、例えば、
ダイナミックMOS技術のような所定の技術で集積回路化
する場合に魅力的である。蓋し、こうすると個々の処理
段階の実行時間が正確に定まるからである。

こうすると、条件信号の少なくとも一部が外部へのラ
イン上の入力信号から導びかれる。別の条件信号を算術
及び論理ユニットの制御出力端子から導き出すことがで
きるが、この制御出力端子は、例えば、組合せの結果の
桁上げ、ゼロ交差又は符号の変化のような数ビットから
成る信号を提示する。制御出力端子に現われるこのよう
な組分合せ結果を毎回同じプロセスの次の命令中に処理
し、この間に通常他のプロセスの数命令を実行できるよ
うにするために、本発明に係る別の実施例では、算術及
び論理ユニットの制御出力端子（桁上げ、ゼロ交差又は
符号の変化）の後段に、異なるシーケンス制御信号の数
により数が決まり、これらのシーケンス制御信号により
アドレスされるいくつかの記憶位置を有するフラグメモ
リを設け、このフラグメモリの出力端子が少なくとも一
個の条件信号を供給する。斯くして、このフラグメモリ
の構造はバッファメモリの構造とほぼ同じであり、同じ
ように制御される。

外部への接続のためのインタフェース回路によれば、
所定のプロセスの一命令を処理している時に、適当な入
力信号が加えられ、適当な出力信号が出力される。これ
を簡単な態様で実現するために、本発明に係る別の実施
例は、条件信号に対するインタフェース回路を一個のマ
ルチプルマルチプレクサで形成し、このマルチプレクサ
をシーケンス制御信号により制御し、少なくともいくつ
かのシーケンス制御信号に対し、各群が異なるシーケン
ス制御信号と関連する複数個の入力ライン群の一つの入
力ライン上の信号から少なくともいくつかの条件信号を
導き出し、命令ワードに対するインターフェース回路を
マルチプルデマルチプレクサとし、このデマルチプレク
サをシーケンス制御信号により制御し、このデマルチプ
レクサが命令レジスタの少なくともいくつかの出力端子
を、毎回異なるシーケンス制御信号に関連する複数個の
出力ライン群の一つの出力ラインに接続することを特徴
とする。こうすると、高々一プロセス内に現われるのと
同数の条件信号だけを同時に処理すれば足り、命令ワー
ドの長さも短かいままでよい。蓋し、外部への出力信号
を導き出す部分は最大数の出力信号を含むプロセスだけ
により支配されるからである。入力信号に対するインタ
フェース回路の前段に通常の態様でフリップフロップの
ような記憶回路を設け、この記憶回路が外部から到来す
る信号を直接取り上げ、これらの信号を時間的に伸長
し、これらの信号を処理すべき時未だ存在するようにす
ることができる。こうすると短かい入力信号を失うこと
を紡げる。同じように、出力信号に対するインタフェー
ス回路の後段に記憶回路を設け、これらの記憶回路を、
例えば、所定の出力信号によりセットし、別の出力信号
によりリセットされる迄その状態にとどまるようにする
ことができる。こうすると、持続時間が長い出力信号を
発生し、他のプロセスを実行する時どうしの間隔を結ぶ
ことができる。

データメモリへ外部からアクセスする場合は、時間の
適応も大事である。それ故、データメモリに関連するイ
ンタフェース回路が装置の外部から供給される制御信号
だけによりそのデータメモリにアクセスするようにし、
これらの制御信号をインタフェース回路内の同期回路を
用いて、クロック発生器のクロック信号及びシーケンス
制御信号と同期させ、少なくとも一個の予じめ定められ
たシーケンス制御信号が算術及び論理ユニット又は多分
に第１の読出し専用メモリからデータメモリへデータを
書込むことを禁止するようにすると好適である。外部又
は外部とみなされる装置から到来する信号又はデータ
は、こうすると、クロック発生器からのクロック信号に
対し完全に非同期となし得る。データの書込みを禁止す
る一個又は複数個のシーケンス制御信号は、シーケンサ
により巡回的且つ一様に繰返されるようにすると好適で
ある。しかし、こうすると、何等実際の機能が果たされ
ず、外部による書込みアクセス及び多分に読出しアクセ
スに対しデータメモリだけが準備されている時に一個の
プロセスを再提供できるだけとなる。

データメモリへアクセスするためのシーケンス制御信
号間に長い間隔が生ずる可能性があるから、外部から複
数個のデータを書込むための中間記憶装置を用いると有
利である。それ故、本発明に係る別の実施例は、同期回
路内にバッファメモリを設け、このバッファメモリをFI
FOとして構成し、クロック信号及びシーケンス制御信号
の制御の下に、外部からインタフェース回路に加えられ
る書込むべきデータ及びデータメモリへ与えられる関連
するアドレスを引継ぐことを特徴とする。こうすると、
データメモリ内で実際に書込み動作が行なわれるのを待
たずに、複数個の書込むべきデータを外部から順次に加
えることができる。

外部へ出力するためにデータをデータメモリから読出
す時、書込みの場合と類似した待ち時間が生ずるのをバ
ッファメモリだけにより防ぐために、データメモリをデ
ュアル−アクセスメモリとして構成し、そこからデータ
を、別個のアドレス入力端子を介して与えられる２個の
任意のアドレスで、時間的に独立な態様で読出し、別個
のデータ出力端子へ出力するようにすると好適である。
この種類のメモリ自体は既知であり、容量が大きすぎな
い限り、シンプルな構造にできる。このメモリの２〜３
の実施例では、読出しを所定のサイクル内でだけ行な
い、このサイクルをクロック発生器のクロック信号によ
り制御し、従って外部から加えられるアクセス信号の同
期を必要とする。しかし、データの読出しは、如何なる
場合でも、クロック発生器のクロック信号の一サイクル
内で行なう。

本発明に係るデータ処理装置は多くの目的で使用でき
る。特に魅力的な用途は、高位のデータ処理装置の入出
力装置の動作の制御であり、この場合は、本発明に係る
データ処理装置は下位の制御機能からほとんど独立な知
能インタフェースを形成する。それ故、本発明に係る別
の実施例は、高位のデータ処理装置の入出力装置の複数
個の動作を準同時に制御するために、データ処理装置を
データメモリのインタフェース回路に接続し、入出力信
号を条件信号又は命令ワードのインタフェース回路に接
続することを特徴とする。入出力装置の制御は、一般に
比較的少数の信号だけを必要とし、他方高位のデータ処
理装置への接続は一層複雑となる。このことはデータメ
モリへの接続をビット並列な接続にすることにより考慮
に入れられる。斯くして、本発明に係るデータ処理装置
は、高位のデータ処理装置へ接続されたインタフェース
回路と、入出力装置へ接続されたインタフェース回路と
の間の知能インタフェースとして接続される。入出力装
置の動作は、また、純粋にシリアルなデータ接続にする
こともでき、この場合本発明に係るデータ処理装置は外
へ出るシリアルデータを発生し、受け取ったシリアルデ
ータを処理する。また、シリアルデータインタフェース
と平行に、タイマ機能は時間的にインタリーブされた形
態で準同時に行なうこともできる。

入出力装置から到来する信号を処理し、結果を高位の
データ処理装置へ与える。この転送は、高位のデータ処
理装置が周期的にデータメモリにアクセスし、その所定
の記憶装置を読み出すことにより行なうことができる。
しかし、高位のデータ処理装置を救済するために、異な
るシーケンス制御信号の数に対応する数の制御レジスタ
を含む一組のレジスタを設け、これらの制御レジスタに
高位のデータ処理装置がアクセスできるようにし、各レ
ジスタがもう一つのシーケンス制御信号に関連し、所定
のシーケンス制御信号時に、関連する制御レジスタ及び
命令レジスタの予じめ定められた出力端子が同時に予じ
め定められた値を担う場合に、算術及び論理ユニットが
高位のデータ処理装置のための制御信号、特に割込み信
号を発生するようにすると好適である。こうすると、こ
のようなデータ処理装置のために、通常の割込み信号を
発生すれば足りる。

高位のデータ処理装置は、適当な信号を関連する制御
レジスタに書込むために時間がとれない場合に、自己が
割込み信号を処理できないことを示すことができる。こ
うなると、所定の割込み信号の発生が禁止又は後刻にも
う一つの信号値が制御レジスタに再び書込まれる迄延期
される。

データメモリのアクセスを介して高位のデータ処理装
置により本発明に係るデータ処理装置を制御することは
しばしば欠点となる。例えば、所定の場合に手順は多少
厄介になったり、遅くなりすぎたりする。それ故、本発
明に係るデータ処理装置へ単純且つ高速にアクセスする
ために、レジスタの組が異なるシーケンス制御信号の数
に対応する数のストップレジスタを含み、これらのスト
ップレジスタが高位のデータ処理装置によりアクセスで
き且つ夫々のシーケンス制御信号に関連し、所定のシー
ケンス制御信号がある時に、関連するストップレジスタ
と、命令レジスタの予じめ定められた出力端子とが同時
に予じめ定められた値を担う場合に、算術及び論理ユニ
ットが全てのメモリにデータを書込むことを禁止するブ
ロッキング信号を発生するようにすると好適である。こ
うすると、所定のシーケンス制御信号時、即ち、所定の
プロセス時に、全てのメモリの内容を変換することが排
除される場合に、同じ命令を、この命令の結果を考慮に
入れることなく、繰り返し、繰り返し実行する。こうす
ると、高位のデータ処理装置がもう一つの信号値を関連
するストップレジスタに書込む迄、関連するプロセスが
待たされる。他方、入出力プロセスは各任意の点で割込
をかけることはできない。例えば、これまたデータを転
送するいくつかの他の装置によりデータを与えられるシ
リアルデータラインは２個の二進信号値の一つ（例え
ば、「低」）で保たれることはできない。この時プロセ
スのストッピング、即ち、ホールディング制御信号を理
論的にこのような「禁止点」を同定する信号と組合せ、
ホールディングが所定の命令に対してだけ生ずるように
する。

以下に図面につき詳細に本発明の実施例を説明する。

好適な一実施例の説明 第１図に示すデータ処理装置はいくつかの既知の普通
に使用される要素を具えるが、特に命令メモリ16を具え
る。この命令メモリ16は、本例では後段にレジスタ18を
有し、このレジスタ18は、新規の命令ワードが読出され
る迄命令メモリ16から読出された命令ワードを蓄える。
命令メモリ16はアドレスレジスタ22,レジスタ24,及びプ
ログラマブル論理アレー〈PLA−programmable logic ar
ray〉（アドレス発生器）26により形成される組立体に
よりアドレスされる。これらの要素はライン27上に命令
メモリ16の次のアドレスを毎回発生させ、このアドレス
が要素14及びライン15を介して命令メモリ16のアドレス
入力端子に加えられる。要素14については後に詳述す
る。注意すべきことは、ライン15及び17並びに第１図の
大部分のラインは、実際には、いくつかの個別の並列な
ラインから成り、唯一本のラインで示したのは図面を簡
明ならしめるだけの理由による。これは第３図及び第５
図についてもあてはまる。

また、算術及び論理ユニット（ALU）32を設け、その
バスでない出力ライン33をデータメモリ30のデータ入力
端子D_i及びバッファメモリ34のデータ入力端子に接続す
る。算術及び論理ユニット32は、命令レジスタ18からラ
イン19を介して供給される命令ワードに含まれる情報に
よる制御の下に、夫々、バッファメモリ34から供給され
るのと、データメモリ30からライン31を介して供給され
るのと２個のマルチビットデータワードを、論理的又は
算術的に、組合せる。命令レジスタ18の出力ラインはラ
イン17もあるが、これらの２個の出力ライン17及び19は
各命令ワードの異なる部分を伝える。算術及び論理ユニ
ット32は、ライン19を介して供給される命令ワードの部
分の数個のビットだけで通常の態様で制御され、この部
分の他のビットはデータメモリ30をアドレスする。デー
タメモリ30は、読出し又は書込みを問わず、これにより
制御される。蓄えられているデータは、各アドレッシン
グ動作に応答して、無条件に読出される。

注意すべきことは、第１図に示した装置では、命令ワ
ード又はその一部を担うライン17及び19と、データワー
ドを伝えるライン31及び33とが、別個のラインとなって
いることである。これは命令とデータとが全て同じ内部
データバスを介して転送される多くの既知のデータ処理
装置とは逆である。第１図に示した装置では、この分離
の結果、データ部と命令部とを区別できる。

符号８はクロック発生器を示す。このクロック発生器
は、相互にシフトしたクロック信号を巡回的に繰り返さ
れる態様で、いくつかの出力端子６から出力する。この
実施例では、４個の異なるクロック信号CT0〜CT3が時間
的にこの順序で存在するものとしている。これらのクロ
ック信号は、装置の異なるメモリ要素に加えられる。ク
ロック信号の数と、それらの正確な位置とは、少なくと
も部分的に、メモリ要素の構造、例えば、スタチックCM
OSであるか又はダイナミックNMOSであるかに依存する。
従って、以下の説明は一例にすぎない。いずれの場合
も、全てのクロック信号から成る一系列が毎回一サイク
ルを表す。

第１図に示す装置は、複数個のプロセスを準並列、時
間インタリーブで実行するのに適している。この目的で
ライン11に順次に異なるシーケンス制御信号を発生し、
各シーケンス制御信号が所定のプロセスと関連している
シーケンサ10を設ける。これらのシーケンス制御装置は
マルチビットデータワードにより形成し、その際ビット
の数が、例えば、同時に実行できるプロセスの最大数に
対応するようにすると好適である。しかし、こうする
と、ライン11、従ってライン13でも多数の制御線を必要
とする。この制御線の数を減らすために、シーケンス制
御信号も２進形態〈binary form〉で符号化する。最も
簡単な場合、シーケンサ10は、順次に全てのシーケンス
制御信号を巡回的に反復するカウンタで形成する。しか
し、こうするとシーケンス制御信号の系列、従って個々
のプロセスの時間インタリービングが固定される。もっ
とフレキシブルなシーケンサの構造については後述す
る。

各クロック信号CT0は、シーケンサ10を駆動して新し
いシーケンス制御信号をライン11に出す。後のクロック
信号CT3は、制御レジスタ12を駆動してこのシーケンス
制御信号を蓄える。従って、一サイクルの開始時点でラ
イン11に現れるシーケンス制御信号は、そのサイクルの
終わりにおいてライン13に現れる。ライン11及び13は、
アドレスメモリ14のアドレス入力を与える。アドレスメ
モリ14は、各個別のプロセスに対し、関連する次の命令
の命令メモリ16内のアドレスを蓄える。このアドレスは
ライン27を介してプログラマブル論理アレー（アドレス
発生器）26から前もって供給される。ライン11上のシー
ケンス制御信号はアドレスメモリ14をアドレスし、この
アドレスが読出された後、ライン15を介して命令メモリ
16をアドレスする。ライン13上のシーケンス制御信号
は、ライン27上に現れるアドレスの書込み動作をクロッ
ク信号CT2の制御の下に制御するためにアドレスメモリ1
4をアドレスする。プログラマブル論理アレー26は、ゲ
ート装置であって、アドレスレジスタ22、レジスタ24及
びライン31上のデータワードのビットの少なくとも一部
でアドレスされる。或る入力信号組合せから、プログラ
マブル論理アレー26は永久的にその信号組合せに関連し
ている一個のデータワードを発生する。アドレスレジス
タ22は、ライン15上に存在する現在のアドレスを蓄え
る。レジスタ24は、周囲からライン28を介してマルチプ
レクサ20に与えられる信号を蓄える。これらのライン28
は少なくとも一個の第１図に示したデータ処理装置の入
力を表し、例えば、入出力装置のような複数個の外部周
辺装置から出発する。これらのライン28は、例えば、シ
リアルデータや状態信号を担う。これらの信号が処理さ
れて次のアドレスの形成に影響する。マルチプレクサ20
は、ライン13上のシーケンス制御信号により制御され、
一本又は一群のライン28をレジスタ24に接続する。ライ
ン31上のデータワードはデータメモリ30から読出された
ものである。入力ライン28と類似して、ライン42は第１
図に示したデータ処理装置の出力ラインを形成する。こ
れらの出力ライン42はライン13上のシーケンス制御信号
により制御されるデマルチプレクサ40を介してライン17
で送られてくる命令レジスタ18の出力の一部である信号
を受け取る。これらの出力ライン42は、例えば、周辺装
置に接続され、これらが運ぶ信号は、例えば、シリアル
データ又は制御信号である。周囲と出入りするラインに
はもう一つのライン38があり、このライン38は周囲から
インターフェース回路（接続用回路手段）36を介して送
られてくるデータをデータライン39を介してデータメモ
リ30に送るか又は逆にこのデータメモリ30からデータを
読出して周囲に送る。この書込まれた又は読み出される
べきデータのアドレスはライン37を介してデータメモリ
30に与えられる。インタフェース回路36は後述するよう
に、ライン13上のシーケンス制御信号により制御され
る。ライン38は、例えば、高位のデータ処理装置に接続
することもできる。この場合は、第１図に示す装置は周
辺装置へ接続するための知能インタフェース制御装置を
表す。

時系列動作の説明 第１図に示した装置で時間を追って処理動作を実行す
る様を第２図につき詳細に説明する。ここでは、夫々の
クロック信号CT0〜CT3に応答して実行される機能の段階
を２個の別個のブロックで示してある。これらは、クロ
ック信号が同じでも異なる制御シーケンス、即ち、異な
る処理に関連する。代わりに、同じ制御シーケンスで順
次に実行することもできる。

後者の時系列動作については後述する。即ち、命令の
複合実行との関係で述べる。

−サイクルの第１のクロック信号CT0に応答して、シ
ーケンサ10は機能段階F1で一個のシーケンス制御信号を
発生する。この信号はこのクロック信号期間の終了時に
ライン11が現れ、次のシーケンス制御信号が発生する迄
そこにとどまる。段階F2での次のクロック信号CT1に応
答して、アドレスメモリ14内の記憶位置がこのシーケン
ス制御信号によりアドレスされ、読出される。CT1の期
間の終了時に、命令メモリ16内の次の命令アドレスがラ
イン15上に存在する。クロック信号CT2に応答して段階F
3で関連する命令が命令メモリ16から読出される。この
命令は、この期間の終了時に命令メモリ16の出力側に現
れる。

それ故、クロック信号CT3の開始時には、新しいシー
ケンサ制御信号が制御レジスタ12の入力側に存在し、機
能段階F4時にそこに書込まれる。また新しいアドレスが
アドレスレジスタ22の入力側に得られ、機能段階F5時に
クロック信号CT3によりそこに書込まれる。最后に、命
令レジスタ18の入力側に命令ワードが現れ、機能段階F6
時にクロック信号CT3により書込まれる。斯くしてライ
ン17及び19は、ライン13上に同時に存在するシーケンス
制御信号により決まるプロセスで実行すべき命令を運
ぶ。

次のサイクルの第１のクロック信号CT0に応答して、
段階F7でライン28上の一個又は複数個の信号がライン13
上のシーケンス制御信号によりマルチプレクサ20で選択
される。当該ラインは夫々のシーケンス制御信号に対応
するプロセスにより制御された周辺装置と関連する。選
択された信号はレジスタ24の入力端子に加えられ、そこ
に蓄えられる。同時に、機能段階F8でライン19上に存在
する命令ワードの部分によりアドレスが与えられるデー
タメモリ30の記憶位置から一個のデータワードが読出さ
れる。このデータワードは、ライン31を介して、算術及
び論理ユニット（ALU）32及びプログラマブル論理アレ
ー（PLA）26に加えれる。バッファメモリ34はライン13
上のシーケンス制御信号によりアドレスされるから、こ
のバッファメモリ34はこのアドレスにあるデータワード
を出力し、算術及び論理ユニット32の他方の入力端子に
供給する。この算術及び論理ユニット32は所定の機能に
対し、ライン19上に存在する命令ワードの部分内に所定
のビットにより調整でき、この算術及び論理ユニット32
により発生させられたデータワードは段階F10における
クロック信号CT1の終わりにおいてライン33上に現れ
る。同時に段階F9で、このプロセスに対しPLA26で発生
させられた次のアドレスがライン27に現れる。即ち、こ
のシーケンス制御信号に対するアドレスである。次のク
ロック信号CT2に応答して、段階F11で次のアドレスがア
ドレスメモリ14のこのシーケンス制御信号に関連するア
ドレス、即ち、現在のプロセスに割当てられているアド
レスに蓄えられる。

また、段階F12でライン33上にデータワードが、バッ
ファメモリ34のライン13上のシーケンス制御信号により
決まるアドレス及びデータメモリ30に書込まれる。これ
はライン19上の命令ワード部内の制御信号に依存する。
後者の書込みアドレスはこのライン19上の命令ワード部
により決まる。斯くして一命令の実行が完了する。

しかし、段階F7及びF8を実行するために用いられるこ
のサイクルの制御信号CT0に応答して、同時に段階F1が
実行される。即ち、次のシーケンス制御信号が発生す
る。この信号は通常のもう一つの周辺装置に対するもう
一つのプロセスに属す。機能段階F9及びF10と、F11及び
F12と同時に別の機能段階F2及びF3が並列に実行され
る。これはレジスタ12,18及び22がクロック信号CT3に応
答してのみ、即ち、過去に発生させられたアドレス又は
過去に発生させられたデータワードが機能段階F11及びF
12で蓄えられ終わった時、新しい内容を引継げることを
示す。

外部とのライン38とデータメモリ30との間にあるイン
タフェース回路36は第２図の時間線図で特別に注目され
てはいない。しかし、第１図に示した装置では、データ
メモリ30がデータが２個の独立したアドレスで同時に少
なくとも読出せるデュアル−アクセスメモリであると仮
定されている。この結果、ライン38を介して周囲から到
来する、データメモリ30の所定のアドレスにあるデータ
ワードに対する外部からの要求はほとんど即時に実行で
きる。少なくともデータメモリ30の所定の技術的構造に
対し、このデータメモリ30を内部クロック信号CTと同期
させる必要があるだけである。しかし、ライン38を介し
て周囲から来るこのラインを介して供給されるデータワ
ードをデータメモリの所定のアドレスに書込む命令はす
ぐには実行できない。一つの理由は、所定のアドレスか
ら読出され、ライン31に現れるデータワードを、読出し
中又はその直前に周囲から来るデータワードにより消去
したり、重複して書込んだりしてはいけないからであ
る。こうすると予測できない状態が生ずる。それ故、イ
ンタフェース回路36はライン13上のシーケンス制御信号
により制御される。少なくとも１個のシーケンス制御信
号に対し、第１図に示す装置内の如何なるメモリもこの
同じ装置から来るデータにより消去されることはない、
即ち、アドレスメモリ14が新しいアドレスを取り上げた
り、データメモリ30又はバッファメモリ34がライン33上
に存在するデータワードを取り上げたりすることはない
ことは注意すべきことである。斯くして、この装置内で
は将来行う機能が実行されることはない。即ち、この装
置の実行は準アレスト（quasi−arrest）されている。
この特別なシーケンス制御信号に対し装置がイネーブル
され、従って周囲から取るデータワードをデータメモリ
に書込むことができる。このように構成すると予測不可
能な混乱が生ずることはない。

一層好適な実施例の説明 第１図に示した装置は、極めて重要な要素だけを具え
る。このため或る種の必要な機能を実現するのが困難、
更には不可能になる。一層フレキシブルに動作できる装
置を第３図に示す。第１図の要素に対応する要素には同
じ符号を付してある。

第３図に示したデータ処理装置でシーケンス制御信号
を発生するためのシーケンサは、カウンタ50と、このカ
ウンタによりアドレスされるメモリ52と、このメモリ52
に接続されている別のシーケンフ制御レジスタ54とから
成る。また、例えば、スタートアップ時にライン３を介
して与えられるリセット信号に応答して命令メモリ16の
スタートアドレスをセットするスタート論理回路56を設
ける。この目的で、ライン３上のリセット信号がカウン
タ50をそのスタート位置にリセットし、スタート論理回
路56をそれがスイッチ58を右側位置にスイッチするよう
にセットする。こうするとアドレスレジスタ22の入力端
子と、命令メモリ16のアドレス入力端子とがスタート論
理回路の出力導線57に接続される。カウンタ50の出力
は、また、スタート論理回路56を制御し、このスタート
論理回路56をして、第１のカウンタに対して毎回所定の
スタートアドレスを発生せしめる。これらのスタートア
ドレスは、例えば、論理回路又は読出し専用メモリ（RO
M）で定められる。これらのスタートアドレスは順次に
出力導線57に現れ、アドレスレジスタ22に書込まれる。
ライン23上に出るこのアドレスレジスタ22の出力信号
は、PLA26をしてライン27上に初期アドレスを形成せし
める。これらの初期アドレスはスタートアドレスに対応
させることができ、順次にアドレスメモリ14に書込まれ
る。この時生ずるカウンタ50の位置と、ライン13上の関
連するシーケンス制御信号との間の時間のずれは、関連
するスタートアドレスにより考慮に入れられる。異なる
シーケンス制御信号の各一つ、即ち、所定のプロセスに
関連する各シーケンス制御信号についての初期アドレス
がアドレスメモリ14内に蓄えられ終わった時、シーケン
ス制御信号の数、即ち、プロセスの数が固定され、スイ
ッチ58が切り換えられる。この時アドレスレジスタ22の
入力端子と、命令メモリ16の入力端子とがアドレスメモ
リ14の出力端子に接続される。

カウンタ50は、シーケンス制御メモリ52を巡回的に繰
り返されるアドレス系列でアドレスする。個々のアドレ
スに所定のシーケンス制御信号を蓄える。カウンタ50の
容量、従ってシーケンス制御メモリ52の容量は、異なる
シーケンス制御信号の数よりも大きい。従って、これら
の信号は任意に選択できる順序で２回以上蓄えられ得
る。従って、個々のプロセスの命令は、異なる発生周波
数で実行することもできる。付録としてつけた表Ｉは一
例であり、２個の異なるシリアルデータ入出力接続SI0
及びV24並びに２個のタイマの機能TIM1及びTIM2であ
る。ここで、V24は周知のシリアル通信プロトコルであ
る。表Ｉで、左欄はカウンタ50の位置を示し、右欄はメ
モリ52に蓄えられているシーケンス制御信号と関連する
機能、即ち、プロセスを示す。右欄の空いているフィー
ルドでは、そこのシーケンス制御信号に対し、何の機能
も実行されない、即ち、これらの瞬時では周囲からのデ
ータワードをデータメモリ30に書込むことができる。

ここでは、４個の異なるプロセスだけが実行されてい
るから、４個の異なるシーケンス制御信号だけがここで
は必要とされるだけである。これらの信号は２ビットに
より符号化できる。何の命令も実行すべきでない場合又
は周囲からデータメモリ30にデータワードを書込む場合
であることは第３のビットにより示される。従って、ラ
イン５及び13は３ビット線により構成される。第１のビ
ットの一つの値に対し、記憶機能、即ち、アドレスメモ
リ14、バッファメモリ34及びデータメモリ30への書込み
が禁止される。

個々のシーケンス制御信号、即ち、プロセスをシーケ
ンス制御メモリ52の対応する内容により任意に選ぶこと
ができる。シンプルな用途の場合、例えば、第３図に示
した装置が高位のデータ処理装置と周辺装置との間の知
能インタフェースを形成する場合には、必要な機能が高
度になり、シーケンス制御メモリ52は読出し専用メモリ
として構成する好適になる。他の用途では読出し／書込
みメモリとして構成することができる。或る環境では新
しい内容により重ね書きすることができる。この新しい
内容は、例えば、高位の装置のような周囲から供給する
ことができる。カウンタ50の容量は任意の値を有し得る
ことも明らかである。シンプルな用途では、これを固定
することができる。他の用途では、これは周囲の制御の
下に調整することもできる。

第３図に示した装置では、データメモリ30から読出さ
れたデータワードを運ぶライン31は、毎回次のアドレス
を発生させるPLA26の一方の入力端子に直接接続されて
いない。このライン31はレジスタ24の一つの入力端子に
接続されている。また２個の別の要素64及び68を設ける
が、これらの要素もPLAとして構成されており、即ち、
所定の入力信号組合せに応答して、夫々、出力ライン65
及び69に所定のデータワードを生ずる組合せ論理回路網
として構成されている。

PLA68は、アドレスレジスタ22内に含まれる実際のア
ドレス及び周囲から１本又は複数本のライン28を介して
入ってきたマルチプレクサ20により選択され、ライン21
上に存在する信号とにより制御される。これらの信号は
前述した態様で条件信号を表す。PLA68の出力ライン69
はスイッチ70で一方の入力端子に接続される。スイッチ
70はライン19上に存在する命令ワードの部分内の所定の
ビットにより制御される。このスイッチ70は算術及び論
理ユニット32の一方の入力端子に接続されている。斯く
してこのPLA所定のデータワード、特に外部条件信号に
依存して、データワードを算術及び論理ユニット32に直
接供給できる。いくつかの命令ステップで必要とするプ
ログラム分岐は今度は必要ではない。

同じように、PLA64はアドレスレジスタ22内に存在
し、ライン23を介して出力されてくるアドレス及びライ
ン25を介して出力されてくるレジスタ24の内容により制
御される。PLA64の出力ライン65をスイッチ66の一方の
入力端子に接続する。このスイッチ64はライン19上の命
令ワード部の所定の他のビットにより制御される。この
時スイッチ66はライン33を介して送られてくる算術及び
論理ユニット32の出力データワードではなく、PLA64に
より発生させられたデータワードをデータメモリ30のデ
ータ入力端子に与え、そこに書込む。次に、このデータ
ワードはインタフェース回路36及びライン38を介して周
囲に出力される。或る命令に応答して、PLA64はライン3
1上の出力データワードを記録できる。これはライン21
上の条件信号に依存して行われる。従って、これは外部
ライン38に接続されている高位のデータ処理装置により
一層容易に、即ち、一層直接に処理できる。

算術及び論理ユニット32の２個の入力部の各々には小
さいブロックで示されたレジスタであり、後述するよう
にこのレジスタは所定の瞬時に加えられたデータワード
を引き継ぎ、論理組合せ動作を形成する。これはデータ
メモリ30及びバッファメモリ34を作る上で多くの技術的
利点を与える。蓋し、算術及び論理ユニット32に先行す
るレジスタの入力端子にあるデータワードは算術及び論
理ユニット32が結果を生じ、この結果が蓄えられ終わる
前に既に消えている可能性があるからである。

ライン33上のデータワードに加えて、算術及び論理ユ
ニット32は、例えば、レンジオーバーシュートを示す制
御信号も発生する。これらの制御信号は、フラグメモリ
と呼ばれる別のメモリ72の入力端子に加えられる。この
フラグメモリ72もシーケンス制御信号によりアドレスさ
れる。このような算術及び論理ユニット32の制御信号は
プログラム分岐で通常使用されるものである。それ故、
フラグメモリ72の出力端子はライン73及び21を介してレ
ジスタ24の入力端子に接続される。

本例では、インタフェース回路36を介して外部に接続
されているライン38は、バス40′に接続する。このバス
40′は高位のデータ処理装置の一部を形成し、ライン38
に制御信号及びインタフェース回路36を固定するアドレ
ス信号を供給する。このバス40′はデータメモリに書込
まれるき又はそこから読出されるべきデータワードを与
える。また、バス40′はANDゲート76が通した割込み信
号を受け取る。この目的で、一組のレジスタ74を設け
る。これらのレジスタ74は、ライン13上のシーケンス制
御信号により制御される。種々のシーケンス制御信号の
各一つに対して１個の制御レジスタを設ける。バス40′
を介してレジスタ74内に情報を書込むことができる。AN
Dゲート76の一方の入力端子をシーケンス制御信号によ
り選択された制御レジスタ74の出力端子に接続する。他
方の入力端子はライン19上の命令ワード部の所定のビッ
トを受け取る。従って、関連命令ビットが所定のプロセ
スの実行時に一命令に対してセットされ終わり、関連す
る制御レジスタが同時に予め定められた情報を含む時
は、バス40′を介して高位のデータ処理装置に割込み信
号が加えられる。斯くして、高位のデータ処理信号が、
何時割込み信号をどのプロセスに対して受け取るかを決
める。

シーケンス制御信号によりアドレスされるレジスタ74
の組は、ストップレジスタと称される別のレジスタを具
える。このストップレジスタにはバス40′を介して情報
を書込める。このような情報がシーケンス制御信号によ
り選択されたストップレジスタ内にある時、別のANDゲ
ート78の一方の入力端子にその情報を加える。ANDゲー
ト78の他方の入力端子はライン19上の命令ワード部の別
のビットにより制御される。このビットが所定の値を有
する時、出力線79は、関連するシーケンス制御信号、即
ち、関連するプロセスに対して新規のアドレスをアドレ
スメモリ14に書込むこと及び多分にデータワードをデー
タメモリ30及びバッファメモリ34に書込むことを禁止す
る。この結果、高位のデータ処理装置は予め定められた
点で選択されたプロセスを停止できる。このプロセスは
バス40′を介してレジスタ74の組の関連するレジスタ内
の情報を消去する時又は他の情報を書込む時だけ続行さ
れる。

時系列的実行の説明 第１図と対称的に、クロック発生器８は６個の異なる
順次のクロック信号C0ないしC₅を発生する。シーケンス
制御信号を発生させるには複数個の処理段階を必要とす
る。しかし、これは第４図につき以下に述べるように、
スローダウンを起こさない。今度は、処理は互に時間的
にずれた３個のレベルで行われる。第４図の下側ブロッ
クに示す命令を実行している時、中間のブロックで次の
命令が準備される。この次の命令はもう一つのプロセス
に属する。同時に、上側ブロックで次の次のシーケンス
制御信号が発生する。

これは、第１のサイクルの第２のクロック信号C1をし
て機能段階F21でカウンタ50を一位置進めさせることに
より実現できる。クロック信号C2ないしC5時に、シーケ
ンス制御メモリ52のこのアドレスに蓄えられているシー
ケンス制御信号は機能段階F22で読出される。この信号
は第２のサイクル時に機能段階F23でクロック信号C0に
よりレジスタ54に書込まれる。従って、これはライン11
に現れる。この第２のサイクルのクロック信号C1及びC2
に応答して、次のアドレスが機能段階F25でアドレスメ
モリ14から読出される。従って、機能段階F26で対応す
る命令が命令メモリ16から読出される。第２のクロック
サイクルの最后のクロック信号C5を用いて、機能段階F2
7でアドレスメモリ14から読出されたアドレスをアドレ
スレジスタ22に書込み、機能段階F28で、こうして読出
された命令を命令レジスタ18に書込む。また、機能段階
F24でライン11上に存在するシーケンス制御信号をレジ
スタ12に書込む。即ち、次のシーケンス制御信号の前の
一クロック周期中にレジスタ54に書込む。

斯くして、第３のサイクルの第１のクロック信号C0が
現れる時、命令ワードがライン17及び19上に存在する。
従って、機能段階F30でデータメモリ30がアドレスされ
且つ読出される。また、この時PLA68が有効な入力信
号、即ち、ライン23上の現在の命令アドレスとライン21
上の条件信号とを受け取り、他方バッファメモリ34及び
フラグメモリ72は斯くして有効化された機能制御信号に
より制御される。この結果、機能段階F31での次のクロ
ック信号C1で、算術及び論理ユニット32の２個の入力部
に先行するレジスタが加えられデータワードを引き継
ぎ、また、レジスタ24にライン21上に存在する条件信号
が書込まれ、データメモリ30から読出され、ライン31上
に存在するデータワードも書込まれる。

機能段階F32で、次の２個のクロック信号C2及びC3に
応答して、PLA26はライン27上にこのプロセスに対する
次のアドレスを発生させる。機能段階F33では、算術及
び論理ユニット32は加えられた２個のデータワードを組
合せて、結果がライン33上に出力される。機能段階F34
で次のクロック信号C4に応答して、ライン27上に存在す
る次のアドレスがアドレスメモリ14に書込まれる。入力
アドレスはライン13上のシーケンス制御信号により決ま
る。機能段階F35で算術及び論理ユニット32により発生
させられた制御信号はフラグメモリ72に書込まれ、ライ
ン33上に発生させられたデータワードは、スイッチ66が
下側位置にある時バッファメモリ34及び多分にデータメ
モリ30に書込まれる。スイッチ66がその上側位置を占め
る時は、PLA64によりライン65上に発生させられたデー
タワードはデータメモリ30に書込まれる。蓋し、PLA64
の入力はなり有効であるからである。アドレスレジスタ
22の内容は、機能段階F27で示されたクロック信号C5に
応答してだけ切り換わる。斯くして、個々の命令は三段
の時間インタリーブされた形態で実行される。

インタフェース回路の説明 第１図及び第３図に示した装置内で使用される要素、
例えば、メモリ、レジスタ又はPLAは既知の構造のもの
であって、入念に作り直す必要はない。単に加えられた
複数個の信号と、第１図及び第３図に示した装置内のク
ロック信号との同期をとるインタフェース回路だけを第
５図につき説明する。

第５図において、第３図のバス40′に接続されている
ライン38は、複数個の並列なラインを具備し、並列にデ
ータを受け取ったり、供給したりできるデータライン87
と、アドレスをインタフェース回路に与えるいく本かの
並列なラインを具備するライン88と、有効信号、読出し
／書込み制御信号、肯定反応信号及びクロック信号を伝
送する制御ライン89及び90とを具える。

ライン88を介して並列に供給されるアドレスの上位の
アドレスビットはアドレスデコーダ80に加えられる。こ
のアドレスデコーダ80はライン89を介してアドレス信号
が適当になった時有効信号も受け取る。ライン90を介し
てクロック信号が加えられる。アドレスデコーダ80が高
位のデータ処理装置によりバス40′を介して送られてく
るアドレスが実際にインタフェース回路36を目指してい
ると判断した時、アドレスデコーダ80はライン81上に制
御信号を発生する。これは、下位のアドレスビットを蓄
えるアドレスバッファ84並びにライン90を介して与えら
れる外部クロック信号及び内部クロック信号の同期をと
る同期回路82を制御し、別の制御機能を初期化する。

データメモリ30での読出し動作のためには、下位のア
ドレスビットがデコーダ80を活性化し、ライン81上の信
号を介して、アドレスバッファ84を制御し、読出すべき
データワードを読出すデータメモリ30のアドレスを示す
この下位のビットを蓄えさせる。このアドレスは順次に
ライン85に現れる。

ライン90を介して読出し制御信号も加えられるが、こ
れは更に、同期回路82及びライン83を介して、FIF0制御
回路92に加えられる。このFIF0制御回路92はFIFOメモリ
94を制御し、一時にデータワードを取り上げる。読出し
／書込み制御信号は、このFIFO制御回路92を介して加え
られる。蓋し、後述するように、この読出し／書込み制
御信号は別の書込み動作のための信号と組合せねばない
ないからである。読出し動作のためには、このFIFO制御
回路92は直ちにライン93に読出し制御信号を発生する。

この信号はスイッチ96を左側位置にセットする。従っ
て、ライン85上にあるアドレスがライン37を介して、デ
ータメモリ30の外部アドレス入力端子に加えられる。第
２図の段階30につき前述したように、この時データメモ
リ30は、クロック信号C0の制御の下に、直ち読出し動作
を実行する。出力導線39bに読み出されたデータワード
は、クロック信号C1の制御の下にデータバッファ86に書
込まれる。従って、このワードは次のクロック信号C2の
開始よりも遅くなくバス40′に接続されているライン87
上に得られる。このクロック信号を用いて、同期回路82
はライン90に肯定応答信号を発生する。但し、そのアド
レスがクロック信号C0の前に得られたものとする。斯く
して、複数個のデータワードが直接相次いで読出され
る。但し、バス40′上の読出し要求が十分速やかに互い
に続いて生ずる場合である。

メモリ30で書込み動作をする場合は、アドレスを同じ
態様で加え、書込み制御をライン83を介してFIFO制御回
路92に加える。また、ライン87を介して書込むべきデー
タワードを加える。データバッファ86は読出し動作の場
合を除いて高オーミック状態で制御される。データワー
ドは対応するシーケンス制御信号の制御の下にメモリ30
に書込まれる。これはクロック信号C0〜C5の数サイクル
を必要とする。特に、複数個のデータワードを相続続い
て書込むべき場合は、バス40′は或る程度長時間閉塞さ
せられる。蓋し、少なくともこれらのデータワードが全
て書込まれ終わる迄これらのデータを保持しなければな
らないからである。それ故、複数個の順次のデータワー
ドを蓄えることができるFIFOメモリ94の形態をバッファ
を設ける。各データワード毎に目指すアドレスを覚えて
おく必要があるから、FIFOメモリ94はデータワードと平
行して、ライン85を介して与えられるアドレスを蓄え
る。

斯くして、書込み制御信号が到達した時、FIFO制御回
路92は、直ちにライン98を介してFIFOメモリ94を活性化
させ、従ってライン87上のデータワードは関連するライ
ン85上のアドレスと共に書込まれる。メモリ94の技術的
構造に依存して、装置自体内でクロックサイクルの所定
のクロック信号に対し待つことが必要となる。メモリ94
への書込み動作が完了した時、同期回路82を介してライ
ン90に確認信号〈an acknowledge signal〉が出力され
る。従って、次のデータワード及び関連するアドレスを
加えることができる。

対応するシーケンス制御信号がライン13上に現れ、ス
イッチ96が右側位置にセットされる時だけ、書込み信号
がライン93上に発生する。この時一番古くFIFOメモリ94
に まれ、ライン95上に存在するアドレスが、ライン37
を介してデータメモリ30のアドレス入力端子に加えられ
る。同時に、FIFOメモリ94は、ライン39aを介して、最
も古く蓄えられたいたデータワードを出力する。このデ
ータワードは次のクロック信号C4の制御の下にデータメ
モリ30に書込まれる。

FIFOメモリ94に次のデータワードを書込むためには、
関連するシーケンス制御信号がライン13上に次に現れる
迄待たねばならない。FIFO制御回路92はFIFOメモリ94が
書込めるアドレスを未だ待っているか否かをモニタす
る。FIFOメモリ94に現在蓄えられる以上のデータワード
が外部から供給される場合は、FIFO制御回路92がライン
91上に阻止信号を発生し、同期回路82を介してライン90
上に対応する信号を発生する。この時はしばらくバス4
0′を介してそれ以上のデータワードを加えることがで
きなくなり、最近に加えられたデータワードが維持され
る。

上述した装置は高位の処理装置と、いくつかの外部シ
リアルデータ若しくは制御ラインとの間のインタフェー
スとして使用すると特に好適である。なおこれらのライ
ンは時間インタリービングの結果として準並列に動作す
る。上述した装置は、いくつかのプロセスを同時に実行
する場合及び速度の点で厳しい要求が課されない場合の
ような他の用途で使用することもできる。上述した装置
は、原理的には、単に命令メモリ16及びシーケンス制御
メモリ52のような制御メモリの内容並びにPLA26,64及び
68の構造を適応化させることにより異なる用途に適応さ
せることができる。

上述した回路は普通の技術で集積回路として作ること
ができ、そうしても機能のレベルは満足される。

【図面の簡単な説明】

第１図は、本発明に係るデータ処理装置の簡略化された
ブロック図、 第２図は、時間系列と異なるプロセスのインタリービン
グを説明する説明図、 第３図は、本発明に係るデータ処理装置の詳細なブロッ
ク図、 第４図は、第３図に示した装置での時間系列とプロセス
のインタリービングを説明する説明図、 第５図は、データメモリに対するインタフェース回路の
ブロック図である。 符号の表 （第１図） 16……命令メモリ、18……命令レジスタ 32……ALU、34……バッファメモリ 30……データメモリ、８……クロック発生器 10……シーケンサ、12……制御レジスタ 14……アドレスメモリ、26……PLA 24……レジスタ、20……マルチプレクサ 40……デマルチプレクサ 36……インタフェース回路 17,19,31,33……バスでないライン （第２図） F1……シーケンス制御信号の発生 F2……メモリの記憶位置をアドレス F3……命令レジスタを読出す F4……新しいシーケンス制御信号をレジスタ12に書込む F5……新しいアドレスを書込む F6……新しい命令ワードを書込む F7……適当なラインを選択する F8……RAMからデータワードを読出し、PLA26に加える F9……新しいアドレスを発生 F10……ALUから出力データワードを発生 F11……新しいアドレスを蓄える F12……データワードをバッファメモリに書込む （第３図） 50……カウンタ、52……シーケンサメモリ 54……シーケンス制御レジスタ 56……スタート論理回路 58……スイッチ、64,68……PLA 70……スイッチ、32……ALU＋入力レジスタ 72……フラグメモリ、76,78……ANDゲート 74……レジスタの組、40′……バス （第４図） F21……カウンタ50を進める F22……シーケンス制御信号を読出す F23……シーケンス制御信号をレジスタ54に書込む F24……シーケンス制御信号をレジスタ12に書込む F25……アドレスを読出す F26……命令メモリ16を読出す F27……アドレスをアドレスレジスタ22に書込む F28……命令をレジスタ18に書込む F30……データメモリをアドレスし、読出し、PLA64に入
力する F31……データワードをALU入力レジスタに引き継ぐ F32……次のアドレスを発生 F33……２個のデータワードをALUで組合せる F34……次の命令アドレスをアドレスメモリ14に書込む F35……制御信号をフラグメモリに書込み、ALUからの処
理結果を蓄える （第５図） 80……デコーダ（上位のアドレスビット） 84……デコーダ（下位のアドレスビット） 82……同期回路、92……FIFO制御回路 94……FIFOメモリ、86……データバッファ

フロントページの続き (72)発明者 ダーク・ブラウネ フランス国 75013 パリ ブールバー ル ド ロピタル 132 (72)発明者 セシル・ヘルツ・カプリンスキー アメリカ合衆国カリフォルニア州 94301 パロ アルト ウィルソン ス トリート 1231 (56)参考文献 特開 昭54−138354（ＪＰ，Ａ) 特開 昭57−69344（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】複数の処理プロセスを、時間インタリーブ
   された準並列に実行するための、集積回路化されたデー
   タ処理装置において、 該データ処理装置は： − 各クロックサイクルが複数の一定のクロックパルス
   を持つところの一連のクロックサイクル列を発生させる
   ためのクロック発生器（８）を有して成り、各クロック
   サイクル中では１つのクロックパルスが、すべてのクロ
   ックサイクル内の同一の時点に位置するところのシーケ
   ンサ制御クロックパルスであり； − シーケンサ（10）の中に記憶されている１組のシー
   ケンス制御信号を、上記シーケンサ制御クロックパルス
   の制御の下に、循環的に一歩ずつ進めて行くシーケンサ
   （10）を有して成り、シーケンス制御信号の各々はそれ
   ぞれ、それに関連のマルチビットデータワードを処理す
   るための異なる処理プロセスに対応するものであり； − １組の命令を記憶するために、複数のアドレス可能
   な位置を持つ命令メモリ（16）を有して成り； − 上記命令メモリの位置にアドレスするために複数の
   命令メモリアドレスを記憶するアドレスメモリ（14）を
   有して成り、該アドレスメモリはアドレス入力を持ち且
   つ上記シーケンス制御信号を受信するための制御入力を
   持ち、また該アドレスメモリはシーケンス制御信号の制
   御の下に命令メモリアドレスを出力し且つ上記アドレス
   入力で受信した最初のアドレスを出力するものであり； − 上記命令メモリ（16）は、上記アドレスメモリ（1
   4）から命令メモリアドレスを受信する入力、及びアド
   レスされた位置に記憶された命令を出力する手段を持つ
   ものであり； − 上記命令メモリ（16）の出力を受信し、該命令メモ
   リから受信した命令を記憶するための命令レジスタ（1
   8）を有して成り、該命令レジスタは出力を持つもので
   あり； − 条件／データ入力を持ち、更に上記アドレスメモリ
   （14）の出力をも与えられるところのアドレス発生器
   （26）を有して成り、該アドレス発生器（26）は、後続
   の命令メモリアドレスを上記アドレスメモリ（14）のア
   ドレス入力に運ぶために、該アドレス発生器に記憶され
   ている一組のアドレスのうちの１つを、上記条件／デー
   タ入力及びアドレスメモリ（14）の出力を併せ勘案した
   ことに基づいて、選択的に起動させるものであり、 − ２つのデータ入力を持ち、また、該２つのデータ入
   力で受信した２つのワードについての組合せ演算を、現
   時点での制御信号の制御の下に実行するため、上記命令
   レジスタ（18）から制御信号を受信する１番目の制御入
   力を持ち、更に、上記組合せ演算の結果を出力するため
   のデータ出力を持つところの算術及び論理ユニット（3
   2）を有して成り； − 上記算術及び論理ユニットの上記データ出力から、
   上記演算結果を受信して該結果を記憶するためのデータ
   入力を持つバッファメモリ（34）を有して成り、該バッ
   ファメモリは、上記算術及び論理ユニットの上記２つの
   データ入力のうちの予め定められた１つに供給するため
   のデータ出力を持ち、また該バッファメモリは、対応す
   るシーケンス制御信号により、その各々がアドレス可能
   な複数のメモリ位置を持ち、更にまた該バッファメモリ
   は、対応するメモリ位置にアクセスするために、上記シ
   ーケンス制御信号の少なくとも一部の制御の下に、上記
   シーケンサ（10）から上記シーケンス制御信号を受信す
   るためのアドレス入力を持つものであり； − アドレス可能な複数のメモリ位置を持ち、更に、上
   記命令レジスタ（18）の出力に接続し、該命令レジスタ
   からの命令の一部に応答してデータメモリ位置にアドレ
   スするためのアドレス入力と、上記算術及び論理ユニッ
   トの上記データ出力からの結果を受信するデータ入力
   と、上記算術及び論理ユニットの上記２つのデータ入力
   のうちのもう一方に供給するためのデータ出力とを持つ
   データメモリ（30）を有して成り； − 上記命令レジスタ（18）の出力するアドレスを上記
   データメモリ（30）に供給するための１番目の専用コネ
   クタ（19）を有して成り、また、上記データメモリ（3
   0）の出力を上記アドレス発生器（26）に接続するため
   の２番目の専用コネクタ（31）を有して成り； − 上記シーケンサ（10）からシーケンス制御信号を受
   信するための制御入力を持つところのインターフェース
   回路すなわち双方向の接続用回路手段（36）を有して成
   り、該接続用回路手段（36）は、上記バッファメモリが
   対応するメモリ位置にアクセスするのを制御するのに用
   いた上記シーケンス制御信号の上記少なくとも一部とは
   別の、上記シーケンス制御信号の他の一部の制御の下
   に、上記データメモリと外部接続との間のデータ交換を
   制御するために、上記データメモリと外部接続との間を
   双方向に結合するものである； ことを特徴とするデータ所処理装置。
2. 【請求項２】特許請求の範囲第１項に記載のデータ処理
   装置において、 上記接続用回路手段は、上記命令レジスタからの命令信
   号か又は外部出力信号かを選択的に送出するための出力
   セレクタを有することを特徴とするデータ処理装置。
3. 【請求項３】特許請求の範囲第１項に記載のデータ処理
   装置において、該データ処理装置は更に： − 上記算術及び論理ユニットが制御用出力（桁上げ，
   ゼロ交差，又は符号の変更）を持ち； − シーケンス制御信号によりアドレス可能な複数のメ
   モリ位置を持つフラグメモリを有して成り、異なるメモ
   リ位置の数は異なるシーケンス制御信号の数により定ま
   り、また該フラグメモリは少なくとも１つの条件信号を
   上記バッファメモリの上記条件／データ入力に供給する
   出力を持つ； ことを特徴とするデータ処理装置。
4. 【請求項４】特許請求の範囲第１項に記載のデータ処理
   装置において、 該データ処理装置は更に、上記算術及び論理ユニットの
   データ入力及び上記アドレス発生器のデータ／条件信号
   入力に先行するバッファレジスタを有して成り、該バッ
   ファレジスタは、上記データメモリか又は上記バッファ
   メモリかのいずれかの読み出し直後に与えられるすべて
   のデータを記憶するものであることを特徴とするデータ
   処理装置。
5. 【請求項５】特許請求の範囲第１項に記載のデータ処理
   装置において、該データ処理装置は更に： − アドレスメモリ（14）が供給する命令アドレスレジ
   スタ（22）の内容と、上記データメモリから読み出すデ
   ータと、少なくとも１つの条件信号と、により並列にア
   ドレスされる第１の読み出し専用メモリ（64）を有して
   成り； − 命令レジスタの出力により制御される第１のスイッ
   チ（66）を有して成り、該第１のスイッチは、上記バッ
   ファメモリのデータ入力及び上記データメモリのデータ
   入力が上記第１の読み出し専用メモリの出力により供給
   されるような１番目の位置と、上記データメモリのデー
   タ入力及び上記バッファメモリのデータ入力が上記算術
   及び論理ユニットにより供給されるような２番目の位置
   とを持つものである； ことを特徴とするデータ処理装置。
6. 【請求項６】特許請求の範囲第１項に記載のデータ処理
   装置において、 上記接続用回路手段は、外部入力信号か又は条件信号か
   を選択的に上記アドレス発生器に送出するための入力セ
   レクタを有することを特徴とするデータ処理装置。