JPH11259356A - メモリ初期化装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、電源投入後に所定の初期設定を必要
とするメモリを処理対象として、そのメモリの初期化処
理を実行するメモリ初期化装置に関し、ＣＰＵに負荷を
与えることなくメモリの初期化処理を実行できるように
することを目的とする。 【解決手段】 ＣＰＵ上を走行する起動プログラムによ
り発行される規定のデータを書き込むレジスタ手段11
と、ハードウェアで構成され、レジスタ手段11にデータ
が書き込まれるときに、一定周期を示すパルス信号に同
期して規定の動作を実行することで、メモリに適合する
初期化指示信号を生成する生成手段13と、生成手段13の
生成する初期化指示信号を変換することで、初期化処理
のメモリ制御信号を生成してメモリに出力する変換手段
14とを備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源投入後に所定
の初期設定を必要とするメモリを処理対象として、その
メモリの初期化処理を実行するメモリ初期化装置に関
し、特に、ＣＰＵに負荷を与えることなくメモリの初期
化処理を実行するメモリ初期化装置に関する。

【０００２】近年、コンピュータシステムでは、用途に
より、低コストモデルではＥＤＯーＲＡＭ、高速モデル
ではＳＤＲＡＭといったように、ＤＲＡＭを使い分ける
場合が多い。このような場合でも、ＤＲＡＭの制御装置
は共通である必要がある。

【０００３】一方、ＥＤＯーＲＡＭでは、電源投入の一
定時間後に、リフレッシュコマンドを一定回数入力する
初期化処理が必要とされ、ＳＤＲＡＭでは、電源投入の
一定時間後に、規定のシーケンスで、リフレッシュやモ
ードレジスタライトなどのコマンドを入力する初期化処
理が必要とされる。

【０００４】これから、共通のＤＲＡＭ制御装置を使用
しつつ、実装されるＤＲＡＭの種類に応じた初期化処理
を実行するメモリ初期化装置を構築していく必要があ
る。

【０００５】

【従来の技術】図１３に、従来技術を図示する。図中、
１はＣＰＵ、２はＤＲＡＭなどのメモリ、３はＣＰＵ１
やメモリ２を制御するシステム処理装置、４はシステム
処理装置１に備えられて、メモリアクセスの制御を行う
メモリ制御手段、５はシステム処理装置１に備えられ
て、メモリ制御手段４に対して初期化の指示を行う初期
化指示レジスタである。

【０００６】従来技術では、メモリ２の種類に応じた初
期化処理プログラムを用意する構成を採って、電源投入
時に、ＣＰＵ１上を走行する起動プログラムにより、そ
の初期化処理プログラムを動作させることで、メモリ２
に適合する初期化処理を実行するという構成を採ってい
た。

【０００７】例えば、初期化処理がリフレッシュコマン
ドを８回入れるという場合には、初期化処理プログラム
が、初期化指示レジスタ５に対して、リフレッシュコマ
ンドの発行を指示するコードを書き込み、これを規定の
間隔で８回繰り返すことで、メモリ２の初期化を実行す
るという構成を採っていた。

【０００８】

【発明が解決しようとする課題】このように、従来技術
では、実装するメモリに適合する初期化処理プログラム
を動作させることで、実装するメモリに適合する初期化
処理を実行する構成を採っていた。

【０００９】これから、起動プログラム（初期化処理プ
ログラムも起動プログラムの一部をなす）のプログラム
容量が増大するという問題点がある。起動プログラム
は、通常、ＲＯＭにプログラミングされる。ＲＯＭのメ
モリ容量には限りがあることから、このプログラム容量
の増大は大きな問題となる。

【００１０】更に、メモリの初期化処理のために、ＣＰ
Ｕの起動時間が増大し、性能劣化をもたらすという問題
点がある。本発明はかかる事情に鑑みてなされたもので
あって、ＣＰＵに負荷を与えることなくメモリの初期化
処理を実行する新たなメモリ初期化装置の提供を目的と
する。

【００１１】

【課題を解決するための手段】図１及び図２に本発明の
原理構成を図示する。図中、１はＣＰＵ、図１に示す２
-1,2は例えば２つ備えられる同一種類のメモリ、図２に
示す２ａ,bは例えば２つ備えられる異なる種類のメモ
リ、３はＣＰＵ１やメモリ２を制御するシステム処理装
置、４はメモリアクセスの制御を行うメモリ制御手段、
１０はＣＰＵ１から送られてくるアドレス情報やアクセ
ス情報を保持するバッファ、１００（破線で示されるも
の）は本発明を具備するメモリ初期化装置である。

【００１２】図１に原理構成を図示する本発明のメモリ
初期化装置１００は、同一種類のメモリ２-1,2の初期化
処理を実行するものであって、ＣＰＵ１上を走行する起
動プログラムにより発行される規定のデータを書き込む
レジスタ手段１１と、ＣＰＵ１上を走行する起動プログ
ラムにより発行される同時初期化の対象となるメモリ数
を示すデータを書き込む第２のレジスタ手段１２と、ハ
ードウェアで構成され、レジスタ手段１１にデータが書
き込まれるときに、一定周期を持つパルス信号に同期し
て規定の動作を実行することで、第２のレジスタ手段１
２に書き込まれるデータの指すメモリ数が規定するメモ
リ２-1,2を同時に初期化することを指示する初期化指示
信号を生成する生成手段１３と、生成手段１３の生成す
る初期化指示信号を変換することで、初期化処理のメモ
リ制御信号を生成してメモリ２-1,2に出力する変換手段
１４とを備える。

【００１３】一方、図２に原理構成を図示する本発明の
メモリ初期化装置１００は、異なる種類のメモリ２ａ,b
の初期化処理を実行するものであって、ＣＰＵ１上を走
行する起動プログラムにより発行されるメモリ種類を示
すデータを書き込むレジスタ手段１１と、ハードウェア
で構成され、メモリ種類に対応付けて設けられて、レジ
スタ手段１１にデータが書き込まれるときに対応するも
のが起動されて、一定周期を持つパルス信号に同期して
規定の動作を実行することで、そのデータの指すメモリ
２ａ,bの初期化指示信号を生成する生成手段１３ａ,b
と、生成手段１３ａ,bの生成する初期化指示信号を変換
することで、初期化処理のメモリ制御信号を生成して、
レジスタ手段１１に書き込まれるデータの指すメモリ２
ａ,bに出力する変換手段１４とを備える。

【００１４】ここで、図２に図示する本発明のメモリ初
期化装置１００にあっても、同一種類のメモリが複数備
えられるときには、図１に図示する本発明のメモリ初期
化装置１００の備える第２のレジスタ手段１２が備えら
れることになる。

【００１５】このように構成される図１に図示する本発
明のメモリ初期化装置１００では、ＣＰＵ１上を走行す
る起動プログラムが、規定のデータをレジスタ手段１１
に書き込むと、生成手段１３は、一定周期を持つパルス
信号に同期して規定の動作を実行することで、メモリ２
-1,2に適合する初期化指示信号を生成し、これを受け
て、変換手段１４は、生成手段１３の生成する初期化指
示信号を変換することで、初期化処理のメモリ制御信号
を生成してメモリ２-1,2に出力する。

【００１６】このとき、ＣＰＵ１上を走行する起動プロ
グラムが、同時初期化の対象となるメモリ数を示すデー
タを第２のレジスタ手段１２に書き込むときには、生成
手段１３は、そのデータに従って、メモリ２-1,2を同時
に初期化することを指示する初期化指示信号を生成した
り、メモリ２-1,2を１つずつ初期化することを指示する
初期化指示信号を生成する。

【００１７】更に、このとき、生成手段１３は、初期化
指示信号を生成している間、メモリアクセスを抑止する
抑止信号を生成してバッファ１０に出力することで、Ｃ
ＰＵ１上を走行するプログラムによるメモリアクセスを
抑止する。

【００１８】一方、このように構成される図２に図示す
る本発明のメモリ初期化装置１００では、ＣＰＵ１上を
走行する起動プログラムが、メモリ種類を示すデータを
レジスタ手段１１に書き込むと、そのデータに対応する
生成手段１３ａ,bは、一定周期を持つパルス信号に同期
して規定の動作を実行することで、そのデータの指すメ
モリ２ａ,bに適合する初期化指示信号を生成し、これを
受けて、変換手段１４は、生成手段１３ａ,bの生成する
初期化指示信号を変換することで、初期化処理のメモリ
制御信号を生成して、そのデータの指すメモリ２ａ,bに
出力する。

【００１９】このとき、生成手段１３ａ,bは、初期化指
示信号を生成している間、メモリアクセスを抑止する抑
止信号を生成してバッファ１０に出力することで、ＣＰ
Ｕ１上を走行するプログラムによるメモリアクセスを抑
止する。

【００２０】このように本発明のメモリ初期化装置１０
０によれば、ＣＰＵ１上を走行する起動プログラムは、
１回だけレジスタにライトアクセスするだけで、メモリ
２を初期化できるようになるので、ＣＰＵ１に負荷を与
えることなくメモリ２の初期化を実行できるようにな
る。

【００２１】そして、ＣＰＵ１上を走行する起動プログ
ラムは、同時初期化の対象となるメモリ数を示すデータ
をレジスタに書き込むことで、同時初期化の対象となる
メモリ数を自由に制御できるようになる。

【００２２】そして、ＣＰＵ１上を走行する起動プログ
ラムは、メモリ種類を示すデータをレジスタに書き込む
ことで、異なる種類のメモリに対する初期化を自由に制
御できるようになる。

【００２３】

【発明の実施の形態】以下、実施の形態に従って本発明
を詳細に説明する。図３に、本発明の一実施例を図示す
る。

【００２４】図中、１はＣＰＵ、２-1,2は２つ備えられ
る同一種類のメモリ、３はＣＰＵ１やメモリ２-1,2を制
御するシステム処理装置である。このシステム処理装置
３は、本発明を実現するために、メモリアクセスの制御
を行うメモリ制御機構２０と、メモリ２-1,2の初期化動
作を制御する初期化制御機構３０と、アドレス情報やア
クセス情報を保持するバッファ４０と、起動プログラム
の発行する初期化指示信号を保持するレジスタ４１と、
レジスタアクセスの制御やアドレスのデコードや各レジ
スタへのライト指示などを行うレジスタ制御機構４２
と、レジスタ制御機構４２の出力するライト指示信号を
１クロック保持するフリップフロップ回路４３と、フリ
ップフロップ回路４３の保持するライト指示信号とレジ
スタ４１の保持する初期化指示信号との論理積を算出し
て、初期化制御機構３０に出力するＡＮＤ回路４４とを
備える。

【００２５】このメモリ制御機構２０は、ＣＰＵ１から
のメモリアクセスをメモリ２-1,2の制御信号に変換して
制御するメモリアクセス制御回路２００と、初期化制御
機構３０の出力する初期化指示信号をメモリ２-1,2の制
御信号に変換する変換回路２０１と、メモリアクセス制
御回路２００の出力するメモリ制御信号と変換回路２０
１の出力するメモリ制御信号との論理和を算出して、メ
モリ２-1に出力するＯＲ回路２０２と、メモリアクセス
制御回路２００の出力するメモリ制御信号と変換回路２
０１の出力するメモリ制御信号との論理和を算出して、
メモリ２-2に出力するＯＲ回路２０３とを備える。

【００２６】また、初期化制御機構３０は、ＡＮＤ回路
４４の出力する初期化指示信号により起動されて、メモ
リ２-1,2の初期化動作の順次制御を実行するとともに、
バッファ４０に対して、ＣＰＵ１によるメモリアクセス
の抑止を指示する抑止信号を出力するステートマシン３
００と、一定時間のパルスを発生してステートマシン３
００を動作させるタイマ３０１と、ステートマシン３０
０の出力するコードとタイマ３０１の出力するパルスと
の論理積を算出して、メモリ制御機構２０の変換回路２
０１に出力するＡＮＤ回路３０２とを備える。

【００２７】ここで、ステートマシン３００の出力値は
複数ビットで構成されるコードであり、ＡＮＤ回路３０
２は、それに合わせて複数個備えられることになるが、
図面の作成の便宜上、ここでは１個で示してある。

【００２８】図４に、バッファ４０の詳細な回路構成を
図示する。この図に示すように、バッファ４０は、ＣＰ
Ｕ１からのアドレス情報やアクセス情報（リード、ライ
ト、アクセス対象、アクセスサイズ等）を保持するフリ
ップフロップ回路４００と、ＣＰＵ１からのアクセス有
効信号（アクセスのサイクルのみアサートされる）を保
持するフリップフロップ回路４０１と、フリップフロッ
プ回路４０１の出力値と上述の抑止信号の反転値との論
理積を算出して、メモリ制御機構２０のメモリアクセス
制御回路２００に出力するＡＮＤ回路４０２と、フリッ
プフロップ回路４０１の出力値と上述の抑止信号との論
理積を算出して出力するＡＮＤ回路４０３と、ＡＮＤ回
路４０３の出力値とＣＰＵ１からのアクセス有効信号と
の論理和を算出して、フリップフロップ回路４０１に出
力するＯＲ回路４０４とを備える。

【００２９】このように構成されるバッファ４０では、
ＣＰＵ１からのメモリアクセス時に、アクセス有効信号
が１サイクルアサートされ、これにより、フリップフロ
ップ回路４００にアドレス情報やアクセス情報がセット
されるとともに、フリップフロップ回路４０１にアクセ
ス有効信号による“１”がセットされる。

【００３０】このとき、メモリ２-1,2の初期化動作が完
了しているときには、後述するように、初期化制御機構
３０からの抑止信号がネゲートされているので、次のサ
イクルでＡＮＤ回路４０２が“１”を出力することで、
メモリアクセス制御回路２００に対してメモリアクセス
のリクエスト信号がアサートされる。これと同時に、Ａ
ＮＤ回路４０３の論理積条件が成り立たなくなり、フリ
ップフロップ回路４０１の出力値は次サイクルで“０”
となることで、リクエスト信号は１サイクルだけアサー
トされることになる。

【００３１】一方、初期化制御機構３０からの抑止信号
がアサートされているときに、ＣＰＵ１からメモリアク
セスがあると、アクセス有効信号がフリップフロップ回
路４０１にセットされても、ＡＮＤ回路４０２の論理積
条件が成り立たないことで、メモリアクセス制御回路２
００に対して出力するリクエスト信号はネゲートされた
ままとなる。これと同時に、ＡＮＤ回路４０３の論理積
条件が成立するので、フリップフロップ回路４０１はア
クセス有効信号を保持し続け、これにより、ＣＰＵ１か
らメモリアクセスは、このバッファ４０で待ち状態とな
る。この待ち状態のときに、初期化制御機構３０からの
抑止信号がネゲートされると、ＡＮＤ回路４０２の論理
積条件が成立することで、メモリアクセス制御回路２０
０に対してメモリアクセスのリクエスト信号がアサート
されることになる。

【００３２】このようにして、バッファ４０は、初期化
制御機構３０からの抑止信号がアサートされているとき
には、ＣＰＵ１からのメモリアクセスを抑止し、その抑
止信号がネゲートされるときに、そのメモリアクセスの
リクエスト信号をアサートするように動作する。

【００３３】図５に、初期化制御機構３０を構成するス
テートマシン３００の一実施例を図示する。ステートマ
シン３００は、ハードウェアで構成されており、この図
に示すように、タイマ３０１の出力パルスを受けてステ
ートを遷移させるステート遷移回路３０００と、ステー
ト遷移回路３０００の出力するステートを保持するとと
もに、ステート遷移回路３０００にフィードバックする
フリップフロップ回路３００１と、フリップフロップ回
路３００１の保持するステートに応じて、ＡＮＤ回路３
０２に対してリフレッシュコマンド発行指示などのコー
ドを出力するデコーダ３００２と、フリップフロップ回
路３００１の保持するステートに応じて、バッファ４０
に対してネゲート又はアサートを示す抑止信号を出力す
るデコーダ３００３とを備える。

【００３４】図６に、ステート遷移回路３０００の示す
ステート遷移動作の一実施例を図示する。ここで、この
実施例では、メモリ２-1,2としてＥＤＯーＲＡＭを用い
ることを想定している。

【００３５】次に、図６を参照しつつ、図３の実施例に
従う本発明の動作について詳細に説明する。通常のメモ
リアクセス時には、ＣＰＵ１は、メモリアクセスを示す
アドレス情報やアクセス情報やアクセス有効信号を出力
し、これを受けて、メモリ制御機構２０のメモリアクセ
ス制御回路２００は、そのアドレス情報の指すアクセス
先が例えばメモリ２-1であるときには、ＯＲ回路２０２
を介して、そのアドレス情報やアクセス情報をメモリ２
-1に出力することでメモリアクセスを実行する。

【００３６】一方、メモリ初期化時には、ＣＰＵ１は、
レジスタ４１のアドレスと、レジスタライトを示す制御
信号とを出力するとともに、ライトデータ“１”を出力
する。

【００３７】このＣＰＵ１からの出力を受けて、レジス
タ４１にライトデータ“１”が書き込まれるとともに、
フリップフロップ回路４３にライト指示が１クロック保
持される。そして、次のクロックで、ＡＮＤ回路４４を
介して、ステートマシン３００のステート遷移回路３０
００に対して、レジスタ４１にライトデータ“１”が書
き込まれた旨が通知される。

【００３８】ステート遷移回路３０００は、初期状態と
して停止中を示すアイドルステート（リセット信号によ
りセットされる）にあるが、ＡＮＤ回路４４を介して、
レジスタ４１にライトデータ“１”が書き込まれた旨の
通知を受け取ると、図６に示すステート遷移動作に入
る。

【００３９】すなわち、ステート遷移回路３０００は、
ＡＮＤ回路４４からレジスタライトの通知を受け取る
と、図６に示すように、アイドルステートからスタート
ステートに遷移し、その後、タイマ３０１がパルスを出
力する度に、リフレッシュ１回目ステート、リフレッシ
ュ２回目ステート、リフレッシュ３回目ステート、リフ
レッシュ４回目ステート、リフレッシュ５回目ステー
ト、リフレッシュ６回目ステート、リフレッシュ７回目
ステート、リフレッシュ８回目ステートへと遷移してか
ら、その次のパルスで、レディーステートに遷移して、
ステート遷移処理を終了する。

【００４０】このステート遷移回路３０００のステート
遷移処理を受けて、デコーダ３００２は、フリップフロ
ップ回路３００１がリフレッシュ１回目ステート〜リフ
レッシュ８回目ステートを保持するときに、リフレッシ
ュコマンド発行指示のコードを出力し、これにより、Ａ
ＮＤ回路３０２は、メモリ制御機構２０の変換回路２０
１に対して、このリフレッシュコマンド発行指示のコー
ドを周期的に８回出力する。

【００４１】このＡＮＤ回路３０２からのリフレッシュ
コマンド発行指示のコードを受け取ると、変換回路２０
１は、このコードを変換することで、リフレッシュコマ
ンドの制御信号を周期的に８回生成して、ＯＲ回路２０
２,2０３を介してメモリ２-1,2に出力することで、ＥＤ
ＯーＲＡＭで構成されるメモリ２-1,2の初期化を実行す
る。

【００４２】このとき、デコーダ３００３は、フリップ
フロップ回路３０００がレディーステート以外のステー
トを保持している間は、抑止信号をアサートしてバッフ
ァ４０に与え、フリップフロップ回路３０００がレディ
ーステートを保持するときに、抑止信号をネゲートして
バッファ４０に与える。これにより、上述したように、
メモリ２-1,2の初期化処理が実行されている間、ＣＰＵ
１からのメモリアクセスが禁止されることになる。

【００４３】このようにして、本発明によれば、ＣＰＵ
１上を走行する起動プログラムは、レジスタ４１に対し
て、１回だけライトアクセスするだけで、メモリ２-1,2
を初期化できるようになる。

【００４４】図７に、本発明の他の実施例を図示する。
図中、図３で説明したものと同じものについては同一の
記号で示してある。この実施例に従う場合、システム処
理装置３は、起動プログラムの発行する初期化範囲信号
を保持して、それをステートマシン３００に入力する初
期化範囲レジスタ４５を備え、更に、初期化制御機構３
０は、図３に示したＡＮＤ回路３０２（複数個で構成さ
れるが、基本的には１組のものである）に代えて、３組
で構成されるＡＮＤ回路３０３を備える構成を採る。

【００４５】図８に、図７の実施例に従う場合のステー
トマシン３００の一実施例を図示する。この実施例に従
うステートマシン３００は、タイマ３０１の出力パルス
を受けてステートを遷移させるステート遷移回路３００
０’と、ステート遷移回路３０００’の出力するステー
トを保持するとともに、ステート遷移回路３０００’に
フィードバックするフリップフロップ回路３００１と、
フリップフロップ回路３００１がリフレッシュＡｉステ
ート（ｉ＝１〜８）を保持するときに対応の端子からリ
フレッシュコマンド発行指示のコードを出力し、フリッ
プフロップ回路３００１がリフレッシュＢｉステート
（ｉ＝１〜８）を保持するときに対応の端子からリフレ
ッシュコマンド発行指示のコードを出力するデコーダ３
００２’と、フリップフロップ回路３００１の保持する
ステートに応じて、バッファ４０に対してネゲート又は
アサートを示す抑止信号を出力するデコーダ３００３と
を備える。

【００４６】図７に示したＡＮＤ回路３０３は、図８に
示すように３組で構成されており、その１つのＡＮＤ回
路３０３-1は、デコーダ３００２’がリフレッシュＡス
テートの端子からリフレッシュコマンド発行指示のコー
ドを出力し、初期化範囲レジスタ４５が“０”を保持
し、かつ、タイマ３０１がパルスを出力するときに、デ
コーダ３００２’の出力するリフレッシュコマンド発行
指示のコードを変換回路２０１に出力する。

【００４７】また、その１つのＡＮＤ回路３０３-2は、
デコーダ３００２’がリフレッシュＡステートの端子か
らリフレッシュコマンド発行指示のコードを出力し、初
期化範囲レジスタ４５が“１”を保持し、かつ、タイマ
３０１がパルスを出力するときに、デコーダ３００２’
の出力するリフレッシュコマンド発行指示のコードを変
換回路２０１に出力する。

【００４８】また、その１つのＡＮＤ回路３０３-3は、
デコーダ３００２’がリフレッシュＢステートの端子か
らリフレッシュコマンド発行指示のコードを出力し、か
つ、タイマ３０１がパルスを出力するときに、デコーダ
３００２’の出力するリフレッシュコマンド発行指示の
コードを変換回路２０１に出力する。

【００４９】図９に、図７の実施例に従う場合に、ステ
ート遷移回路３０００’の示すステート遷移動作の一実
施例を図示する。ここで、この実施例でも、メモリ２-
1,2としてＥＤＯーＲＡＭを用いることを想定してい
る。

【００５０】次に、図９を参照しつつ、図７の実施例に
従う本発明の動作について詳細に説明する。通常のメモ
リアクセス時には、ＣＰＵ１は、メモリアクセスを示す
アドレス情報やアクセス情報やアクセス有効信号を出力
し、これを受けて、メモリ制御機構２０のメモリアクセ
ス制御回路２００は、そのアドレス情報の指すアクセス
先が例えばメモリ２-1であるときには、ＯＲ回路２０２
を介して、そのアドレス情報やアクセス情報をメモリ２
-1に出力することでメモリアクセスを実行する。

【００５１】一方、メモリ初期化時に、メモリ２-1,2を
同時に初期化するときには、ＣＰＵ１は、レジスタ４１
に“１”を書き込むとともに、初期化範囲レジスタ４５
に“０”を書き込む。また、メモリ初期化時に、メモリ
２-1,2を１つずつ初期化するときには、ＣＰＵ１は、レ
ジスタ４１に“１”を書き込むとともに、初期化範囲レ
ジスタ４５に“１”を書き込む。

【００５２】レジスタ４１に“１”が書き込まれると、
図３の実施例と同様にして、ステート遷移回路３００
０’に対して、レジスタ４１にライトデータ“１”が書
き込まれた旨が通知される。

【００５３】ステート遷移回路３０００’は、初期状態
として停止中を示すアイドルステートにあるが、ＡＮＤ
回路４４を介して、レジスタ４１にライトデータ“１”
が書き込まれた旨の通知を受け取ると、初期化範囲レジ
スタ４５の保持値に応じて、図９に示すステート遷移動
作に入る。

【００５４】すなわち、初期化範囲レジスタ４５が
“０”を保持するときには、ステート遷移回路３００
０’は、ＡＮＤ回路４４からレジスタライトの通知を受
け取ると、図９に示すように、アイドルステートからス
タートステートに遷移し、その後、タイマ３０１がパル
スを出力する度に、リフレッシュＡ１ステート、リフレ
ッシュＡ２ステート、リフレッシュＡ３ステート、リフ
レッシュＡ４ステート、リフレッシュＡ５ステート、リ
フレッシュＡ６ステート、リフレッシュＡ７ステート、
リフレッシュＡ８ステートへと遷移してから、その次の
パルスで、レディーステートに遷移して、ステート遷移
処理を終了する。

【００５５】このステート遷移回路３０００’のステー
ト遷移処理を受けて、デコーダ３００２’は、フリップ
フロップ回路３００１がリフレッシュＡ１ステート〜リ
フレッシュＡ８ステートを保持するときに、リフレッシ
ュＡステートの端子からリフレッシュコマンド発行指示
のコードを出力する。このとき、初期化範囲レジスタ４
５が“０”を保持しているので、ＡＮＤ回路３０３-1が
活性化されて、ＡＮＤ回路３０３-1は、メモリ制御機構
２０の変換回路２０１に対して、このリフレッシュコマ
ンド発行指示のコードを周期的に８回出力する。

【００５６】このＡＮＤ回路３０３-1からのリフレッシ
ュコマンド発行指示のコードを受け取ると、変換回路２
０１は、このコードを変換することで、メモリ２-1,2を
同時に初期化することを指示するリフレッシュコマンド
の制御信号を周期的に８回生成して、ＯＲ回路２０２,2
０３を介してメモリ２-1,2に出力することで、ＥＤＯー
ＲＡＭで構成されるメモリ２-1,2を同時に初期化する。

【００５７】このとき、図３の実施例と同様にして、デ
コーダ３００３の処理に従って、メモリ２-1,2の初期化
処理が実行されている間、ＣＰＵ１からのメモリアクセ
スが禁止されることになる。

【００５８】一方、初期化範囲レジスタ４５が“１”を
保持するときには、ステート遷移回路３０００’は、Ａ
ＮＤ回路４４からレジスタライトの通知を受け取ると、
図９に示したように、アイドルステートからスタートス
テートに遷移し、その後、タイマ３０１がパルスを出力
する度に、リフレッシュＡ１ステート、リフレッシュＢ
１ステート、リフレッシュＡ２ステート、リフレッシュ
Ｂ２ステート、リフレッシュＡ３ステート、リフレッシ
ュＢ３ステート、リフレッシュＡ４ステート、リフレッ
シュＢ４ステート、リフレッシュＡ５ステート、リフレ
ッシュＢ５ステート、リフレッシュＡ６ステート、リフ
レッシュＢ６ステート、リフレッシュＡ７ステート、リ
フレッシュＢ７ステート、リフレッシュＡ８ステート、
リフレッシュＢ８ステートへと遷移してから、その次の
パルスで、レディーステートに遷移して、ステート遷移
処理を終了する。

【００５９】このステート遷移回路３０００’のステー
ト遷移処理を受けて、デコーダ３００２’は、フリップ
フロップ回路３００１がリフレッシュＡ１ステート〜リ
フレッシュＡ８ステートを保持するときには、リフレッ
シュＡステートの端子からリフレッシュコマンド発行指
示のコードを出力し、フリップフロップ回路３００１が
リフレッシュＢ１ステート〜リフレッシュＢ８ステート
を保持するときには、リフレッシュＢステートの端子か
らリフレッシュコマンド発行指示のコードを出力する。

【００６０】このとき、ＡＮＤ回路３０３-3が活性化さ
れるとともに、初期化範囲レジスタ４５が“１”を保持
していることでＡＮＤ回路３０３-2が活性化されて、Ａ
ＮＤ回路３０３-2とＡＮＤ回路３０３-3とは、交互に、
メモリ制御機構２０の変換回路２０１に対して、このリ
フレッシュコマンド発行指示のコードを周期的に各々８
回出力する。

【００６１】このＡＮＤ回路３０３-2,3からのリフレッ
シュコマンド発行指示のコードを受け取ると、変換回路
２０１は、このコードを変換することで、メモリ２-1に
対するリフレッシュコマンドの制御信号と、メモリ２-2
に対するリフレッシュコマンドの制御信号とを交互に周
期的に１６回生成して、ＯＲ回路２０２,2０３を介して
メモリ２-1,2に出力することで、ＥＤＯーＲＡＭで構成
されるメモリ２-1,2の初期化を実行する。

【００６２】このとき、図３の実施例と同様にして、デ
コーダ３００３の処理に従って、メモリ２-1,2の初期化
処理が実行されている間、ＣＰＵ１からのメモリアクセ
スが禁止されることになる。

【００６３】このようにして、図７の実施例に従うと、
ＣＰＵ１上を走行する起動プログラムは、初期化範囲レ
ジスタ４５に書き込むデータを変えることで、メモリ２
-1,2を同時に初期化したり、１つずつ初期化できるよう
になるので、消費電力との関係で、同時に初期化できな
いようなことが起こっても対処できるようになる。

【００６４】図１０に、本発明の他の実施例を図示す
る。この実施例では、ＥＤＯーＲＯＭで構成されるメモ
リ２ａと、ＳＤＲＡＭで構成されるメモリ２ｂというよ
うに、システム処理装置３の制御対象となるメモリが異
なる種類となる場合に適用される。

【００６５】図中、図３で説明したものと同じものにつ
いては同一の記号で示してある。この実施例に従う場
合、システム処理装置３は、ＥＤＯーＲＯＭで構成され
るメモリ２ａに対応付けて設けられる初期化制御機構３
０ａと、ＳＤＲＡＭで構成されるメモリ２ｂに対応付け
て設けられる初期化制御機構３０ｂとを備える。そし
て、これに合わせて、フリップフロップ回路４３の保持
するライト指示信号とレジスタ４１の保持する初期化指
示信号との論理積を算出して、初期化制御機構３０ａに
出力するＡＮＤ回路４４ａと、フリップフロップ回路４
３の保持するライト指示信号とレジスタ４１の保持する
初期化指示信号の反転値との論理積を算出して、初期化
制御機構３０ｂに出力するＡＮＤ回路４４ｂとを備え
る。

【００６６】更に、この実施例に従う場合、初期化制御
機構３０ｂは、図３に示したＡＮＤ回路３０２（複数個
で構成されるが、基本的には１組のものである）に代え
て、３組で構成されるＡＮＤ回路３０４ｂを備える構成
を採る。

【００６７】なお、説明を分かり易いものとするため
に、図３に示したＡＮＤ回路２０２と同じものを図１０
ではＡＮＤ回路２０２ａで示し、図３に示したＡＮＤ回
路２０３と同じものを図１０ではＡＮＤ回路２０３ｂで
示してある。

【００６８】ＥＤＯーＲＯＭで構成されるメモリ２ａに
対応付けて設けられる初期化制御機構３０ａは、図５に
示したものと同じ構成を採るステートマシン３００で構
成されている。なお、説明を分かり易いものとするため
に、図５に示したステートマシン３００と同じものを図
１０ではステートマシン３００ａで示し、図５に示した
タイマ３０１と同じものを図１０ではタイマ３０１ａで
示し、図５で示したＡＮＤ回路３０２と同じものを図１
０ではＡＮＤ回路３０２ａで示してある。

【００６９】一方、ＳＤＲＡＭで構成されるメモリ２ｂ
に対応付けて設けられる初期化制御機構３０ｂは、図１
１に示すように、タイマ３０１ｂ（図５のタイマ３０１
と同じもの）の出力パルスを受けてステートを遷移させ
るステート遷移回路３０００ｂと、ステート遷移回路３
０００ｂの出力するステートを保持するとともに、ステ
ート遷移回路３０００ｂにフィードバックするフリップ
フロップ回路３００１ｂと、フリップフロップ回路３０
０１ｂがリフレッシュｉ回目ステート（ｉ＝１〜８）を
保持するときに対応の端子からリフレッシュコマンド発
行指示のコードを出力し、フリップフロップ回路３００
１ｂがＰＡＬＬステートを保持するときに対応の端子か
らプリチャージオールコマンド発行指示のコードを出力
し、フリップフロップ回路３００１ｂがＭＲＳステート
を保持するときに対応の端子からモードレジスタライト
コマンド発行指示のコードを出力するデコーダ３００２
ｂと、フリップフロップ回路３００１ｂの保持するステ
ートに応じて、バッファ４０に対してネゲート又はアサ
ートを示す抑止信号を出力するデコーダ３００３ｂ（図
５のデコーダ３００３と同じもの）とを備える。

【００７０】図１０に示したＡＮＤ回路３０４ｂは、図
１１に示すように３組で構成されており、その１つのＡ
ＮＤ回路３０４-1b は、デコーダ３００２ｂがリフレッ
シュステートの端子からリフレッシュコマンド発行指示
のコードを出力し、かつ、タイマ３０１ｂがパルスを出
力するときに、デコーダ３００２ｂの出力するリフレッ
シュコマンド発行指示のコードを変換回路２０１に出力
する。

【００７１】また、その１つのＡＮＤ回路３０４-2b
は、デコーダ３００２ｂがＰＡＬＬステートの端子から
プリチャージオールコマンド発行指示のコードを出力
し、かつ、タイマ３０１ｂがパルスを出力するときに、
デコーダ３００２ｂの出力するプリチャージオールコマ
ンド発行指示のコードを変換回路２０１に出力する。

【００７２】また、その１つのＡＮＤ回路３０４-3b
は、デコーダ３００２ｂがＭＲＳステートの端子からモ
ードレジスタライトコマンド発行指示のコードを出力
し、かつ、タイマ３０１ｂがパルスを出力するときに、
デコーダ３００２ｂの出力するモードレジスタライトコ
マンド発行指示のコードを変換回路２０１に出力する。

【００７３】図１２に、図１０の実施例に従う場合に、
ステート遷移回路３０００ｂの示すステート遷移動作の
一実施例を図示する。次に、図１２を参照しつつ、図１
０の実施例に従う本発明の動作について詳細に説明す
る。

【００７４】通常のメモリアクセス時には、ＣＰＵ１
は、メモリアクセスを示すアドレス情報やアクセス情報
やアクセス有効信号を出力し、これを受けて、メモリ制
御機構２０のメモリアクセス制御回路２００は、そのア
ドレス情報の指すアクセス先が例えばメモリ２ａである
ときには、ＯＲ回路２０２ａを介して、そのアドレス情
報やアクセス情報をメモリ２ａに出力することでメモリ
アクセスを実行する。

【００７５】一方、メモリ初期化時に、ＥＤＯーＲＯＭ
で構成されるメモリ２ａを初期化するときには、ＣＰＵ
１は、レジスタ４１に“１”を書き込む。また、ＳＤＲ
ＡＭで構成されるメモリ２ｂを初期化するときには、Ｃ
ＰＵ１は、レジスタ４１に“０”を書き込む。

【００７６】レジスタ４１に“１”が書き込まれると、
ＡＮＤ回路４４ａが活性化されることで、ＥＤＯーＲＯ
Ｍで構成されるメモリ２ａに対応付けて設けられる初期
化制御機構３０ａが起動される。

【００７７】この初期化制御機構３０ａは、図５に示し
たものと同じ構成を採っており、これから、上述したよ
うに、変換回路２０１に対して、リフレッシュコマンド
発行指示のコードが周期的に８回出力されることで、Ｅ
ＤＯーＲＡＭで構成されるメモリ２ａの初期化が実行さ
れる。このとき、上述したように、抑止信号に従って、
メモリ２ａの初期化処理が実行されている間、ＣＰＵ１
からのメモリアクセスが禁止されることになる。

【００７８】一方、レジスタ４１に“０”が書き込まれ
ると、ＡＮＤ回路４４ｂが活性化されることで、ＳＤＲ
ＡＭで構成されるメモリ２ｂに対応付けて設けられる初
期化制御機構３０ｂが起動される。

【００７９】このようにして起動されると、初期化制御
機構３０ｂのステート遷移回路３０００ｂは、図１２に
示すように、アイドルステートからスタートステートに
遷移し、その後、タイマ３０１ｂがパルスを出力する度
に、ＰＡＬＬステート、リフレッシュ１回目ステート、
リフレッシュ２回目ステート、リフレッシュ３回目ステ
ート、リフレッシュ４回目ステート、リフレッシュ５回
目ステート、リフレッシュ６回目ステート、リフレッシ
ュ７回目ステート、リフレッシュ８回目ステート、ＭＲ
Ｓステートへと遷移してから、その次のパルスで、レデ
ィーステートに遷移して、ステート遷移処理を終了す
る。

【００８０】このステート遷移回路３０００ｂのステー
ト遷移処理を受けて、デコーダ３００２ｂは、フリップ
フロップ回路３００１ｂがＰＡＬＬステートを保持する
ときには、ＰＡＬＬステートの端子からプリチャージオ
ールコマンド発行指示のコードを出力し、フリップフロ
ップ回路３００１ｂがリフレッシュ１回目ステート〜リ
フレッシュ８回目ステートを保持するときには、リフレ
ッシュステートの端子からリフレッシュコマンド発行指
示のコードを出力し、フリップフロップ回路３００１ｂ
がＭＲＳステートを保持するときには、ＭＲＳステート
の端子からモードレジスタライトコマンド発行指示のコ
ードを出力する。

【００８１】これから、ステート遷移回路３０００ｂの
ステート遷移処理に従って、先ず最初に、ＡＮＤ回路３
０４-2b が、変換回路２０１に対して、プリチャージオ
ールコマンド発行指示のコードを出力し、続いて、ＡＮ
Ｄ回路３０４-1b が、変換回路２０１に対して、リフレ
ッシュコマンド発行指示のコードを８回出力し、続い
て、ＡＮＤ回路３０４-3b が、変換回路２０１に対し
て、モードレジスタライトコマンド発行指示のコードを
出力する。

【００８２】このＡＮＤ回路３０４-1b,2b,3b からのコ
マンド発行指示のコードを受け取ると、変換回路２０１
は、このコードを変換することで、先ず最初に、メモリ
２ｂに対するプリチャージオールコマンドの制御信号を
生成して、ＯＲ回路２０３ｂを介してメモリ２ｂに出力
し、続いて、メモリ２ｂに対するリフレッシュコマンド
の制御信号を８回生成して、ＯＲ回路２０３ｂを介して
メモリ２ｂに出力し、続いて、メモリ２ｂに対するモー
ドレジスタライトコマンドの制御信号を生成して、ＯＲ
回路２０３ｂを介してメモリ２ｂに出力することで、Ｓ
ＤＲＡＭで構成されるメモリ２ｂの初期化を実行する。

【００８３】このとき、上述したように、抑止信号に従
って、メモリ２ｂの初期化処理が実行されている間、Ｃ
ＰＵ１からのメモリアクセスが禁止されることになる。
このようにして、図１０の実施例に従うと、ＣＰＵ１上
を走行する起動プログラムは、レジスタ４１に書き込む
データを変えることで、ＥＤＯーＲＡＭで構成されるメ
モリ２ａを初期化したり、ＳＤＲＡＭで構成されるメモ
リ２ｂを初期化できるようになる。

【００８４】図示実施例に従って本発明を説明したが、
本発明はこれに限定されるものではない。例えば、実施
例では、システム処理装置３の制御対象となるメモリの
数を２個で説明したが、３個以上であってもよい。ま
た、図７の実施例では、システム処理装置３の制御対象
となるメモリの数を２個としたことに合わせて、この２
つのメモリを同時に初期化する方法と、１つずつ初期化
する方法という２つの初期化方法を開示したが、このメ
モリの数が３個以上となるときには、同時初期化の対象
となるメモリの数は、考えられるどのような組み合わせ
でもよい。

【００８５】また、図１０の実施例にあって、メモリ２
ａやメモリ２ｂが複数となるときには、図７の実施例の
構成を用いることで、同時に初期化するメモリの数を制
御する構成を採ってもよい。

【００８６】

【発明の効果】以上説明したように、本発明によれば、
ＣＰＵ上を走行する起動プログラムは、１回だけレジス
タにライトアクセスするだけで、メモリを初期化できる
ようになるので、ＣＰＵに負荷を与えることなくメモリ
の初期化を実行できるようになる。

【００８７】そして、ＣＰＵ上を走行する起動プログラ
ムは、同時初期化の対象となるメモリ数を示すデータを
レジスタに書き込むことで、同時初期化の対象となるメ
モリ数を自由に制御できるようになる。

【００８８】そして、ＣＰＵ上を走行する起動プログラ
ムは、メモリ種類を示すデータをレジスタに書き込むこ
とで、異なる種類のメモリに対する初期化を自由に制御
できるようになる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の原理構成図である。

【図３】本発明の一実施例である。

【図４】バッファの一実施例である。

【図５】ステートマシンの一実施例である。

【図６】ステート遷移回路の遷移チャートである。

【図７】本発明の他の実施例である。

【図８】ステートマシンの一実施例である。

【図９】ステート遷移回路の遷移チャートである。

【図１０】本発明の他の実施例である。

【図１１】ステートマシンの一実施例である。

【図１２】ステート遷移回路の遷移チャートである。

【図１３】従来技術の説明図である。

【符号の説明】

１ ＣＰＵ ２ メモリ ３ システム処理装置 ４ メモリ制御手段 １０ バッファ １１ レジスタ手段 １２ 第２のレジスタ手段 １３ 生成手段 １４ 変換手段 １００ メモリ初期化装置

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電源投入後に所定の初期設定を必要とす
   るメモリを処理対象として、該メモリの初期化処理を実
   行するメモリ初期化装置であって、 ＣＰＵ上を走行する起動プログラムにより発行される規
   定のデータを書き込むレジスタ手段と、 ハードウェアで構成され、上記レジスタ手段にデータが
   書き込まれるときに、一定周期を示すパルス信号に同期
   して規定の動作を実行することで、上記メモリに適合す
   る初期化指示信号を生成する生成手段と、 上記生成手段の生成する初期化指示信号を変換すること
   で、初期化処理のメモリ制御信号を生成して上記メモリ
   に出力する変換手段とを備えることを、 特徴とするメモリ初期化装置。
2. 【請求項２】 電源投入後に所定の初期設定を必要とす
   るメモリを処理対象として、該メモリの初期化処理を実
   行するメモリ初期化装置であって、 ＣＰＵ上を走行する起動プログラムにより発行されるメ
   モリ種類を示すデータを書き込むレジスタ手段と、 ハードウェアで構成され、メモリ種類に対応付けて設け
   られて、上記レジスタ手段にデータが書き込まれるとき
   に対応するものが起動されて、一定周期を示すパルス信
   号に同期して規定の動作を実行することで、該データの
   指す上記メモリに適合する初期化指示信号を生成する生
   成手段と、 上記生成手段の生成する初期化指示信号を変換すること
   で、初期化処理のメモリ制御信号を生成して、上記レジ
   スタ手段に書き込まれるデータの指す上記メモリに出力
   する変換手段とを備えることを、 特徴とするメモリ初期化装置。
3. 【請求項３】 請求項１又は２記載のメモリ初期化装置
   において、 ＣＰＵ上を走行する起動プログラムにより発行される同
   時初期化の対象となるメモリ数を示すデータを書き込む
   第２のレジスタ手段を備え、 生成手段は、上記第２のレジスタ手段に書き込まれるデ
   ータの指すメモリ数が規定するメモリを同時に初期化す
   ることを指示する初期化指示信号を生成することを、 特徴とするメモリ初期化装置。
4. 【請求項４】 請求項１、２又は３記載のメモリ初期化
   装置において、 生成手段は、初期化指示信号を生成している間、ＣＰＵ
   上を走行するプログラムによるメモリアクセスを抑止す
   る抑止信号を生成することを、 特徴とするメモリ初期化装置。