JP2000298664A - シングルチップマイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 従来のシングルチップマイクロコンピュータ
では、内蔵された各周辺回路のレジスタ１１，１４に対
して１つ１つレジスタ値を更新しなければならず、評価
やテストの際に時間がかかってしまうなどの課題があっ
た。 【解決手段】 全ての動作制御レジスタ１１，１４に対
して一括して書き込み許可信号を出力するビット８を設
けたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は中央処理装置とは
独立して動作する周辺回路を内蔵したシングルチップマ
イクロコンピュータに係り、詳しくは、シングルチップ
マイクロコンピュータの評価やテストの効率を格段に向
上させることを可能とするための改良に関するものであ
る。

【０００２】

【従来の技術】図９は従来のシングルチップマイクロコ
ンピュータの構成を示すブロック図である。図におい
て、１は中央処理装置、２は中央処理装置１が実行する
書込プログラムなどを記憶する読出専用メモリ、３はア
ドレスバス、４はデータバス、５はリード／ライト信号
用の信号線、６はデータイネーブル信号用の信号線であ
る。

【０００３】また、３４はアドレスバス３、リード／ラ
イト信号用の信号線５およびデータイネーブル信号用の
信号線６に接続され、特定のアドレスであるときに第一
書込み信号を出力する第一ローカルアドレスデコーダ、
３５はこの第一書込み信号が入力され、その入力された
タイミングにおいてデータバス４上のデータをラッチす
る第一動作制御レジスタ、３６はこの第一動作制御レジ
スタ３５の値に応じてカウント動作を開始するカウンタ
ブロックである。

【０００４】更に、３７はアドレスバス３、リード／ラ
イト信号用の信号線５およびデータイネーブル信号用の
信号線６に接続され、特定のアドレスであるときに第二
書込み信号を出力する第二ローカルアドレスデコーダ、
３８はこの第二書込み信号が入力され、その入力された
タイミングにおいてデータバス４上のデータをラッチす
る第二動作制御レジスタ、３９はこの第二動作制御レジ
スタ３８の値に応じてＡＤ変換動作を開始するポート入
力切替ブロックである。

【０００５】次に動作について説明する。図１０は従来
のシングルチップマイクロコンピュータにおける複数の
動作制御レジスタ３５，３８への書込み動作を説明する
ためのタイミングチャートである。図において、ＣＬＫ
は中央処理装置１などに供給されるマイクロコンピュー
タ内部のクロック信号、Ｅ−は上記データイネーブル信
号、Ｒ／Ｗ−は上記リード／ライト信号、アドレスは上
記アドレスバス３上のデータ、データは上記データバス
４上のデータである。

【０００６】そして、同図に示すように、中央処理装置
１は、クロック信号ＣＬＫの１クロック目において上記
第一ローカルアドレスデコーダ３４へのアドレス（アド
レス１）をアドレスバス３へ出力し、クロック信号ＣＬ
Ｋの２クロック目において上記第一動作制御レジスタ３
５へのデータをデータバス４に出力することで、当該第
一動作制御レジスタ３５に「データ１」を書き込む（以
上、書込みサイクルＤ）。

【０００７】また、中央処理装置１は、クロック信号Ｃ
ＬＫの３クロック目において上記第二ローカルアドレス
デコーダ３７へのアドレス（アドレス２）をアドレスバ
ス３へ出力し、クロック信号ＣＬＫの４クロック目にお
いて上記第二動作制御レジスタ３８へのデータをデータ
バス４に出力することで、当該第二動作制御レジスタ３
８に「データ２」を書き込む（以上、書込みサイクル
Ｅ）。

【０００８】以上のように、従来のシングルチップマイ
クロコンピュータでは、各動作制御レジスタ３５，３８
毎に個別にアクセスしてデータを書き込むことになる。

【０００９】

【発明が解決しようとする課題】従来のシングルチップ
マイクロコンピュータは以上のように構成されているの
で、それを評価したりテストしたりする際に複数の動作
制御レジスタ３５，３８にデータを書き込む場合には、
例え複数の動作制御レジスタ３５，３８に対して同一の
レジスタ値を書き込む場合であったとしても、当該複数
の動作制御レジスタ３５，３８の各々に対してアドレス
およびデータを指定してアクセスし、これにより各々の
レジスタ値を設定しなければならないなどの課題があっ
た。

【００１０】そのため、多機能化やフレキシビリティを
追求した近年のシングルチップマイクロコンピュータに
おいては、実際の評価やテストを実施する前に、多数の
動作制御レジスタの各々に対して個別にデータを書き込
まなければならず、その書込み時間の増大に伴う評価期
間、テスト期間の長期化が問題となっていた。

【００１１】そこで、特開昭６１−６２９６１号公報の
入出力機器や、特開昭６２−２１４４５１号公報の記憶
装置などにおいて開示されているレジスタなどへの一括
書込み技術を利用して、複数の動作制御レジスタ３５，
３８に一括して書込みを行うことが考えられる。

【００１２】しかしながら、シングルチップマイクロコ
ンピュータにおいては、その動作制御レジスタ３５，３
８とともにこのレジスタ値に応じて動作する３６や３９
が既に組み込まれた状態となっており、例えばウォッチ
ドックタイマなどの内蔵周辺回路の動作制御レジスタに
対して一括書込みを行った場合のように、その一括書込
みの際に当該動作制御レジスタ３５，３８のレジスタ値
に応じて３６や３９が動作してしまってレジスタ値の書
換えやフリーズが生じてしまうことになる。

【００１３】この発明は上記のような課題を解決するた
めになされたもので、複数の動作制御レジスタに対して
一括して共通なデータを書き込むことができ、しかも、
その一括書込みの際に当該動作制御レジスタのレジスタ
値に応じて内蔵周辺機器が動作することによるレジスタ
値の書換えやフリーズが生じてしまうことがなく、これ
により評価期間やテスト期間の短縮化を図ることができ
るシングルチップマイクロコンピュータを得ることを目
的とする。

【００１４】

【課題を解決するための手段】この発明に係るシングル
チップマイクロコンピュータは、中央処理装置と、この
中央処理装置がアクセス先のアドレスを出力するアドレ
スバスと、この中央処理装置がアクセス先との間で交換
するデータが出力されるデータバスと、上記アドレスバ
スが接続され、特定のアドレスであるときにアクセス信
号を出力する複数のローカルアドレスデコーダと、上記
データバスが接続されるとともに上記アクセス信号が入
力され、当該アクセス信号が入力されたときのデータバ
ス上のデータをラッチする複数の動作制御レジスタと、
この動作制御レジスタの値に応じて動作する複数の内蔵
周辺回路とを備えたシングルチップマイクロコンピュー
タにおいて、動作禁止信号を出力する動作制御回路と、
この動作禁止信号および上記動作制御レジスタの値が入
力され、動作禁止信号が入力されている間は当該動作制
御レジスタの値に応じた上記内蔵周辺回路の動作を禁止
する禁止用論理回路と、一括書込み信号を出力する一括
書込み制御回路と、上記一括書込み信号および上記アク
セス信号が入力され、いずれか一方の信号が書き込み許
可である場合には動作制御レジスタへラッチ指示を出力
する書込用論理回路とを設けたものである。

【００１５】この発明に係るシングルチップマイクロコ
ンピュータは、動作制御回路および一括書込み制御回路
のうちの少なくとも一方は、アドレスバスに接続され、
複数のローカルアドレスデコーダのアドレスとは異なる
特定のアドレスであるときに特殊アクセス信号を出力す
る特殊アドレスデコーダと、上記データバスが接続され
るとともに上記特殊アクセス信号が入力され、当該特殊
アクセス信号が入力されているときのデータバス上のデ
ータをラッチする特殊レジスタとを備え、上記特殊レジ
スタの値に応じて動作禁止信号あるいは一括書込み信号
を出力するものである。

【００１６】この発明に係るシングルチップマイクロコ
ンピュータは、動作制御回路および一括書込み制御回路
のうちの少なくとも一方は、１乃至複数の入力端子と、
当該１乃至複数の入力端子の入力に応じて一括書込みモ
ード信号を出力するモード生成用論理回路と、上記デー
タバスが接続されるとともに上記一括書込みモード信号
が入力され、当該一括書込みモード信号が入力されてい
るときのデータバス上のデータをラッチする特殊レジス
タとを備え、上記特殊レジスタの値に応じて動作禁止信
号あるいは一括書込み信号を出力するものである。

【００１７】この発明に係るシングルチップマイクロコ
ンピュータは、動作制御回路および一括書込み制御回路
のうちの少なくとも一方は、アドレスバスに接続され、
複数のローカルアドレスデコーダのアドレスとは異なる
特定のアドレスであるときに特殊アクセス信号を出力す
る特殊アドレスデコーダを備え、上記特殊アクセス信号
を動作禁止信号あるいは一括書込み信号として出力する
ものである。

【００１８】この発明に係るシングルチップマイクロコ
ンピュータは、動作制御回路および一括書込み制御回路
は共通の構造に形成され、動作禁止信号および一括書込
み信号を共通に出力するものである。

【００１９】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
ングルチップマイクロコンピュータのアドレスデコーダ
の周辺構成を示すブロック図である。図において、１は
中央処理装置、２は中央処理装置１が実行する書込プロ
グラムなどを記憶する読出専用メモリ、３はこの中央処
理装置１がこの読み出し専用メモリ２を含む周辺回路に
アクセスする際にそのアクセス先のアドレスを出力する
アドレスバス、４はこの中央処理装置１が周辺回路にア
クセスする際にそのアクセス先との間で交換するデータ
が出力されるデータバス、５はこの中央処理装置１が周
辺回路にアクセスする際にそのアクセスが読み出しアク
セスか書込みアクセスかを指定するリード／ライト信号
用の信号線、６はこの中央処理装置１が周辺回路にアク
セスする際にデータバス４上のデータが有意なものであ
るか否かを示すデータイネーブル信号用の信号線であ
る。

【００２０】また、７はアドレスバス３、リード／ライ
ト信号用の信号線５およびデータイネーブル信号用の信
号線６に接続され、特定のアドレスであるときに第一特
殊アクセス信号を出力する第一特殊アドレスデコーダ
（特殊アドレスデコーダ、一括書込み制御回路）、８は
データバス４に接続され、この第一特殊アクセス信号が
入力されたときにデータバス４上のデータをラッチし、
このラッチした値に応じて一括書込み信号を出力する第
一特殊ビット（特殊レジスタ、一括書込み制御回路）、
９はアドレスバス３、リード／ライト信号用の信号線５
およびデータイネーブル信号用の信号線６に接続され、
上記第一特殊アドレスデコーダ７とは異なる特定のアド
レスであるときに第一アクセス信号を出力する第一ロー
カルアドレスデコーダ（ローカルアドレスデコーダ）、
１０は上記一括書込み信号および第一アクセス信号が入
力され、いずれか一方が入力された場合に第一書込み信
号を出力する第一書込用論理回路（書込用論理回路）、
１１はこの第一書込み信号が入力され、その入力された
タイミングにおいてデータバス４上のデータをラッチす
る第一動作制御レジスタ（動作制御レジスタ）である。

【００２１】更に、１２はアドレスバス３、リード／ラ
イト信号用の信号線５およびデータイネーブル信号用の
信号線６に接続され、上記第一特殊アドレスデコーダ７
や第一ローカルアドレスデコーダ９とは異なる特定のア
ドレスであるときに第二アクセス信号を出力する第二ロ
ーカルアドレスデコーダ（ローカルアドレスデコー
ダ）、１３は上記一括書込み信号および第二アクセス信
号が入力され、いずれか一方が入力された場合に第二書
込み信号を出力する第二書込用論理回路（書込用論理回
路）、１４はこの第二書込み信号が入力され、その入力
されたタイミングにおいてデータバス４上のデータをラ
ッチする第二動作制御レジスタ（動作制御レジスタ）で
ある。

【００２２】図２はこの発明の実施の形態１によるシン
グルチップマイクロコンピュータに内蔵された周辺回路
およびその周辺部の構成を示すブロック図である。図に
おいて、１５はアドレスバス３、リード／ライト信号用
の信号線５およびデータイネーブル信号用の信号線６に
接続され、上記いずれのアドレスデコーダ７，９，１２
とも異なる特定のアドレスであるときに第二特殊アクセ
ス信号を出力する第二特殊アドレスデコーダ（特殊アド
レスデコーダ、動作制御回路）、１６はデータバス４に
接続され、この第二特殊アクセス信号が入力されたとき
にデータバス４上のデータをラッチし、このラッチした
値に応じて動作禁止信号を出力する第二特殊ビット（特
殊レジスタ、動作制御回路）、１７はこの動作禁止信号
が入力される内蔵周辺回路としてのタイマ、１８はこの
動作禁止信号が入力される内蔵周辺回路としてのＡＤコ
ンバータである。

【００２３】タイマ１７において、１９は上記いずれか
の動作制御レジスタ１１，１４に割り付けられ、その設
定値に応じてカウント開始信号を出力するカウント開始
フラグ、２０はこのカウント開始信号および上記動作禁
止信号が入力され、動作禁止信号が入力されていない期
間において当該カウント開始信号を出力するタイマ用論
理回路（禁止用論理回路）、２１はこのタイマ用論理回
路２０から出力されるカウント開始信号に応じてカウン
ト動作を開始するカウンタブロックである。

【００２４】ＡＤコンバータ１８において、２２は上記
いずれかの動作制御レジスタ１１，１４に割り付けら
れ、その設定値に応じて変換開始信号を出力する変換開
始フラグ、２３はこの変換開始信号および上記動作禁止
信号が入力され、動作禁止信号が入力されていない期間
において当該変換開始信号を出力するＡＤコンバータ用
論理回路（禁止用論理回路）、２４はこのＡＤコンバー
タ用論理回路２３から出力される変換開始信号に応じて
ＡＤ変換動作を開始するポート入力切替ブロックであ
る。

【００２５】次に動作について説明する。電源投入など
に応じて中央処理装置１は読出専用メモリ２にアクセス
して書込プログラムを呼び出し、この書込プログラムに
基いてアドレスバス３およびデータバス４に所定の書込
みデータを出力して各種の初期設定を行う。

【００２６】そして、このアドレスバス３に出力された
アドレスが上記第二特殊アドレスデコーダ１５に割り付
けられたアドレスと一致した場合には、この第二特殊ア
ドレスデコーダ１５はデータイネーブル信号およびリー
ド／ライト信号に同期して第二特殊アクセス信号を出力
し、第二特殊ビット１６は、この時のデータバス４上の
データをラッチしてその値を保持し、これに応じて動作
禁止信号を出力する。

【００２７】このように動作禁止信号が出力されると、
タイマ用論理回路２０はカウント開始信号を出力しない
ので、カウント開始フラグ１９がカウント開始信号を出
力したとしてもそれに応じてカウンタブロック２１がカ
ウント動作を開始してしまうことはない。また、ＡＤコ
ンバータ用論理回路２３は変換開始信号を出力しないの
で、変換開始フラグ２２が変換開始信号を出力したとし
てもそれに応じてポート入力切替ブロック２４がＡＤ変
換動作を開始してしまうことはない。

【００２８】このように動作禁止信号が出力されてこれ
らの内蔵周辺回路の動作が禁止された状態で、上記中央
処理装置１は上記第一特殊アドレスデコーダ７に割り付
けられたアドレスをアドレスバス３に出力すると共に、
上記第一特殊ビット８に書き込むデータをデータバス４
に出力する。これに応じて、第一特殊アドレスデコーダ
７はデータイネーブル信号およびリード／ライト信号に
同期して第一特殊アクセス信号を出力し、第一特殊ビッ
ト８はこの時のデータバス４上のデータをラッチしてそ
の値を保持し、これに応じて一括書込み信号を出力す
る。

【００２９】また、中央処理装置１がこの第一特殊ビッ
ト８への書き込みデータに続いて上記複数の動作制御レ
ジスタ１１，１４への共通書込みデータをデータバス４
に出力すると、この複数の動作制御レジスタ１１，１４
はそれぞれの書込用論理回路１０，１３から一括書込み
信号に基く書込み信号が出力されるのに合わせて、デー
タバス４上の上記共通書込みデータをラッチして記憶す
る。

【００３０】なお、このように動作制御レジスタ１１，
１４の値が変更されたとしても、動作禁止信号により各
種の内蔵周辺回路の動作を停止しているので、例えばウ
ォッチドックタイマなどの内蔵周辺回路の動作制御レジ
スタに対して一括書込みを行った場合であっても、その
一括書込みの際に当該動作制御レジスタのレジスタ値に
応じて内蔵周辺機器が動作してしまうことはない。

【００３１】図３はこの発明の実施の形態１による一括
書込み動作を示すタイミングチャートである。図におい
て、ＣＬＫは中央処理装置１などに供給されるマイクロ
コンピュータ内部のクロック信号、Ｅ−は上記データイ
ネーブル信号、Ｒ／Ｗ−は上記リード／ライト信号、ア
ドレスは上記アドレスバス３上のデータ、データは上記
データバス４上のデータである。

【００３２】そして、同図に示すように、中央処理装置
１は、クロック信号ＣＬＫの１クロック目において上記
第二特殊アドレスデコーダ１５へのアドレス（アドレス
１）をアドレスバス３へ出力し、クロック信号ＣＬＫの
２クロック目において上記第二特殊ビット１６へのデー
タをデータバス４に出力すると共にリード／ライト信号
Ｒ／Ｗ−をローレベル（ライト指示）に切り替え、更
に、データイネーブル信号Ｅ−をローレベルに切り替え
る。これにより、当該第二特殊ビット１６に「データ
１」が書き込まれ、内蔵周辺回路の動作は禁止される
（以上、書込みサイクルＡ）。

【００３３】これに続いて、上記中央処理装置１は、ク
ロック信号ＣＬＫの３クロック目において上記第一特殊
アドレスデコーダ７へのアドレス（アドレス２）をアド
レスバス３へ出力し、クロック信号ＣＬＫの４クロック
目において上記第一特殊ビット８へのデータをデータバ
ス４に出力すると共にリード／ライト信号Ｒ／Ｗ−をロ
ーレベル（ライト指示）に切り替え、更に、データイネ
ーブル信号Ｅ−をローレベルに切り替える。これによ
り、当該第一特殊ビット８に「データ２」が書き込ま
れ、一括書込み信号が出力される（以上、書込みサイク
ルＢ）。

【００３４】更に、上記中央処理装置１は、クロック信
号ＣＬＫの５クロック目においてなんらかのアドレスを
アドレスバス３へ出力し、クロック信号ＣＬＫの６クロ
ック目において上記複数の動作制御レジスタ１１，１４
へのデータをデータバス４に出力すると共にリード／ラ
イト信号Ｒ／Ｗ−をローレベル（ライト指示）に切り替
え、更に、データイネーブル信号Ｅ−をローレベルに切
り替える。これにより、当該複数の動作制御レジスタ１
１，１４に「データ３」が書き込まれる（以上、書込み
サイクルＣ）。

【００３５】以上のように、この実施の形態１によれ
ば、中央処理装置１がアドレスバス３とデータバス４と
を用いてアクセスする複数の動作制御レジスタ１１，１
４と、この動作制御レジスタ１１，１４の値に応じて動
作する複数の内蔵周辺回路とを備えたシングルチップマ
イクロコンピュータにおいて、動作禁止信号を出力する
第二特殊アドレスデコーダ１５および第二特殊ビット１
６と、この動作禁止信号および上記動作制御レジスタ１
１，１４の値が入力され、動作禁止信号が入力されてい
る間は当該動作制御レジスタ１１，１４の値に応じた上
記内蔵周辺回路の動作を禁止するタイマ用論理回路２０
およびＡＤコンバータ用論理回路２３と、一括書込み信
号を出力する第一特殊アドレスデコーダ７および第一特
殊ビット８と、上記一括書込み信号および上記アクセス
信号が入力され、いずれか一方の信号が書き込み許可で
ある場合には動作制御レジスタ１１，１４へラッチ指示
を出力する第一書込用論理回路１０および第二書込用論
理回路１３とを設けたので、動作禁止信号で動作制御レ
ジスタ１１，１４の値に応じた内蔵周辺回路の動作を禁
止するとともに、一括書込み信号を出力することで第一
書込用論理回路１０や第二書込用論理回路１３から当該
動作制御レジスタ１１，１４へラッチ指示を出力するこ
とができ、これにより内蔵周辺回路の動作を禁止した状
態で複数の動作制御レジスタ１１，１４のレジスタ値を
一括して変更することができる効果がある。

【００３６】従って、評価時やテスト時において多数の
動作制御レジスタ１１，１４に対して一括して同一デー
タを書き込むことができるので、多機能化やフレキシビ
リティを追求した結果多数の動作制御レジスタを備えた
近年のシングルチップマイクロコンピュータにおいても
評価期間やテスト期間を短縮することができ、しかも、
例えばウォッチドックタイマなどの内蔵周辺回路の動作
制御レジスタに対して一括書込みを行った場合であって
も、その一括書込みの際に当該動作制御レジスタのレジ
スタ値に応じて内蔵周辺機器が動作してしまうことはな
い効果がある。

【００３７】この実施の形態１によれば、アドレスバス
３に接続され、複数のローカルアドレスデコーダ９，１
２のアドレスとは異なる特定のアドレスであるときに第
一特殊アクセス信号を出力する第一特殊アドレスデコー
ダ７と、上記データバス４が接続されるとともに上記第
一特殊アクセス信号が入力され、当該第一特殊アクセス
信号が入力されているときのデータバス４上のデータを
ラッチする第一特殊ビット８とで一括書込み信号を生成
するようにしたので、当該第一特殊ビット８に対する書
込み動作と、複数の動作制御レジスタ１１，１４に対す
る一回の書込み動作とを行うだけで、多数の動作制御レ
ジスタ１１，１４にレジスタ値を書き込むことができる
効果がある。

【００３８】なお、この実施の形態１では、一括書込み
を行うレジスタとして動作制御レジスタ１１，１４のみ
に対する場合について具体的に説明したが、少なくもと
動作制御レジスタを含む複数のレジスタに対しても同様
に一括に書込みを行うことができる。

【００３９】実施の形態２．図４はこの発明の実施の形
態２によるシングルチップマイクロコンピュータのアド
レスデコーダの周辺構成を示すブロック図である。図５
はこの発明の実施の形態２によるシングルチップマイク
ロコンピュータの内蔵周辺回路の周辺構成を示すブロッ
ク図である。これらの図において、２５はアドレスバス
３、リード／ライト信号用の信号線５およびデータイネ
ーブル信号用の信号線６に接続され、特定のアドレスで
あるときに特殊アクセス信号を出力する特殊アドレスデ
コーダ、２６はデータバス４に接続され、この特殊アク
セス信号が入力されたときにデータバス４上のデータを
ラッチし、このラッチした値に応じて共通信号を出力す
る特殊ビット（特殊レジスタ）である。これ以外の構成
は実施の形態１と同様であり説明を省略する。

【００４０】次に動作について説明する。中央処理装置
１が特殊アドレスデコーダ２５に割り付けられたアドレ
スと一致するアドレスをアドレスバス３に出力するとと
もに、特殊ビット２６に書き込むデータをデータバス４
に出力すると、特殊アドレスデコーダ２５はデータイネ
ーブル信号およびリード／ライト信号に同期して特殊ア
クセス信号を出力し、特殊ビット２６はこの時のデータ
バス４上のデータをラッチしてその値を保持し、これに
応じて共通信号を出力する。

【００４１】このように共通信号が出力されると、タイ
マ用論理回路２０はカウント開始信号を出力しないの
で、カウント開始フラグ１９がカウント開始信号を出力
したとしてもそれに応じてカウンタブロック２１がカウ
ント動作を開始してしまうことはない。また、ＡＤコン
バータ用論理回路２３は変換開始信号を出力しないの
で、変換開始フラグ２２が変換開始信号を出力したとし
てもそれに応じてポート入力切替ブロック２４がＡＤ変
換動作を開始してしまうことはない。

【００４２】また、中央処理装置１がこの特殊ビット２
６への書き込みデータに続いて上記複数の動作制御レジ
スタ１１，１４への共通書込みデータをデータバス４に
出力すると、この複数の動作制御レジスタ１１，１４は
それぞれの書込用論理回路１０，１３から共通信号に基
く書込み信号が出力されるのに合わせて、データバス４
上の上記共通書込みデータをラッチして記憶する。

【００４３】以上のように、この実施の形態２によれ
ば、１組の特殊アドレスデコーダ２５と特殊ビット２６
から動作禁止信号および一括書込み信号として用いるこ
とができる共通信号を出力するので、一連の一括書込み
に用いる回路の回路規模を削減しつつ実施の形態１と同
様の効果を得ることができる。

【００４４】実施の形態３．図６はこの発明の実施の形
態３によるシングルチップマイクロコンピュータの一部
の構成を示すブロック図である。図において、２７はチ
ップ本体、２８はこのチップ本体２７の周囲に配設され
た特定端子（入力端子）、２９はこのチップ本体２７の
周囲に配設され、リセット信号が入力されるリセット端
子（入力端子）、３０はリセット信号がローレベルにア
サートされている期間において、上記特定端子２８の入
力レベルがハイレベルに制御されたら、第一特殊アクセ
ス信号を出力する第一モード生成用論理回路（モード生
成用論理回路）、３１はリセット信号がローレベルにア
サートされている期間において、上記特定端子２８の入
力レベルがハイレベルに制御されたら、第二特殊アクセ
ス信号を出力する第二モード生成用論理回路（モード生
成用論理回路）である。これ以外の構成は実施の形態１
と同様であり説明を省略する。

【００４５】次に動作について説明する。リセット信号
をアサートしている期間において特定端子２８をハイレ
ベルに制御すると、第一モード生成用論理回路３０から
第一特殊アクセス信号が出力され、これに応じて第一特
殊ビット８からも一括書込み信号が出力される。同様
に、第二モード生成用論理回路３１から第二特殊アクセ
ス信号が出力され、これに応じて第二特殊ビット１６か
ら動作禁止信号が出力される。

【００４６】この後、リセット信号がハイレベルにネゲ
ートされたら、中央処理装置１は読出専用メモリ２にア
クセスして書込プログラムを呼び出し、この書込プログ
ラムに基いてデータバス４に所定の共通書込みデータを
出力し、各動作制御レジスタ１１，１４は、それぞれの
書込用論理回路１０，１３から一括書込み信号に基く書
込み信号が出力されるのに合わせて、データバス４上の
上記共通書込みデータをラッチして記憶する。

【００４７】なお、このように動作制御レジスタ１１，
１４の値が変更されたとしても、動作禁止信号により各
種の内蔵周辺回路の動作を停止しているので、例えばウ
ォッチドックタイマなどの内蔵周辺回路の動作制御レジ
スタに対して一括書込みを行った場合であっても、その
一括書込みの際に当該動作制御レジスタのレジスタ値に
応じて内蔵周辺機器が動作してしまうことはない。

【００４８】以上のように、この実施の形態３によれ
ば、リセット端子２９と、特定端子２８と、これらの端
子２７，２８の入力に応じて一括書込みモード信号を出
力する第一モード生成用論理回路３０と、上記データバ
ス４が接続されるとともに上記一括書込みモード信号が
入力され、当該一括書込みモード信号が入力されている
ときのデータバス４上のデータをラッチする第一特殊ビ
ット８とを備え、上記第一特殊ビット８の値に応じて一
括書込み信号を出力するので、上記２つの入力端子に所
定の入力を設定し、複数の動作制御レジスタ１１，１４
に対する一回の書込み動作とを行うだけで、多数の動作
制御レジスタ１１，１４にレジスタ値を書き込むことが
できる効果がある。

【００４９】なお、この実施の形態３では実施の形態１
のように一括書込み信号を生成する回路３０，８と、動
作禁止信号を生成する回路３１，１６とを別々の回路と
して構成したが、実施の形態２のように共通化させても
同様の効果を得ることができる。

【００５０】実施の形態４．図７はこの発明の実施の形
態４によるシングルチップマイクロコンピュータのアド
レスデコーダの周辺構成を示すブロック図である。図８
はこの発明の実施の形態４によるシングルチップマイク
ロコンピュータの内蔵周辺回路の周辺構成を示すブロッ
ク図である。これらの図において、３２はアドレスバス
３、リード／ライト信号用の信号線５およびデータイネ
ーブル信号用の信号線６に接続され、特定のアドレスで
あるときに一括書込み信号を出力する第一特殊アドレス
デコーダ（特殊アドレスデコーダ）、３３はアドレスバ
ス３、リード／ライト信号用の信号線５およびデータイ
ネーブル信号用の信号線６に接続され、上記第一特殊ア
ドレスデコーダ３２と同一のアドレスであるときに動作
禁止信号を出力する第二特殊アドレスデコーダ（特殊ア
ドレスデコーダ）である。これ以外の構成は実施の形態
１と同様であり説明を省略する。

【００５１】次に動作について説明する。電源投入など
に応じて中央処理装置１は第一特殊アドレスデコーダ３
２および第二特殊アドレスデコーダ３３に共通するアド
レスをアドレスバス３に出力するとともに、複数の動作
制御レジスタ１１，１４への共通書込みデータをデータ
バス４に出力すると、第一特殊アドレスデコーダ３２か
ら一括書込み信号が出力され、各動作制御レジスタ１
１，１４はそれぞれの書込用論理回路１０，１３から一
括書込み信号に基く書込み信号が出力されるのに合わせ
て、データバス４上の上記共通書込みデータをラッチし
て記憶する。

【００５２】なお、このように動作制御レジスタ１１，
１４の値が変更されたとしても、第二特殊アドレスデコ
ーダ３３から動作禁止信号が出力されているので、例え
ばウォッチドックタイマなどの内蔵周辺回路の動作制御
レジスタに対して一括書込みを行った場合であっても、
その一括書込みの際に当該動作制御レジスタのレジスタ
値に応じて内蔵周辺機器が動作してしまうことはない。

【００５３】以上のように、この実施の形態４によれ
ば、アドレスバス３に接続され、複数のローカルアドレ
スデコーダ９，１２のアドレスとは異なる特定のアドレ
スであるときに一括書込み信号を出力する第一特殊アド
レスデコーダ３２を備えるので、上記第一特殊アドレス
デコーダ３２に対応するアドレスを指定しつつ共通の書
き込みデータを出力するだけで、多数の動作制御レジス
タ１１，１４にレジスタ値を書き込むことができる効果
がある。

【００５４】なお、この実施の形態４では実施の形態１
のように一括書込み信号を生成する回路３２と、動作禁
止信号を生成する回路３３とを別々の回路として構成し
たが、実施の形態２のように共通化させても同様の効果
を得ることができる。

【００５５】

【発明の効果】以上のように、この発明によれば、中央
処理装置がアドレスバスとデータバスとを用いてアクセ
スする複数の動作制御レジスタと、この動作制御レジス
タの値に応じて動作する複数の内蔵周辺回路とを備えた
シングルチップマイクロコンピュータにおいて、動作禁
止信号を出力する動作制御回路と、この動作禁止信号お
よび上記動作制御レジスタの値が入力され、動作禁止信
号が入力されている間は当該動作制御レジスタの値に応
じた上記内蔵周辺回路の動作を禁止する禁止用論理回路
と、一括書込み信号を出力する一括書込み制御回路と、
上記一括書込み信号および上記アクセス信号が入力さ
れ、いずれか一方の信号が書き込み許可である場合には
動作制御レジスタへラッチ指示を出力する書込用論理回
路とを設けたので、動作制御回路の動作禁止信号で動作
制御レジスタの値に応じた内蔵周辺回路の動作を禁止す
るとともに、一括書込み制御回路から一括書込み信号を
出力することで書込用論理回路から当該動作制御レジス
タへラッチ指示を出力することができ、これにより内蔵
周辺回路の動作を禁止した状態で動作制御レジスタのレ
ジスタ値を変更することができる効果がある。

【００５６】従って、評価時やテスト時において多数の
動作制御レジスタに対して一括して同一データを書き込
むことができるので、多機能化やフレキシビリティを追
求した近年のシングルチップマイクロコンピュータにお
いても評価期間やテスト期間を短縮することができ、し
かも、例えばウォッチドックタイマなどの内蔵周辺回路
の動作制御レジスタに対して一括書込みを行った場合で
あっても、その一括書込みの際に当該動作制御レジスタ
のレジスタ値に応じて内蔵周辺機器が動作してしまうこ
とはない効果がある。

【００５７】この発明によれば、動作制御回路および一
括書込み制御回路のうちの少なくとも一方は、アドレス
バスに接続され、複数のローカルアドレスデコーダのア
ドレスとは異なる特定のアドレスであるときに特殊アク
セス信号を出力する特殊アドレスデコーダと、上記デー
タバスが接続されるとともに上記特殊アクセス信号が入
力され、当該特殊アクセス信号が入力されているときの
データバス上のデータをラッチする特殊レジスタとを備
え、上記特殊レジスタの値に応じて動作禁止信号あるい
は一括書込み信号を出力するので、当該特殊レジスタに
対する書込み動作と、複数の動作制御レジスタに対する
一回の書込み動作とを行うだけで、多数の動作制御レジ
スタにレジスタ値を書き込むことができる効果がある。

【００５８】この発明によれば、動作制御回路および一
括書込み制御回路のうちの少なくとも一方は、１乃至複
数の入力端子と、当該１乃至複数の入力端子の入力に応
じて一括書込みモード信号を出力するモード生成用論理
回路と、上記データバスが接続されるとともに上記一括
書込みモード信号が入力され、当該一括書込みモード信
号が入力されているときのデータバス上のデータをラッ
チする特殊レジスタとを備え、上記特殊レジスタの値に
応じて動作禁止信号あるいは一括書込み信号を出力する
ので、上記１乃至複数の入力端子に所定の入力を設定し
た状態で、複数の動作制御レジスタに対する一回の書込
み動作を行うだけで、多数の動作制御レジスタにレジス
タ値を書き込むことができる効果がある。

【００５９】この発明によれば、動作制御回路および一
括書込み制御回路のうちの少なくとも一方は、アドレス
バスに接続され、複数のローカルアドレスデコーダのア
ドレスとは異なる特定のアドレスであるときに特殊アク
セス信号を出力する特殊アドレスデコーダを備え、上記
特殊アクセス信号を動作禁止信号あるいは一括書込み信
号として出力するので、上記特殊アドレスデコーダに対
応するアドレスを指定しつつ書き込みデータを出力する
だけで、多数の動作制御レジスタにレジスタ値を書き込
むことができる効果がある。

【００６０】この発明によれば、動作制御回路および一
括書込み制御回路は共通の構造に形成され、動作禁止信
号および一括書込み信号を共通に出力するので、この一
括書込みに用いる回路の回路規模を削減しつつ以上の効
果を得ることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるシングルチッ
プマイクロコンピュータのアドレスデコーダの周辺構成
を示すブロック図である。

【図２】 この発明の実施の形態１によるシングルチッ
プマイクロコンピュータに内蔵された周辺回路およびそ
の周辺部の構成を示すブロック図である。

【図３】 この発明の実施の形態１による一括書込み動
作を示すタイミングチャートである。

【図４】 この発明の実施の形態２によるシングルチッ
プマイクロコンピュータのアドレスデコーダの周辺構成
を示すブロック図である。

【図５】 この発明の実施の形態２によるシングルチッ
プマイクロコンピュータの内蔵周辺回路の周辺構成を示
すブロック図である。

【図６】 この発明の実施の形態３によるシングルチッ
プマイクロコンピュータの一部の構成を示すブロック図
である。

【図７】 この発明の実施の形態４によるシングルチッ
プマイクロコンピュータのアドレスデコーダの周辺構成
を示すブロック図である。

【図８】 この発明の実施の形態４によるシングルチッ
プマイクロコンピュータの内蔵周辺回路の周辺構成を示
すブロック図である。

【図９】 従来のシングルチップマイクロコンピュータ
の構成を示すブロック図である。

【図１０】 従来のシングルチップマイクロコンピュー
タにおける複数の動作制御レジスタへの書込み動作を説
明するためのタイミングチャートである。

【符号の説明】

１ 中央処理装置、２ 読出専用メモリ、３ アドレス
バス、４ データバス、７ 第一特殊アドレスデコーダ
（特殊アドレスデコーダ、一括書込み制御回路）、８
第一特殊ビット（特殊レジスタ、一括書込み制御回
路）、９ 第一ローカルアドレスデコーダ（ローカルア
ドレスデコーダ）、１０ 第一書込用論理回路（書込用
論理回路）、１１ 第一動作制御レジスタ（動作制御レ
ジスタ）、１２ 第二ローカルアドレスデコーダ（ロー
カルアドレスデコーダ）、１３ 第二書込用論理回路
（書込用論理回路）、１４ 第二動作制御レジスタ（動
作制御レジスタ）、１５ 第二特殊アドレスデコーダ
（特殊アドレスデコーダ、動作制御回路）、１６ 第二
特殊ビット（特殊レジスタ、動作制御回路）、１７ タ
イマ（内蔵周辺回路）、１８ ＡＤコンバータ（内蔵周
辺回路）、２０ タイマ用論理回路（禁止用論理回
路）、２３ ＡＤコンバータ用論理回路（禁止用論理回
路）、２５ 特殊アドレスデコーダ、２６ 特殊ビット
（特殊レジスタ）、２８特定端子（入力端子）、２９
リセット端子（入力端子）、３０ 第一モード生成用論
理回路（モード生成用論理回路）、３１ 第二モード生
成用論理回路（モード生成用論理回路）、３２ 第一特
殊アドレスデコーダ（特殊アドレスデコーダ）、３３
第二特殊アドレスデコーダ（特殊アドレスデコーダ）。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、この中央処理装置がア
   クセス先のアドレスを出力するアドレスバスと、この中
   央処理装置がアクセス先との間で交換するデータが出力
   されるデータバスと、上記アドレスバスが接続され、特
   定のアドレスであるときにアクセス信号を出力する複数
   のローカルアドレスデコーダと、上記データバスが接続
   されるとともに上記アクセス信号が入力され、当該アク
   セス信号が入力されたときのデータバス上のデータをラ
   ッチする複数の動作制御レジスタと、この動作制御レジ
   スタの値に応じて動作する複数の内蔵周辺回路とを備え
   たシングルチップマイクロコンピュータにおいて、 動作禁止信号を出力する動作制御回路と、この動作禁止
   信号および上記動作制御レジスタの値が入力され、動作
   禁止信号が入力されている間は当該動作制御レジスタの
   値に応じた上記内蔵周辺回路の動作を禁止する禁止用論
   理回路と、 一括書込み信号を出力する一括書込み制御回路と、上記
   一括書込み信号および上記アクセス信号が入力され、い
   ずれか一方の信号が書き込み許可である場合には動作制
   御レジスタへラッチ指示を出力する書込用論理回路とを
   設けたことを特徴とするシングルチップマイクロコンピ
   ュータ。
2. 【請求項２】 動作制御回路および一括書込み制御回路
   のうちの少なくとも一方は、アドレスバスに接続され、
   複数のローカルアドレスデコーダのアドレスとは異なる
   特定のアドレスであるときに特殊アクセス信号を出力す
   る特殊アドレスデコーダと、上記データバスが接続され
   るとともに上記特殊アクセス信号が入力され、当該特殊
   アクセス信号が入力されているときのデータバス上のデ
   ータをラッチする特殊レジスタとを備え、上記特殊レジ
   スタの値に応じて動作禁止信号あるいは一括書込み信号
   を出力することを特徴とする請求項１記載のシングルチ
   ップマイクロコンピュータ。
3. 【請求項３】 動作制御回路および一括書込み制御回路
   のうちの少なくとも一方は、１乃至複数の入力端子と、
   当該１乃至複数の入力端子の入力に応じて一括書込みモ
   ード信号を出力するモード生成用論理回路と、上記デー
   タバスが接続されるとともに上記一括書込みモード信号
   が入力され、当該一括書込みモード信号が入力されてい
   るときのデータバス上のデータをラッチする特殊レジス
   タとを備え、上記特殊レジスタの値に応じて動作禁止信
   号あるいは一括書込み信号を出力することを特徴とする
   請求項１記載のシングルチップマイクロコンピュータ。
4. 【請求項４】 動作制御回路および一括書込み制御回路
   のうちの少なくとも一方は、アドレスバスに接続され、
   複数のローカルアドレスデコーダのアドレスとは異なる
   特定のアドレスであるときに特殊アクセス信号を出力す
   る特殊アドレスデコーダを備え、上記特殊アクセス信号
   を動作禁止信号あるいは一括書込み信号として出力する
   ことを特徴とする請求項１記載のシングルチップマイク
   ロコンピュータ。
5. 【請求項５】 動作制御回路および一括書込み制御回路
   は共通の構造に形成され、動作禁止信号および一括書込
   み信号を共通に出力することを特徴とする請求項２から
   ４請求項のうちのいずれか１項記載のシングルチップマ
   イクロコンピュータ。