JPS58203560A - プログラム処理装置 - Google Patents
プログラム処理装置Info
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- JPS58203560A JPS58203560A JP57086568A JP8656882A JPS58203560A JP S58203560 A JPS58203560 A JP S58203560A JP 57086568 A JP57086568 A JP 57086568A JP 8656882 A JP8656882 A JP 8656882A JP S58203560 A JPS58203560 A JP S58203560A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- register
- mode
- ram
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の技術分野〕
本発明はプログラム処理装置、具体的にはプロセノナが
持つ圭−アドレス空間内に複数のメモリチップが割当て
られ構成されるメモリヅステムよおいて、メモリ空間ヲ
夷効的に拡張するプログラム処理装置に関する。 〔発明の技術的背景とその間頂点〕 近年、゛フイクコブロセノサ（マイコン）の普及テ竿い
あらゆる分野にマイコンが連出し、各種制御をプロクラ
ムによって処理している。 これ５１グログラムはＲＯＭ（几ｅａｄ ＯｎｌｙＭ
ｅｍｏｒｙ）あるいはＲＡＭ（Ｒａｎｑｒ）ｍＡｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）、そして両者を組合せ友ものに
記憶され、マイコンがこれｔ！−続出し実行することで
機能を実現している。即ち、制御部分をｌ（ＯＭにプロ
グラミングし、データやパラメータ部分及び利用目的に
密接なプログラムはＲＡＭに割付けている。 従来はＲＯＭ空間とＲＡＭ空間を第１図及び第２図のよ
うなアドレスに配置してい友。 ）１，０ＭチップとＲＡＭチップの記憶容量が四じであ
る場合、具体的にＲ（ＪＭ −Ｒ，ＡＭが４にバイト／
チップで構成されていた場合は第１図で示す様に、一方
、）ＲＡＭチップの配置容量が大きい場合、具体的にＲ
ＯＭが４にバイト／チップ、）ＬＡＭが１６パイト／チ
ツプで構成されていた場合には第２図で示す様にアドレ
ス配置がなされるのが通常であっ友。４ １１！［藷、ＲＯＮ１空間とＲＡＭ空間の関係はＲＯＭ
Ｒ，ＡＭであることが多い友め、第１図のケースで
は実装効率が悪く、第２図のケースではＲＡＭの！＋線
エリアはアクセスされず、従ってＲＯＭ容１の分だけｌ
ｔ Ａ Ｍ空間が無駄になり、そのための付力旧回路も
必要になる、 いずれＫしても制御に使用するマイコンが持つアドレス
空間（例えば米国Ｚｉ ｌｏｇ社より販売されている８
ビットマイコンＺ５Ｑ−ＣＰｔＪｆｕ６４バイト）に対
してＲＯＭ／ＲＡＭの合計記憶谷１が等しいか又は小さ
い場合にしか採用できない。 記憶容ｔを増加させる手段としては第３図に示すアドレ
ス配置が使われる。この例けＣＰＵに新しい機能が追加
できる場合に追加アドレスのビットのＯＮ ／ ＯＦ
ＦをＣＡＬＬ命令又はＲＥ ’Ｉ’ Ｕ ｉ（Ｉ’ｎ命
令等で制御させることで可能になる、しかしながら一般
のンイクロプロセッサには任意に命令を追加することは
できず、唯一の手段としては入出力命令を利用するしか
なく、そのためには大きな付加回路が必要となるかある
いはソフトウェアに制限を設けることになる。 破近は）ＬＵＭの容量も大きくなる傾向にあり、上記い
ずれの例も忍耐の範囲を越えている。 パーソナルコンピュータではソフトウェアそのものが托
ＯＭに収納されるので托ＯＭ容ｔが大きくなり、これ“
までの方法ではＲＡ Ｍ容量。 即ち利用名が使用できるプロクラム軸域が小さくなりす
きるという欠点が生じる。 〔発明の目的〕 本発明は上記欠点に鑑みてなされたものであり、フイク
持つ圭−アドレス空間内に複数のメモリチップが割当て
られ構成されるメモリヅステムよおいて、メモリ空間ヲ
夷効的に拡張するプログラム処理装置に関する。 〔発明の技術的背景とその間頂点〕 近年、゛フイクコブロセノサ（マイコン）の普及テ竿い
あらゆる分野にマイコンが連出し、各種制御をプロクラ
ムによって処理している。 これ５１グログラムはＲＯＭ（几ｅａｄ ＯｎｌｙＭ
ｅｍｏｒｙ）あるいはＲＡＭ（Ｒａｎｑｒ）ｍＡｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）、そして両者を組合せ友ものに
記憶され、マイコンがこれｔ！−続出し実行することで
機能を実現している。即ち、制御部分をｌ（ＯＭにプロ
グラミングし、データやパラメータ部分及び利用目的に
密接なプログラムはＲＡＭに割付けている。 従来はＲＯＭ空間とＲＡＭ空間を第１図及び第２図のよ
うなアドレスに配置してい友。 ）１，０ＭチップとＲＡＭチップの記憶容量が四じであ
る場合、具体的にＲ（ＪＭ −Ｒ，ＡＭが４にバイト／
チップで構成されていた場合は第１図で示す様に、一方
、）ＲＡＭチップの配置容量が大きい場合、具体的にＲ
ＯＭが４にバイト／チップ、）ＬＡＭが１６パイト／チ
ツプで構成されていた場合には第２図で示す様にアドレ
ス配置がなされるのが通常であっ友。４ １１！［藷、ＲＯＮ１空間とＲＡＭ空間の関係はＲＯＭ
Ｒ，ＡＭであることが多い友め、第１図のケースで
は実装効率が悪く、第２図のケースではＲＡＭの！＋線
エリアはアクセスされず、従ってＲＯＭ容１の分だけｌ
ｔ Ａ Ｍ空間が無駄になり、そのための付力旧回路も
必要になる、 いずれＫしても制御に使用するマイコンが持つアドレス
空間（例えば米国Ｚｉ ｌｏｇ社より販売されている８
ビットマイコンＺ５Ｑ−ＣＰｔＪｆｕ６４バイト）に対
してＲＯＭ／ＲＡＭの合計記憶谷１が等しいか又は小さ
い場合にしか採用できない。 記憶容ｔを増加させる手段としては第３図に示すアドレ
ス配置が使われる。この例けＣＰＵに新しい機能が追加
できる場合に追加アドレスのビットのＯＮ ／ ＯＦ
ＦをＣＡＬＬ命令又はＲＥ ’Ｉ’ Ｕ ｉ（Ｉ’ｎ命
令等で制御させることで可能になる、しかしながら一般
のンイクロプロセッサには任意に命令を追加することは
できず、唯一の手段としては入出力命令を利用するしか
なく、そのためには大きな付加回路が必要となるかある
いはソフトウェアに制限を設けることになる。 破近は）ＬＵＭの容量も大きくなる傾向にあり、上記い
ずれの例も忍耐の範囲を越えている。 パーソナルコンピュータではソフトウェアそのものが托
ＯＭに収納されるので托ＯＭ容ｔが大きくなり、これ“
までの方法ではＲＡ Ｍ容量。 即ち利用名が使用できるプロクラム軸域が小さくなりす
きるという欠点が生じる。 〔発明の目的〕 本発明は上記欠点に鑑みてなされたものであり、フイク
【１プロセツ＋ｊを使う制御装置において、記１．砿谷
酸の増加を少ない付加回路によって実現すると共にソフ
トウェア作成時における制限を岐少にするブロクラム処
理装＋ｔを提供することを目的とする。父、メモリの一
部を着脱可能にすることで全く外なったソフトウェアの
実行を簡単な操作で実現するブロクラム処理装置ｅ［供
することを１山の目的とする。 史にメモリの切替えと）・−ドウエアのリセットを同時
に行なうことでイニシャルロード鏝のスタートを１ｎ−
ｉノ時と同じ様にコントロールすることを実現するプロ
グラム処理＃Ｃ筐も提供することを目的とす６、 〔発明の概要〕 本発明は複数のメモリの一部を同一アドレス空間上に割
当て、プロセッサの出力命令により０Ｎ１０ｋ’Ｆされ
るレジスタの状態ならびにメモリに対するＲＦ２ＡＤ／
ＷＲ１ｉ’Ｅ、そしてアドレスの一部ビット情報により
、アドレスが多重化され几メモリのうち唯一個ｔＳ択し
、アクセスする構成とし、実効的なメモリ空間の拡張を
はかつ友ものである。 又、上記レジスタに更にリセットを設定することにより
、メモリ選択と一１時にハードウェアのリセットも実現
できる。父、ａ＃！ｉのメモリのうちの１個を着脱自在
な構造とし、装着されるとそれが初期状態では自動的に
選択される。 このことにより、ンイクロプロセッサが扱えるメモリ空
間以上のメモリ容ｌ１ｉｒ得ることが出来る、父、モー
ドの切、凌えと同時にリセット機能を使えるのでイニシ
ャルプログラムローダ等谷易にロード出来、プログラム
の人台に＃される。史にメモリ空間の一部が着脱可能と
なっているため全く別のソフトウニアラ実行することが
できる。 〔発明の実地例〕 以下、第４図以４を１史用して本発明に関し詳細に祝明
する。 第４図は本発明実施例におけるフイジャルなメモリ配置
の例を示り、、６４にバイトのＲＡ Ｍ 。 ３２にバイトのｋＬ Ｕ Ｍ 、 及び３２にバイト
の）ｔ ＯＮ＋ ２でトータル１２８にバイトのメモリ
容ＩＬを持つ、ＣＰＵから見九場合、ＲＡＭは００００
ｈ −ｈ’ ）’ ｔ’ ）’ ｌ＋番地、ＲＯＭＩ
及びＲＯＭ ２は００００ ｈ〜７ Ｆ Ｆ Ｆ ｈ番
地に配置されており、ｏｏｏｏｈ〜７ Ｆ Ｆ）’ ｈ
番地はＲ，ＡＭとｌもＯＭｌあるいはＲＯＭ ２とで多
重化されている。 第５図は本発明実施例におけるロジカルなメ％ ’）
ｆｉｅｆｉｌｏｆ′Ｉｔｉｆ・ ！、。 本発明実施例では、３つのロジカルなモードを廟し、Ｒ
ＡＭ七−トでＬｒＬｏｏｏｏｈ−ＦＦＦＦ’ｈ番地全て
１４ Ａ ＮＪに灼して）ｔＥＡＤ／ＷＲＩＴＥが実行
される。）４０Ｍ１七−ドではｏｏｏｏｈ〜７ Ｆ Ｆ
Ｆ ｈ番地ではＲＥＡｉＪはＲＯＭ ｔより、ＷＲ，
ＩＴＥはＲＡ Ａｌに対して実行される。そして５ｏｏ
ｏｈ〜）” ト’？” かｈ番地はｌ（Ａ Ｍに対して
Ｉ（ＥＡ Ｄ／Ｗ）ｔ １１１１ Ｆが実行される。ｌ
（ＯＭ ２モードでは（１０００ｈ〜７ ｋ’ Ｆ Ｆ
ｈ番地のＲＥ Ａ １）が１七〇Ｍ２より実行さＪＬ
ることを除けばｕ ＯＭ ｌモードと同じである。 第６図は本発明が実現されるプログラム処理装置の内部
構欣金示すブロック図である。 図において、６１はＣＰＵであり、このＣＰＵ６ｔ；ｏ
；４Ｌクアドレスバス６２・データバス６３にＬ述し友
ＲＡ Ｍ ６４・ＲＯＭ１（６５）・Ｉｔ（Ｊ〜１２（
６６）が共通に接続さねる・６７は制＃部であり、ＣＰ
ＬＪ６１より制御信号ライン６８ｔ−介して制御部＋′
ｊ、 ？得、各メモリ素子へメモリ制御γ号（ライン６
９）を伝える。 こり制＃１部６７の内部構成等詳細は後述する。 第７図は第６図で示した制御部の実施例を示′ｔブロッ
ク図であり、本発明と関係する部分のみ抽出して示しで
ある。 図において、７１はデコーダである。デコーダ７１には
ＣＬｌ’ Ｌｌ （図・トせず）より発せら１１る入出
力命令によりボートアドレス（Ａ ｔ〜Ａ＠）が供給湯
１１、これを解読出力（００〜Ｆ Ｆ ）する。 ７２・７３・７４は（： ＰＵの出力命令によりセット
／リセットされるフリップフロップであり、フリノブフ
′−］ツブ７２はノ・−ドウエアのリセット要求が設定
され、フリップフコノブ７３・７４にはメモリモードが
設定される。 ７５はアンドゲートである。アンドゲート７５には上記
デコーダ７１出力（モードの切替えを要求する出力命令
であることを示す＝−＠Ｃｎ 。 Ｍ ＯＴ） ）と、７シンサイクルが入出力関係である
ことを示す洒号（ＬＯＷ）が供給され、ここで論理積条
件をとってその出力を各フリツブフロノゾ７二ノ・７３
・７４のクロック入力端子ＣＫへ供給する。 フリップ７ＩＪツブ７２・７３・７４の１）入力端イに
はゾｒ１セッサにより発せらノするデータ出力。 そｈぞれＩＪ２． ｌ） ｏ 、 Ｄ ｔが供給される
。 尚、フリップフコノブ７２のクリア・喘子（ＣＩ、Ｒ）
Ｋはリセット：ｇ 舛（／・−トウエアリセット）が、
フ１）ノブフロップ７３のクリア端子ＩｃＬＲ）ＫはＲ
すｈｉ装音仙御邪８３（後述する）出力が、そしてフリ
７・プフロノプ７４のクリア端子ｌ／？ｌ：はパワーオ
ンクリア信号（串原０ＩＶ１１ニヨリ、）・−トウエア
、ファームウエアヲコめたシステム全体に発せられるク
リア信号、ＰＷＲ’（、ＬＲ＋が供給される。このパワ
ーオンクリア信号は上記フリップフコノブ７３のりセン
ト端子（ＰＲ）にも供給される。 従って、フリップフロップ７３・７４ ｉ憶いずれか一
方がセットされｔときには明石がリセットされ、両者同
時てセットされろことばな１ハっ上記フリッフフロノフ
７２出力けり七ノドリクエスト信号（ＲｇＳＲＥＱ）と
してシステム全体へ供給される、 フリップフロップ７３のＱ出力は、ｔす゛〜１１モード
官号止してアンドゲート７６の−力の人η端子へ、Ｑ出
力ぼＲＯＡ・１２モ一ト信号としてアンドゲート７７の
一方の入力端子へ供給される。 フリッグフロノ二７７４のＱ出力はＲＡＭモード佑月と
してオアゲート７９０入力端子へ、Ｑ出力はｉｔ Ａ
ＭモードとしてＴンドゲート７８の一入力端子へ接続さ
れる。このアンドゲート７８の他方の入力端子にはメモ
リＲＥ Ａ Ｄ ［号（八ｆＥＭｌもＤ）ならびにイン
バータ８４を介して゛アドレスの最上位ピッ）ＡＩの反
転出力が供給されている。このアンドゲート７８出力は
ＲＯＭ［出［７時に“１”となって上記フリップフロッ
プ７６・７７の他方の入力端子に並列に供給される、上
記オアゲート７９の他方の入力端子にはアドレスの鰻上
位ピットＡ−１ならびにメモリＷ）１． Ｉ Ｔ Ｅ信
号（ＭＥＭＷＲ）が供給されており、このオアゲート７
９出力はＲＡＭアクセスを実行するとき“１”となって
タイミング発生回路８２へ供給される。タイミング発生
回路８２へは他にメモｌ Ｗ托ＩＴＥ信号（ＭＥＭｗ）
ｔ）ならｒトにリフレッシュ信号（Ｒ，Ｆ ８ ）Ｊ
）が供給されており、ここでダイナミックＲＡＭの制御
に必要な各ｍ信号ＲＡＳ。 ＣＡＳ、ＷＥ、ＣＯＬが生成される。 ■ニー己アンドケート７６・７７出力はそれぞれチップ
セレクトデコーダ８０・８１のイネーブル端子（ＥＮ）
に供給される。チップセレクトデコーダ゛８０・８１は
共に入力としてアドレスの１３ビツト目と１４ビツト目
の情報（ＡＩ・ＡＩ）が供給されており、ここでＰＩ４
ｇされた出力はそれぞれ托ＯＭ、のチップセレクト信号
として又、ＲＯＭ２のチップセレクト信岩としてシステ
ムに接続され７ｊＲＯＭ６５・６６に対し供給される。 くふ×下令台ン く以下余白〉 以下、本発明の動作につき詳細に説明する。 まず、ＩＩｔ＃ｉθＮでフリップ７０ツグ７３がセット
し、フリップ７０ツグ７４がリセットされＲＯＭ１モー
ドとなる。 ここで、もしＲＬＪＭ ｌを着脱可能な形態を考えたと
きにはＲＯＭ装着制御回路８３におけるＡ点の接続ｔ−
装着することによりＧＮＤに接続し、装着しないときに
は開放とすれば良い。 このとき、００００ｈｅｘ 〜７ＦＮ＋’Ｆｈｅｘ番地
に対するＲＥＡＬ）はアンドゲート７８がＭＥＮ）ｔＤ
Ａｌｍ ｌ（、ＡＭモードで成立するため、アンドゲ
ート７６によりＲＯＭ＋のチップセレクトデコーダ８ｏ
がイネーブル状−とされる。 ８ＱＱＱｈｅｘ〜７ＦＦＦｈｅｘ番地に対するＲＥＡＤ
ＷＲ１１’ＥはアドレスビットＡＩによりアンドゲート
７８が閉じられ、オアゲート７９が成ｓ７１、従ッテＲ
Ｅ Ａ Ｄ ／Ｗ Ｒｌ ’Ｉ’ Ｅ Ｋ 関係す＜タ
イミング発生回路８２がイネーブル状暢にな６、ＷＲＩ
ＴＥの場合はアドレスビットＡｓ＠（関係なくオアケー
ト７９が成立するためタイミンク発・４回路８２がイネ
ーブルされる一ｃｐｕがボートｒドレｘ００ｈｅｘ（本
発明実施例ではＱＱｈｅｘでメモリモードの切替えを有
効に１７ている。ボートアドレスのデコードは必らずし
もＯ〜２５５゛まで゛する必要はなく、装置の制御に必
要な分たけにするのが一般的である）に対し出力命令を
実行すると、アンドゲート７５が成立してそのときのデ
ータ部１）・・ＤＩ・ｌ） ２により、フリップノロツ
ブ７２・７３・７４がセット／リセットさ′ｊ１、氏に
示す動作を実行する。 以下、アンドゲート７５出力をモードチェンジコマンド
と称し説明を行う、 藏源ＯＮ″′ｃＲＯλ１１モードにあるのでデータ５ｏ
ｏｈｅｘ”ｃ’モートチェンジコマンドが実行されると
７リツプ７０ツブ７４がリセットされＩ（ＯＲＪ ２
モー ）” トナル。コ（１）とき、ｏ ｏ ｏ ｏ
ｈｅｘ〜７ＦＦＦＩＩＣｘ４に地に対するＲＥＡＤがア
ンドゲート７７の成立によりＲ，ＯＮ ２のチップセレ
クトテコーダ８１がイネーブル状態になることを除けば
１（、（＋ ｆｌｂｌ １モードと同じ様に動作する。 データ部０２ ｈｅｘでモードチェンジコマンドが実行
されると７リノゾフロソプ７４がセットされ）Ｌ Ａ
Ｍモードとなる。このときはｉＬ Ａ Ｍモードでｆン
ドゲ・−ドア８が閉じられるのでルＯＭ１・ｉｔ ＯＭ
２のアクセスハ禁止される。そしてオアゲート７９を通
してタイミング発生回Ｆ５８２の動作を有効にする。 以上の説明により第５図に示した３つのロジカルなモー
ドにおけるメそり配置が央埃されることが］Ｉ＠芒れよ
う。 次にフリップフロップ７２の機能について説明を行なう
。 ノリツブフロップ７２はハードウェアのりセントを要求
ｒる本ので、このノリツブフロップ７２がセットされる
とリセット信号８２（本発明とは直接関係しないため図
示せず、但し、１（、Ａ Ｍの内容は破壊されない配置
がなされているものとする）を駆動しリセット佑躬を発
する。 リセット店号により装置は初期状態となり、ＣＰＵは０
００ｔ）ｈｅｘ番地より７”ログラムの実行を開始する
。即ち、データビット２をＯＮしてモードチェンジコマ
ンドを実行すればモードの切替えと同時にプロクラムを
ＯＯ００ｈ ｅ ｘ番地からスタートきせることか出来
る。 もし、）（、ＯＭｔを着脱可能とするには第７図におけ
るｔ（、ＯＭ装着制仙）回路８３のＡ点の接続をＩＬ
ＯＭ ｌを装着したときＵ Ｎ ｌ）へ、そうでないと
きには開放とｔｆ″Ｌは反いことは［−述した通りであ
る。このとき、′ボ源ＯＮでＩも０Ｎ１１が装着されで
いれ（−ｆ ｋも〇へ１１モード、そうでないときには
ｌも（１１２モードとなる。 従って本発明によりは以下に示すことが実埃できる。 単にメそリモート全Ｊ９］やすことでメモリ宕１−ｆ！
：増やそうとすれば本発明実施例において００００ｈｅ
ｘ〜７ＦＦＦｈｅｘ番地テモー トノ切’ｔｌえを行う
のと回じ様に、モードチェンジコマンドの次命令からｏ
・を別のモードに移行してしまうので既存のゾＩ】り゛
ラノ、に合わせた°アドレス配置でプログラムを作成し
なければならない。 又、モードチェンジコマンドにアドレス情報を持友せる
ためには、アドレスレジスタやそれをアドレスバ〆に出
力する手段が必要である。 本発明実権例において、８０００ｈｅｘ〜ＦＦＦＦｈｅ
ｘ番地でモードチェンジコマンドヲ実行すればモードは
移行しても、プログラム実行上モードの切替えは全く発
生しない。 モード切替え後に００００ｈｅｘ 〜７ＦＦ）”ｈｅｘ
番地をアクセスして初めてモードの切替えがプログラム
実行上Ｋ Ｍ、えてくる。 即ち、ここで既存のＲＯＭ又はＲＡＭ上にあるプログラ
ムにマイクロプロセツナが持つＣＡＬＬ命会等で矯び込
めば自由にそのプログラムを利用することが可能になる
。 壷もＯＭにＩＰＬ（イニシャルプログラムローダ）１ブ
ロクラミングするときにロードしたプロゲラｂＩｎＡＭ
（１）ＱＱＱＱｈｅｘ番地より書込んで読込みｆｉｈＡ
Ｍモードにすると共Ｋ ）Ｌ ＥＳ Ｅ ＴｆｒＩＩ！
Ｉ求すればｌｔ Ａ Ｍ ）、のプログラムがスニース
に要材される、（電＃ＯＮでＩｔ Ａ Ｍ上のグログラ
ムをスタートさせるのと等価な動作となる）又、ＲＯＭ
２に：ＢＡＳＩＣ，ＲＯＭｔＫＰＡＣＣＡＬ等全く別個
のソフトウェアを収納し、Ｒ０１％１１全着脱自在にし
ておけば、Ｒ（ＪＭＩを装着シなければ１３Ａ Ｓ Ｉ
ｃカミｕ Ｎ Ｌ、ｉ−ｔＯＭ＋を装着するとＰ Ａ
Ｓ （：’ Ａ Ｌが）ｔ［ＪＮするというように全
く別のソフトウェアの実行が１１４のＯＮだけで夾埃で
きる。 〔発明の効果〕 以トＨ９明の如く本発明によれば以下に列挙する効果が
得られる、 （１）マイクロプロセッサが扱えるメモリ空間以上のメ
モリ容綾ｆ得ることが出来る。こｔｌはマイクロプロセ
ッサの出力命令と少電のハードウェアにて実現さハる、 （２） ０ シカ７Ｌモード（Ｄいずれにあってもア
クセスされろ共通のメモリ空間を持っているので他のモ
ード上にあるプロクラムを容嶋にアクセスできる。 （３）モードのＬＩＴ替えと同時にリセット機能を使え
るのでＩＰＬ等容易にロードしてプログラムの実行に移
れる。 （４） メモリ空間の一部を着脱自在にできるため全
く別のソフトウェアを実行することができる。
酸の増加を少ない付加回路によって実現すると共にソフ
トウェア作成時における制限を岐少にするブロクラム処
理装＋ｔを提供することを目的とする。父、メモリの一
部を着脱可能にすることで全く外なったソフトウェアの
実行を簡単な操作で実現するブロクラム処理装置ｅ［供
することを１山の目的とする。 史にメモリの切替えと）・−ドウエアのリセットを同時
に行なうことでイニシャルロード鏝のスタートを１ｎ−
ｉノ時と同じ様にコントロールすることを実現するプロ
グラム処理＃Ｃ筐も提供することを目的とす６、 〔発明の概要〕 本発明は複数のメモリの一部を同一アドレス空間上に割
当て、プロセッサの出力命令により０Ｎ１０ｋ’Ｆされ
るレジスタの状態ならびにメモリに対するＲＦ２ＡＤ／
ＷＲ１ｉ’Ｅ、そしてアドレスの一部ビット情報により
、アドレスが多重化され几メモリのうち唯一個ｔＳ択し
、アクセスする構成とし、実効的なメモリ空間の拡張を
はかつ友ものである。 又、上記レジスタに更にリセットを設定することにより
、メモリ選択と一１時にハードウェアのリセットも実現
できる。父、ａ＃！ｉのメモリのうちの１個を着脱自在
な構造とし、装着されるとそれが初期状態では自動的に
選択される。 このことにより、ンイクロプロセッサが扱えるメモリ空
間以上のメモリ容ｌ１ｉｒ得ることが出来る、父、モー
ドの切、凌えと同時にリセット機能を使えるのでイニシ
ャルプログラムローダ等谷易にロード出来、プログラム
の人台に＃される。史にメモリ空間の一部が着脱可能と
なっているため全く別のソフトウニアラ実行することが
できる。 〔発明の実地例〕 以下、第４図以４を１史用して本発明に関し詳細に祝明
する。 第４図は本発明実施例におけるフイジャルなメモリ配置
の例を示り、、６４にバイトのＲＡ Ｍ 。 ３２にバイトのｋＬ Ｕ Ｍ 、 及び３２にバイト
の）ｔ ＯＮ＋ ２でトータル１２８にバイトのメモリ
容ＩＬを持つ、ＣＰＵから見九場合、ＲＡＭは００００
ｈ −ｈ’ ）’ ｔ’ ）’ ｌ＋番地、ＲＯＭＩ
及びＲＯＭ ２は００００ ｈ〜７ Ｆ Ｆ Ｆ ｈ番
地に配置されており、ｏｏｏｏｈ〜７ Ｆ Ｆ）’ ｈ
番地はＲ，ＡＭとｌもＯＭｌあるいはＲＯＭ ２とで多
重化されている。 第５図は本発明実施例におけるロジカルなメ％ ’）
ｆｉｅｆｉｌｏｆ′Ｉｔｉｆ・ ！、。 本発明実施例では、３つのロジカルなモードを廟し、Ｒ
ＡＭ七−トでＬｒＬｏｏｏｏｈ−ＦＦＦＦ’ｈ番地全て
１４ Ａ ＮＪに灼して）ｔＥＡＤ／ＷＲＩＴＥが実行
される。）４０Ｍ１七−ドではｏｏｏｏｈ〜７ Ｆ Ｆ
Ｆ ｈ番地ではＲＥＡｉＪはＲＯＭ ｔより、ＷＲ，
ＩＴＥはＲＡ Ａｌに対して実行される。そして５ｏｏ
ｏｈ〜）” ト’？” かｈ番地はｌ（Ａ Ｍに対して
Ｉ（ＥＡ Ｄ／Ｗ）ｔ １１１１ Ｆが実行される。ｌ
（ＯＭ ２モードでは（１０００ｈ〜７ ｋ’ Ｆ Ｆ
ｈ番地のＲＥ Ａ １）が１七〇Ｍ２より実行さＪＬ
ることを除けばｕ ＯＭ ｌモードと同じである。 第６図は本発明が実現されるプログラム処理装置の内部
構欣金示すブロック図である。 図において、６１はＣＰＵであり、このＣＰＵ６ｔ；ｏ
；４Ｌクアドレスバス６２・データバス６３にＬ述し友
ＲＡ Ｍ ６４・ＲＯＭ１（６５）・Ｉｔ（Ｊ〜１２（
６６）が共通に接続さねる・６７は制＃部であり、ＣＰ
ＬＪ６１より制御信号ライン６８ｔ−介して制御部＋′
ｊ、 ？得、各メモリ素子へメモリ制御γ号（ライン６
９）を伝える。 こり制＃１部６７の内部構成等詳細は後述する。 第７図は第６図で示した制御部の実施例を示′ｔブロッ
ク図であり、本発明と関係する部分のみ抽出して示しで
ある。 図において、７１はデコーダである。デコーダ７１には
ＣＬｌ’ Ｌｌ （図・トせず）より発せら１１る入出
力命令によりボートアドレス（Ａ ｔ〜Ａ＠）が供給湯
１１、これを解読出力（００〜Ｆ Ｆ ）する。 ７２・７３・７４は（： ＰＵの出力命令によりセット
／リセットされるフリップフロップであり、フリノブフ
′−］ツブ７２はノ・−ドウエアのリセット要求が設定
され、フリップフコノブ７３・７４にはメモリモードが
設定される。 ７５はアンドゲートである。アンドゲート７５には上記
デコーダ７１出力（モードの切替えを要求する出力命令
であることを示す＝−＠Ｃｎ 。 Ｍ ＯＴ） ）と、７シンサイクルが入出力関係である
ことを示す洒号（ＬＯＷ）が供給され、ここで論理積条
件をとってその出力を各フリツブフロノゾ７二ノ・７３
・７４のクロック入力端子ＣＫへ供給する。 フリップ７ＩＪツブ７２・７３・７４の１）入力端イに
はゾｒ１セッサにより発せらノするデータ出力。 そｈぞれＩＪ２． ｌ） ｏ 、 Ｄ ｔが供給される
。 尚、フリップフコノブ７２のクリア・喘子（ＣＩ、Ｒ）
Ｋはリセット：ｇ 舛（／・−トウエアリセット）が、
フ１）ノブフロップ７３のクリア端子ＩｃＬＲ）ＫはＲ
すｈｉ装音仙御邪８３（後述する）出力が、そしてフリ
７・プフロノプ７４のクリア端子ｌ／？ｌ：はパワーオ
ンクリア信号（串原０ＩＶ１１ニヨリ、）・−トウエア
、ファームウエアヲコめたシステム全体に発せられるク
リア信号、ＰＷＲ’（、ＬＲ＋が供給される。このパワ
ーオンクリア信号は上記フリップフコノブ７３のりセン
ト端子（ＰＲ）にも供給される。 従って、フリップフロップ７３・７４ ｉ憶いずれか一
方がセットされｔときには明石がリセットされ、両者同
時てセットされろことばな１ハっ上記フリッフフロノフ
７２出力けり七ノドリクエスト信号（ＲｇＳＲＥＱ）と
してシステム全体へ供給される、 フリップフロップ７３のＱ出力は、ｔす゛〜１１モード
官号止してアンドゲート７６の−力の人η端子へ、Ｑ出
力ぼＲＯＡ・１２モ一ト信号としてアンドゲート７７の
一方の入力端子へ供給される。 フリッグフロノ二７７４のＱ出力はＲＡＭモード佑月と
してオアゲート７９０入力端子へ、Ｑ出力はｉｔ Ａ
ＭモードとしてＴンドゲート７８の一入力端子へ接続さ
れる。このアンドゲート７８の他方の入力端子にはメモ
リＲＥ Ａ Ｄ ［号（八ｆＥＭｌもＤ）ならびにイン
バータ８４を介して゛アドレスの最上位ピッ）ＡＩの反
転出力が供給されている。このアンドゲート７８出力は
ＲＯＭ［出［７時に“１”となって上記フリップフロッ
プ７６・７７の他方の入力端子に並列に供給される、上
記オアゲート７９の他方の入力端子にはアドレスの鰻上
位ピットＡ−１ならびにメモリＷ）１． Ｉ Ｔ Ｅ信
号（ＭＥＭＷＲ）が供給されており、このオアゲート７
９出力はＲＡＭアクセスを実行するとき“１”となって
タイミング発生回路８２へ供給される。タイミング発生
回路８２へは他にメモｌ Ｗ托ＩＴＥ信号（ＭＥＭｗ）
ｔ）ならｒトにリフレッシュ信号（Ｒ，Ｆ ８ ）Ｊ
）が供給されており、ここでダイナミックＲＡＭの制御
に必要な各ｍ信号ＲＡＳ。 ＣＡＳ、ＷＥ、ＣＯＬが生成される。 ■ニー己アンドケート７６・７７出力はそれぞれチップ
セレクトデコーダ８０・８１のイネーブル端子（ＥＮ）
に供給される。チップセレクトデコーダ゛８０・８１は
共に入力としてアドレスの１３ビツト目と１４ビツト目
の情報（ＡＩ・ＡＩ）が供給されており、ここでＰＩ４
ｇされた出力はそれぞれ托ＯＭ、のチップセレクト信号
として又、ＲＯＭ２のチップセレクト信岩としてシステ
ムに接続され７ｊＲＯＭ６５・６６に対し供給される。 くふ×下令台ン く以下余白〉 以下、本発明の動作につき詳細に説明する。 まず、ＩＩｔ＃ｉθＮでフリップ７０ツグ７３がセット
し、フリップ７０ツグ７４がリセットされＲＯＭ１モー
ドとなる。 ここで、もしＲＬＪＭ ｌを着脱可能な形態を考えたと
きにはＲＯＭ装着制御回路８３におけるＡ点の接続ｔ−
装着することによりＧＮＤに接続し、装着しないときに
は開放とすれば良い。 このとき、００００ｈｅｘ 〜７ＦＮ＋’Ｆｈｅｘ番地
に対するＲＥＡＬ）はアンドゲート７８がＭＥＮ）ｔＤ
Ａｌｍ ｌ（、ＡＭモードで成立するため、アンドゲ
ート７６によりＲＯＭ＋のチップセレクトデコーダ８ｏ
がイネーブル状−とされる。 ８ＱＱＱｈｅｘ〜７ＦＦＦｈｅｘ番地に対するＲＥＡＤ
ＷＲ１１’ＥはアドレスビットＡＩによりアンドゲート
７８が閉じられ、オアゲート７９が成ｓ７１、従ッテＲ
Ｅ Ａ Ｄ ／Ｗ Ｒｌ ’Ｉ’ Ｅ Ｋ 関係す＜タ
イミング発生回路８２がイネーブル状暢にな６、ＷＲＩ
ＴＥの場合はアドレスビットＡｓ＠（関係なくオアケー
ト７９が成立するためタイミンク発・４回路８２がイネ
ーブルされる一ｃｐｕがボートｒドレｘ００ｈｅｘ（本
発明実施例ではＱＱｈｅｘでメモリモードの切替えを有
効に１７ている。ボートアドレスのデコードは必らずし
もＯ〜２５５゛まで゛する必要はなく、装置の制御に必
要な分たけにするのが一般的である）に対し出力命令を
実行すると、アンドゲート７５が成立してそのときのデ
ータ部１）・・ＤＩ・ｌ） ２により、フリップノロツ
ブ７２・７３・７４がセット／リセットさ′ｊ１、氏に
示す動作を実行する。 以下、アンドゲート７５出力をモードチェンジコマンド
と称し説明を行う、 藏源ＯＮ″′ｃＲＯλ１１モードにあるのでデータ５ｏ
ｏｈｅｘ”ｃ’モートチェンジコマンドが実行されると
７リツプ７０ツブ７４がリセットされＩ（ＯＲＪ ２
モー ）” トナル。コ（１）とき、ｏ ｏ ｏ ｏ
ｈｅｘ〜７ＦＦＦＩＩＣｘ４に地に対するＲＥＡＤがア
ンドゲート７７の成立によりＲ，ＯＮ ２のチップセレ
クトテコーダ８１がイネーブル状態になることを除けば
１（、（＋ ｆｌｂｌ １モードと同じ様に動作する。 データ部０２ ｈｅｘでモードチェンジコマンドが実行
されると７リノゾフロソプ７４がセットされ）Ｌ Ａ
Ｍモードとなる。このときはｉＬ Ａ Ｍモードでｆン
ドゲ・−ドア８が閉じられるのでルＯＭ１・ｉｔ ＯＭ
２のアクセスハ禁止される。そしてオアゲート７９を通
してタイミング発生回Ｆ５８２の動作を有効にする。 以上の説明により第５図に示した３つのロジカルなモー
ドにおけるメそり配置が央埃されることが］Ｉ＠芒れよ
う。 次にフリップフロップ７２の機能について説明を行なう
。 ノリツブフロップ７２はハードウェアのりセントを要求
ｒる本ので、このノリツブフロップ７２がセットされる
とリセット信号８２（本発明とは直接関係しないため図
示せず、但し、１（、Ａ Ｍの内容は破壊されない配置
がなされているものとする）を駆動しリセット佑躬を発
する。 リセット店号により装置は初期状態となり、ＣＰＵは０
００ｔ）ｈｅｘ番地より７”ログラムの実行を開始する
。即ち、データビット２をＯＮしてモードチェンジコマ
ンドを実行すればモードの切替えと同時にプロクラムを
ＯＯ００ｈ ｅ ｘ番地からスタートきせることか出来
る。 もし、）（、ＯＭｔを着脱可能とするには第７図におけ
るｔ（、ＯＭ装着制仙）回路８３のＡ点の接続をＩＬ
ＯＭ ｌを装着したときＵ Ｎ ｌ）へ、そうでないと
きには開放とｔｆ″Ｌは反いことは［−述した通りであ
る。このとき、′ボ源ＯＮでＩも０Ｎ１１が装着されで
いれ（−ｆ ｋも〇へ１１モード、そうでないときには
ｌも（１１２モードとなる。 従って本発明によりは以下に示すことが実埃できる。 単にメそリモート全Ｊ９］やすことでメモリ宕１−ｆ！
：増やそうとすれば本発明実施例において００００ｈｅ
ｘ〜７ＦＦＦｈｅｘ番地テモー トノ切’ｔｌえを行う
のと回じ様に、モードチェンジコマンドの次命令からｏ
・を別のモードに移行してしまうので既存のゾＩ】り゛
ラノ、に合わせた°アドレス配置でプログラムを作成し
なければならない。 又、モードチェンジコマンドにアドレス情報を持友せる
ためには、アドレスレジスタやそれをアドレスバ〆に出
力する手段が必要である。 本発明実権例において、８０００ｈｅｘ〜ＦＦＦＦｈｅ
ｘ番地でモードチェンジコマンドヲ実行すればモードは
移行しても、プログラム実行上モードの切替えは全く発
生しない。 モード切替え後に００００ｈｅｘ 〜７ＦＦ）”ｈｅｘ
番地をアクセスして初めてモードの切替えがプログラム
実行上Ｋ Ｍ、えてくる。 即ち、ここで既存のＲＯＭ又はＲＡＭ上にあるプログラ
ムにマイクロプロセツナが持つＣＡＬＬ命会等で矯び込
めば自由にそのプログラムを利用することが可能になる
。 壷もＯＭにＩＰＬ（イニシャルプログラムローダ）１ブ
ロクラミングするときにロードしたプロゲラｂＩｎＡＭ
（１）ＱＱＱＱｈｅｘ番地より書込んで読込みｆｉｈＡ
Ｍモードにすると共Ｋ ）Ｌ ＥＳ Ｅ ＴｆｒＩＩ！
Ｉ求すればｌｔ Ａ Ｍ ）、のプログラムがスニース
に要材される、（電＃ＯＮでＩｔ Ａ Ｍ上のグログラ
ムをスタートさせるのと等価な動作となる）又、ＲＯＭ
２に：ＢＡＳＩＣ，ＲＯＭｔＫＰＡＣＣＡＬ等全く別個
のソフトウェアを収納し、Ｒ０１％１１全着脱自在にし
ておけば、Ｒ（ＪＭＩを装着シなければ１３Ａ Ｓ Ｉ
ｃカミｕ Ｎ Ｌ、ｉ−ｔＯＭ＋を装着するとＰ Ａ
Ｓ （：’ Ａ Ｌが）ｔ［ＪＮするというように全
く別のソフトウェアの実行が１１４のＯＮだけで夾埃で
きる。 〔発明の効果〕 以トＨ９明の如く本発明によれば以下に列挙する効果が
得られる、 （１）マイクロプロセッサが扱えるメモリ空間以上のメ
モリ容綾ｆ得ることが出来る。こｔｌはマイクロプロセ
ッサの出力命令と少電のハードウェアにて実現さハる、 （２） ０ シカ７Ｌモード（Ｄいずれにあってもア
クセスされろ共通のメモリ空間を持っているので他のモ
ード上にあるプロクラムを容嶋にアクセスできる。 （３）モードのＬＩＴ替えと同時にリセット機能を使え
るのでＩＰＬ等容易にロードしてプログラムの実行に移
れる。 （４） メモリ空間の一部を着脱自在にできるため全
く別のソフトウェアを実行することができる。
第１図・第２図・第３図は従来におけるメモリ配置の例
を示す図、第４図は本発明におけるフィジカルなメモリ
配置の例を示す図、第５図は本発明におけるロジカルな
メモリ配置の例を示す図、第６図は本発明が実現される
プログラム処理装置の内部構成を示すブロック図、第７
図は第６図で示した制御部の実施例を示すブロック図で
ある。 ６１・・・・ＣＰＵ（マイクロプロセッサ）６２・・・
・ アドレスバス ６４・・・・・ Ｉｔ Ａ Ｍ ６５・６６・・・ ＲＯＭ ６７・・・制御部 ７】・・ デコーダ ７２・７３・７４・・・・ フリップ７０ツブ７５・７
６・７７・７８・７９・８４・・・・・・ 各押ゲート
８０・８１・・・・ チップセレクトデコーダ８２・・
タイミング発生回路 ８３・・・ Ｒ（−）へ１装着制御部 代理人芹埋十 則近憲佑（ほか１名） 第 １ 図 第 ３ 図 第 ５ 図 ＲＡＭし−１’ ＲＯＭ＋モード
第２図 第 ４ 図 ＲＯＭ２モード
を示す図、第４図は本発明におけるフィジカルなメモリ
配置の例を示す図、第５図は本発明におけるロジカルな
メモリ配置の例を示す図、第６図は本発明が実現される
プログラム処理装置の内部構成を示すブロック図、第７
図は第６図で示した制御部の実施例を示すブロック図で
ある。 ６１・・・・ＣＰＵ（マイクロプロセッサ）６２・・・
・ アドレスバス ６４・・・・・ Ｉｔ Ａ Ｍ ６５・６６・・・ ＲＯＭ ６７・・・制御部 ７】・・ デコーダ ７２・７３・７４・・・・ フリップ７０ツブ７５・７
６・７７・７８・７９・８４・・・・・・ 各押ゲート
８０・８１・・・・ チップセレクトデコーダ８２・・
タイミング発生回路 ８３・・・ Ｒ（−）へ１装着制御部 代理人芹埋十 則近憲佑（ほか１名） 第 １ 図 第 ３ 図 第 ５ 図 ＲＡＭし−１’ ＲＯＭ＋モード
第２図 第 ４ 図 ＲＯＭ２モード
Claims (3)
- （１） プロセッサユニットの出力命令によりＯＮ
／ ＯＦ Ｆ’されるレジスタと、とのレジスタの内容
により選択され、且つ上記プロセッサユニットからは同
一のアドレス指定によりアクセスされる複数の記憶部分
と、上記プロセッサユニットから出力されるアドレスの
一部ビットならびにＲＥＡＤ／ＶＩＩＴＥ信号を得、上
記レジスタの内容に基づいて〆 唯一の記憶部分を選択しアクセスを行う＃ト ー≠手段とから成ることを特徴とするプログラム処理装
置。 - （２）記憶部分の選択を行う上記レジスタにハードウェ
アリセットを指示する手段を設け、該レジスタの内容に
基づき上記記憶部分の選択と同時にハードウェアリセッ
トを実行することを特徴とする特許請求の範囲第１項記
載のプログラム処理装置、 - （３）上記複数の記憶部分の少くとも１個仝着脱自在な
構造とし、且つ装置されｔことによりそれが初期状態で
は無条件に選択される′様なゲート手段を持つことｔｆ
！Ｆ漱とする特許請求の範囲第１項記載のプログラム処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57086568A JPS58203560A (ja) | 1982-05-24 | 1982-05-24 | プログラム処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57086568A JPS58203560A (ja) | 1982-05-24 | 1982-05-24 | プログラム処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58203560A true JPS58203560A (ja) | 1983-11-28 |
Family
ID=13890614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57086568A Pending JPS58203560A (ja) | 1982-05-24 | 1982-05-24 | プログラム処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58203560A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60186948A (ja) * | 1984-03-06 | 1985-09-24 | Amada Co Ltd | 外部切換手段を備えたメモリマツプ構造 |
| JPS6337884A (ja) * | 1986-07-31 | 1988-02-18 | Anritsu Corp | アドレステーブル共用の信号処理装置 |
| JPS6391758A (ja) * | 1986-10-03 | 1988-04-22 | Sharp Corp | 携帯用電子計算機システム |
| JPS63223783A (ja) * | 1987-03-13 | 1988-09-19 | カシオ電子工業株式会社 | メモリカートリッジのアクセス制御装置 |
| EP0405498A2 (en) * | 1989-06-29 | 1991-01-02 | Canon Kabushiki Kaisha | Electronic apparatus having read-only memories |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52153628A (en) * | 1976-06-16 | 1977-12-20 | Nec Corp | Memory bus selector |
| JPS5555490A (en) * | 1978-10-20 | 1980-04-23 | Hitachi Ltd | Memory control system |
| JPS5667464A (en) * | 1979-11-08 | 1981-06-06 | Yokogawa Hokushin Electric Corp | System with memory device |
| JPS56140453A (en) * | 1980-04-02 | 1981-11-02 | Toshiba Corp | Memory address control device |
| JPS5744277A (en) * | 1980-08-29 | 1982-03-12 | Sharp Corp | Information processor |
-
1982
- 1982-05-24 JP JP57086568A patent/JPS58203560A/ja active Pending
Patent Citations (5)
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|---|---|---|---|---|
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| EP0405498A2 (en) * | 1989-06-29 | 1991-01-02 | Canon Kabushiki Kaisha | Electronic apparatus having read-only memories |
| US5517630A (en) * | 1989-06-29 | 1996-05-14 | Canon Kabushiki Kaisha | Electronic apparatus featuring a plurality of selectable memories |
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