JP2002328836A - メモリ装置 - Google Patents
メモリ装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
-
- G—PHYSICS
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Abstract
(57)【要約】
【課題】 不揮発性メモリと揮発性メモリとの間のデー
タ転送を行う際に外部バスの占有を防止することを課題
とする。 【解決手段】 本発明のメモリ装置は、データを記憶可
能な不揮発性メモリ（１０５）と、ランダムアクセスが
可能な揮発性メモリ（１０６）と、不揮発性メモリ及び
揮発性メモリの間でデータ転送を行うことができ、該デ
ータ転送が行われていないときには外部バスからの指示
に応じて外部から直接揮発性メモリへアクセスしている
ような擬似的アクセスを可能にするコントローラ（１０
４）とを有する。
タ転送を行う際に外部バスの占有を防止することを課題
とする。 【解決手段】 本発明のメモリ装置は、データを記憶可
能な不揮発性メモリ（１０５）と、ランダムアクセスが
可能な揮発性メモリ（１０６）と、不揮発性メモリ及び
揮発性メモリの間でデータ転送を行うことができ、該デ
ータ転送が行われていないときには外部バスからの指示
に応じて外部から直接揮発性メモリへアクセスしている
ような擬似的アクセスを可能にするコントローラ（１０
４）とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ装置に関
し、特に不揮発性メモリ及び揮発性メモリを有するメモ
リ装置に関する。
し、特に不揮発性メモリ及び揮発性メモリを有するメモ
リ装置に関する。
【０００２】
【従来の技術】図９は、従来技術によるメモリ装置の構
成を示すブロック図である。マイクロコントローラ９０
１は、バスを介して不揮発性メモリ（ＮＶメモリ）９０
５に接続され、他のバスを介してＲＡＭ９０６、誤り訂
正回路９０３及び不揮発性メモリ９０２に接続される。
不揮発性メモリ９０２はＮＯＲ型フラッシュメモリであ
り、不揮発性メモリ９０５はＮＡＮＤ型フラッシュメモ
リである。
成を示すブロック図である。マイクロコントローラ９０
１は、バスを介して不揮発性メモリ（ＮＶメモリ）９０
５に接続され、他のバスを介してＲＡＭ９０６、誤り訂
正回路９０３及び不揮発性メモリ９０２に接続される。
不揮発性メモリ９０２はＮＯＲ型フラッシュメモリであ
り、不揮発性メモリ９０５はＮＡＮＤ型フラッシュメモ
リである。
【０００３】ＮＯＲ型フラッシュメモリ９０２は、ラン
ダムアクセスが可能である。そのため、マイクロコント
ローラ９０１は、バスを介してＮＯＲ型フラッシュメモ
リ９０２に直接アクセスが可能である。しかし、ＮＯＲ
型フラッシュメモリ９０２は、小容量、大型及び大消費
電力という欠点がある。
ダムアクセスが可能である。そのため、マイクロコント
ローラ９０１は、バスを介してＮＯＲ型フラッシュメモ
リ９０２に直接アクセスが可能である。しかし、ＮＯＲ
型フラッシュメモリ９０２は、小容量、大型及び大消費
電力という欠点がある。
【０００４】そこで、大容量、小型及び小消費電力の利
点を有するＮＡＮＤ型フラッシュメモリ９０５もメモリ
装置に設けられるようになった。しかし、ＮＡＮＤ型フ
ラッシュメモリ９０５は、シーケンシャルアクセスしか
できないため、ランダムアクセスを可能にするためにＲ
ＡＭ９０６を必要とする。すなわち、マイクロコントロ
ーラ９０１は、まず、ＮＡＮＤ型フラッシュメモリ９０
５からＲＡＭ９０６へシーケンシャルにデータ転送を行
い、その後にＲＡＭ９０６上でランダムアクセスが可能
になる。
点を有するＮＡＮＤ型フラッシュメモリ９０５もメモリ
装置に設けられるようになった。しかし、ＮＡＮＤ型フ
ラッシュメモリ９０５は、シーケンシャルアクセスしか
できないため、ランダムアクセスを可能にするためにＲ
ＡＭ９０６を必要とする。すなわち、マイクロコントロ
ーラ９０１は、まず、ＮＡＮＤ型フラッシュメモリ９０
５からＲＡＭ９０６へシーケンシャルにデータ転送を行
い、その後にＲＡＭ９０６上でランダムアクセスが可能
になる。
【０００５】また、ＮＡＮＤ型フラッシュメモリ９０５
は、上記の利点を有するが、データの信頼性が低いた
め、エラー検出訂正回路９０３を必要とする。次に、エ
ラー検出及び訂正方法を説明する。
は、上記の利点を有するが、データの信頼性が低いた
め、エラー検出訂正回路９０３を必要とする。次に、エ
ラー検出及び訂正方法を説明する。
【０００６】図１０は、図９のメモリ装置におけるエラ
ー検出及び訂正方法を示す。マイクロコントローラ９０
１は、バッファ１００１を有する。
ー検出及び訂正方法を示す。マイクロコントローラ９０
１は、バッファ１００１を有する。
【０００７】マイクロコントローラ９０１がＲＡＭ９０
６からＮＡＮＤ型フラッシュメモリ９０５へデータ転送
する方法を説明する。まず、マイクロコントローラ９０
１は、ＲＡＭ９０６からバッファ１００１へ実データ
（５１２バイト）１０１４を読み出し、その実データ１
０１２をエラー検出訂正回路（ＥＧＣ）９０３に供給す
る。エラー検出訂正回路９０３は、その実データ（５１
２バイト）１０１２を基にエラー検出訂正データ（３バ
イト）１０１３を生成する。マイクロコントローラ９０
１は、そのエラー検出訂正データ１０１３をバッファ１
００１へ読み出し、その実データ及びエラー検出訂正デ
ータ（５１２＋３バイト）１０１１をＮＡＮＤ型フラッ
シュメモリ９０５に書き込む。
６からＮＡＮＤ型フラッシュメモリ９０５へデータ転送
する方法を説明する。まず、マイクロコントローラ９０
１は、ＲＡＭ９０６からバッファ１００１へ実データ
（５１２バイト）１０１４を読み出し、その実データ１
０１２をエラー検出訂正回路（ＥＧＣ）９０３に供給す
る。エラー検出訂正回路９０３は、その実データ（５１
２バイト）１０１２を基にエラー検出訂正データ（３バ
イト）１０１３を生成する。マイクロコントローラ９０
１は、そのエラー検出訂正データ１０１３をバッファ１
００１へ読み出し、その実データ及びエラー検出訂正デ
ータ（５１２＋３バイト）１０１１をＮＡＮＤ型フラッ
シュメモリ９０５に書き込む。
【０００８】なお、ＮＡＮＤ型フラッシュメモリ９０５
は、複数ページの記憶領域を有する。各ページは、実デ
ータエリア及びスペアデータエリアを有する。上記の実
データは実データエリアに記憶され、上記のエラー検出
訂正データはスペアデータエリアに記憶される。
は、複数ページの記憶領域を有する。各ページは、実デ
ータエリア及びスペアデータエリアを有する。上記の実
データは実データエリアに記憶され、上記のエラー検出
訂正データはスペアデータエリアに記憶される。
【０００９】次に、マイクロコントローラ９０１がＮＡ
ＮＤ型フラッシュメモリ９０５からＲＡＭ９０６にデー
タ転送する方法を説明する。マイクロコントローラ９０
１は、ＮＡＮＤ型フラッシュメモリ９０５から実データ
及びエラー検出訂正データ（５１２＋３バイト）１０１
１をバッファ１００１へ読み出す。次に、マイクロコン
トローラ９０１は、バッファ１００１内の実データ（５
１２バイト）１０１２をエラー検出訂正回路９０３に供
給する。エラー検出訂正回路９０３は、その実データ１
０１２を基にエラー検出訂正データ（３バイト）１０１
３を生成する。マイクロコントローラ９０１は、そのエ
ラー検出訂正データ１０１３を読み出し、そのエラー検
出訂正データ１０１３と先にＮＡＮＤ型フラッシュメモ
リ９０５から読み出したエラー検出訂正データが同じが
否かをチェックする。同じであればバッファ１００１内
の実データにエラーがないことを意味し、同じでなけれ
ばバッファ１００１内の実データにエラーがあることを
意味する。
ＮＤ型フラッシュメモリ９０５からＲＡＭ９０６にデー
タ転送する方法を説明する。マイクロコントローラ９０
１は、ＮＡＮＤ型フラッシュメモリ９０５から実データ
及びエラー検出訂正データ（５１２＋３バイト）１０１
１をバッファ１００１へ読み出す。次に、マイクロコン
トローラ９０１は、バッファ１００１内の実データ（５
１２バイト）１０１２をエラー検出訂正回路９０３に供
給する。エラー検出訂正回路９０３は、その実データ１
０１２を基にエラー検出訂正データ（３バイト）１０１
３を生成する。マイクロコントローラ９０１は、そのエ
ラー検出訂正データ１０１３を読み出し、そのエラー検
出訂正データ１０１３と先にＮＡＮＤ型フラッシュメモ
リ９０５から読み出したエラー検出訂正データが同じが
否かをチェックする。同じであればバッファ１００１内
の実データにエラーがないことを意味し、同じでなけれ
ばバッファ１００１内の実データにエラーがあることを
意味する。
【００１０】エラーがない場合、マイクロコントローラ
９０１は、バッファ１００１内の実データ１０１４をそ
のままＲＡＭ９０６に書き込む。エラーがある場合、マ
イクロコントローラ９０１は、上記のチェック結果に応
じて、エラービットを特定し、バッファ１００１内の実
データを訂正し、訂正した実データ１０１４をＲＡＭ９
０６に書き込む。
９０１は、バッファ１００１内の実データ１０１４をそ
のままＲＡＭ９０６に書き込む。エラーがある場合、マ
イクロコントローラ９０１は、上記のチェック結果に応
じて、エラービットを特定し、バッファ１００１内の実
データを訂正し、訂正した実データ１０１４をＲＡＭ９
０６に書き込む。
【００１１】図１１は、上記のエラー検出及び訂正方法
の概念を表すＮＡＮＤ型フラッシュメモリ１１０１及び
ＲＡＭ１１１１の図である。ＮＡＮＤ型フラッシュメモ
リ１１０１は、複数のページ１１０２、１１０３、１１
０４等を有する。各ページ１１０２〜１１０４は、実デ
ータエリア及びスペアデータエリアを有する。実データ
エリアは実データを記憶するためのエリアであり、スペ
アデータエリアはスペアデータ（エラー検出訂正データ
を含む）を記憶するためのエリアである。１ページは、
実データが例えば５１２バイト、エラー検出訂正データ
が例えば３バイトである。
の概念を表すＮＡＮＤ型フラッシュメモリ１１０１及び
ＲＡＭ１１１１の図である。ＮＡＮＤ型フラッシュメモ
リ１１０１は、複数のページ１１０２、１１０３、１１
０４等を有する。各ページ１１０２〜１１０４は、実デ
ータエリア及びスペアデータエリアを有する。実データ
エリアは実データを記憶するためのエリアであり、スペ
アデータエリアはスペアデータ（エラー検出訂正データ
を含む）を記憶するためのエリアである。１ページは、
実データが例えば５１２バイト、エラー検出訂正データ
が例えば３バイトである。
【００１２】まず、ＲＡＭ１１１１からＮＡＮＤ型フラ
ッシュメモリ１１０１へデータ転送する場合を説明す
る。ＲＡＭ１１１１には実データ１１１２が記憶されて
いる。マイクロコントローラ１１２１は、ＲＡＭ１１１
１内の実データ（例えば５１２バイト）１１１２及びマ
イクロコントローラ１１２１の内部バッファ内のスペア
データ（例えば３バイト）１１２２を１対１に対応させ
て、実データ１１５２及びスペアデータ１１５１をＮＡ
ＮＤ型フラッシュメモリ１１０１に書き込む。
ッシュメモリ１１０１へデータ転送する場合を説明す
る。ＲＡＭ１１１１には実データ１１１２が記憶されて
いる。マイクロコントローラ１１２１は、ＲＡＭ１１１
１内の実データ（例えば５１２バイト）１１１２及びマ
イクロコントローラ１１２１の内部バッファ内のスペア
データ（例えば３バイト）１１２２を１対１に対応させ
て、実データ１１５２及びスペアデータ１１５１をＮＡ
ＮＤ型フラッシュメモリ１１０１に書き込む。
【００１３】次に、ＮＡＮＤ型フラッシュメモリ１１０
１からＲＡＭ１１１１へデータ転送する場合を説明す
る。ＮＡＮＤ型フラッシュメモリ１１０１には実データ
及びスペアデータが記憶されている。マイクロコントロ
ーラ１１２１は、ＮＡＮＤ型フラッシュメモリ１１０１
から実データ１１４１及びスペアデータ１１４２を読み
出す。しかし、実データ１１４１のみがＲＡＭ１１１１
に実データ１１１２として書き込まれ、スペアデータ１
１４２は削除データ１１３１としてＲＡＭ１１１１には
記憶されずに削除される。
１からＲＡＭ１１１１へデータ転送する場合を説明す
る。ＮＡＮＤ型フラッシュメモリ１１０１には実データ
及びスペアデータが記憶されている。マイクロコントロ
ーラ１１２１は、ＮＡＮＤ型フラッシュメモリ１１０１
から実データ１１４１及びスペアデータ１１４２を読み
出す。しかし、実データ１１４１のみがＲＡＭ１１１１
に実データ１１１２として書き込まれ、スペアデータ１
１４２は削除データ１１３１としてＲＡＭ１１１１には
記憶されずに削除される。
【００１４】ＮＡＮＤ型フラッシュメモリ１１０１に記
憶されるスペアデータには、上記のエラー検出訂正デー
タの他に、管理情報や制御情報がある。したがって、実
データを修正する場合には、それに応じてスペアデータ
も修正する必要がある。
憶されるスペアデータには、上記のエラー検出訂正デー
タの他に、管理情報や制御情報がある。したがって、実
データを修正する場合には、それに応じてスペアデータ
も修正する必要がある。
【００１５】マイクロコントローラ１１２１がＲＡＭ１
１１１上の実データを修正し、ＮＡＮＤ型フラッシュメ
モリ１１０１に書き込むときには、一度、ＮＡＮＤ型フ
ラッシュメモリ１１０１からスペアデータを読み出し、
そのスペアデータを修正する。そして、マイクロコント
ローラ１１２１は、その修正されたスペアデータ及び修
正されたＲＡＭ１１１１上の実データをＮＡＮＤ型フラ
ッシュメモリ１１０１に書き込む。このように、スペア
データを修正するにはＮＡＮＤ型フラッシュメモリ１１
０１から一度スペアデータを読み出さなければならない
ため、処理ステップが多くなり、処理速度が遅いという
問題がある。
１１１上の実データを修正し、ＮＡＮＤ型フラッシュメ
モリ１１０１に書き込むときには、一度、ＮＡＮＤ型フ
ラッシュメモリ１１０１からスペアデータを読み出し、
そのスペアデータを修正する。そして、マイクロコント
ローラ１１２１は、その修正されたスペアデータ及び修
正されたＲＡＭ１１１１上の実データをＮＡＮＤ型フラ
ッシュメモリ１１０１に書き込む。このように、スペア
データを修正するにはＮＡＮＤ型フラッシュメモリ１１
０１から一度スペアデータを読み出さなければならない
ため、処理ステップが多くなり、処理速度が遅いという
問題がある。
【００１６】
【発明が解決しようとする課題】上記のように、ＮＡＮ
Ｄ型フラッシュメモリ９０５を有するメモリ装置では、
ＮＡＮＤ型フラッシュメモリ９０５とＲＡＭ９０６との
間のデータ転送が必ず行われる。このデータ転送の間、
図９に示すように、マイクロコントローラ９０１とＲＡ
Ｍ９０６とを結ぶバスが占有されてしまうため、マイク
ロコントローラ９０１は、ＮＯＲ型フラッシュメモリ９
０２にアクセスすることができなくなってしまう問題が
ある。
Ｄ型フラッシュメモリ９０５を有するメモリ装置では、
ＮＡＮＤ型フラッシュメモリ９０５とＲＡＭ９０６との
間のデータ転送が必ず行われる。このデータ転送の間、
図９に示すように、マイクロコントローラ９０１とＲＡ
Ｍ９０６とを結ぶバスが占有されてしまうため、マイク
ロコントローラ９０１は、ＮＯＲ型フラッシュメモリ９
０２にアクセスすることができなくなってしまう問題が
ある。
【００１７】また、図１０に示すように、ＮＡＮＤ型フ
ラッシュメモリ９０５とＲＡＭ９０６との間のデータ転
送を行う際には、上記のように最低４回のデータ転送１
０１１〜１０１４が必要になり、データ転送に長時間を
要していた。
ラッシュメモリ９０５とＲＡＭ９０６との間のデータ転
送を行う際には、上記のように最低４回のデータ転送１
０１１〜１０１４が必要になり、データ転送に長時間を
要していた。
【００１８】また、マイクロコントローラ９０１内のバ
ッファ１００１は、ＮＡＮＤ型フラッシュメモリ９０５
に対して実データ（５１２バイト）及びエラー検出訂正
データ（３バイト）を読み書きするために最低５１２＋
３バイトの記憶容量を必要としていた。
ッファ１００１は、ＮＡＮＤ型フラッシュメモリ９０５
に対して実データ（５１２バイト）及びエラー検出訂正
データ（３バイト）を読み書きするために最低５１２＋
３バイトの記憶容量を必要としていた。
【００１９】また、ＮＡＮＤ型フラッシュメモリ９０５
とＲＡＭ９０６とは電気的仕様が異なるため、マイクロ
コントローラ９０１は、ＮＡＮＤ型フラッシュメモリ９
０５及びＲＡＭ９０６の電気的仕様に合わせた電源電圧
で制御する必要があるため、独自の低電源電圧を採用す
ることができず、低消費電力を実現することができない
問題がある。
とＲＡＭ９０６とは電気的仕様が異なるため、マイクロ
コントローラ９０１は、ＮＡＮＤ型フラッシュメモリ９
０５及びＲＡＭ９０６の電気的仕様に合わせた電源電圧
で制御する必要があるため、独自の低電源電圧を採用す
ることができず、低消費電力を実現することができない
問題がある。
【００２０】また、図１１に示すように、ＮＡＮＤ型フ
ラッシュメモリ１１０１内のスペアデータを修正するに
はＮＡＮＤ型フラッシュメモリ１１０１から一度スペア
データを読み出さなければならないため、処理ステップ
が多くなり、処理速度が遅いという問題がある。
ラッシュメモリ１１０１内のスペアデータを修正するに
はＮＡＮＤ型フラッシュメモリ１１０１から一度スペア
データを読み出さなければならないため、処理ステップ
が多くなり、処理速度が遅いという問題がある。
【００２１】本発明の目的は、ＮＡＮＤ型フラッシュメ
モリ（不揮発性メモリ）とＲＡＭ（揮発性メモリ）との
間でデータ転送を行っている間にも、ＮＯＲ型フラッシ
ュメモリ（不揮発性メモリ）に対するアクセスを可能に
するメモリ装置を提供することである。
モリ（不揮発性メモリ）とＲＡＭ（揮発性メモリ）との
間でデータ転送を行っている間にも、ＮＯＲ型フラッシ
ュメモリ（不揮発性メモリ）に対するアクセスを可能に
するメモリ装置を提供することである。
【００２２】本発明の他の目的は、ＮＡＮＤ型フラッシ
ュメモリとＲＡＭとの間で高速にデータ転送を行うこと
ができるメモリ装置を提供することである。
ュメモリとＲＡＭとの間で高速にデータ転送を行うこと
ができるメモリ装置を提供することである。
【００２３】本発明のさらに他の目的は、ＮＡＮＤ型フ
ラッシュメモリとＲＡＭとの間のデータ転送を制御する
コントローラ内のバッファ容量を小さくすることができ
るメモリ装置を提供することである。
ラッシュメモリとＲＡＭとの間のデータ転送を制御する
コントローラ内のバッファ容量を小さくすることができ
るメモリ装置を提供することである。
【００２４】本発明のさらに他の目的は、ＮＡＮＤ型フ
ラッシュメモリとＲＡＭの電気的仕様にかかわらずコン
トローラの電気的仕様を決めることができるメモリ装置
を提供することである。
ラッシュメモリとＲＡＭの電気的仕様にかかわらずコン
トローラの電気的仕様を決めることができるメモリ装置
を提供することである。
【００２５】本発明のさらに他の目的は、ＮＡＮＤ型フ
ラッシュメモリ内のスペアデータを高速に修正して書き
込むことができるメモリ装置を提供することである。
ラッシュメモリ内のスペアデータを高速に修正して書き
込むことができるメモリ装置を提供することである。
【００２６】
【課題を解決するための手段】本発明のメモリ装置は、
データを記憶可能な不揮発性メモリと、ランダムアクセ
スが可能な揮発性メモリと、不揮発性メモリ及び揮発性
メモリの間でデータ転送を行うことができ、該データ転
送が行われていないときには外部バスからの指示に応じ
て外部から直接揮発性メモリへアクセスしているような
擬似的アクセスを可能にするコントローラとを有する。
データを記憶可能な不揮発性メモリと、ランダムアクセ
スが可能な揮発性メモリと、不揮発性メモリ及び揮発性
メモリの間でデータ転送を行うことができ、該データ転
送が行われていないときには外部バスからの指示に応じ
て外部から直接揮発性メモリへアクセスしているような
擬似的アクセスを可能にするコントローラとを有する。
【００２７】コントローラは、外部コントローラからの
指示に応じて不揮発性メモリと揮発性メモリとの間のデ
ータ転送を行うことができる。このデータ転送の間、外
部バスが占有されることない。したがって、外部コント
ローラは、上記のデータ転送の間にも、外部バスを介し
て、他のメモリ（例えばＮＯＲ型フラッシュメモリ）に
アクセスすることができる。また、外部コントローラ
は、コントローラを介して、直接揮発性メモリへアクセ
スしているような擬似的アクセスが可能になる。
指示に応じて不揮発性メモリと揮発性メモリとの間のデ
ータ転送を行うことができる。このデータ転送の間、外
部バスが占有されることない。したがって、外部コント
ローラは、上記のデータ転送の間にも、外部バスを介し
て、他のメモリ（例えばＮＯＲ型フラッシュメモリ）に
アクセスすることができる。また、外部コントローラ
は、コントローラを介して、直接揮発性メモリへアクセ
スしているような擬似的アクセスが可能になる。
【００２８】
【発明の実施の形態】図１は、本発明の実施形態による
メモリ装置の構成を示すブロック図である。マイクロコ
ントローラ１０１は、外部バス１２１及び１２２を介し
て内部コントローラ１０４に接続される。外部バス１２
１はコントロール制御信号線であり、外部バス１２２は
ＲＡＭインタフェース線１２２である。
メモリ装置の構成を示すブロック図である。マイクロコ
ントローラ１０１は、外部バス１２１及び１２２を介し
て内部コントローラ１０４に接続される。外部バス１２
１はコントロール制御信号線であり、外部バス１２２は
ＲＡＭインタフェース線１２２である。
【００２９】内部コントローラ１０４は、メモリバス１
２４を介して不揮発性メモリ（ＮＶメモリ）１０５に接
続され、メモリバス１２５を介してＲＡＭ１０６に接続
される。不揮発性メモリ１０５は、例えばＮＡＮＤ型フ
ラッシュメモリである。ＲＡＭ１０６は、例えばＳＲＡ
Ｍ(static random access memory)である。メモリバス
１２４は、ＮＡＮＤ型フラッシュメモリインタフェース
バスである。メモリバス１２５は、ＲＡＭインタフェー
スバスである。上記の内部コントローラ１０４、ＮＡＮ
Ｄ型フラッシュメモリ１０５及びＲＡＭ１０６は、同一
のパッケージ１０３内に内蔵される。
２４を介して不揮発性メモリ（ＮＶメモリ）１０５に接
続され、メモリバス１２５を介してＲＡＭ１０６に接続
される。不揮発性メモリ１０５は、例えばＮＡＮＤ型フ
ラッシュメモリである。ＲＡＭ１０６は、例えばＳＲＡ
Ｍ(static random access memory)である。メモリバス
１２４は、ＮＡＮＤ型フラッシュメモリインタフェース
バスである。メモリバス１２５は、ＲＡＭインタフェー
スバスである。上記の内部コントローラ１０４、ＮＡＮ
Ｄ型フラッシュメモリ１０５及びＲＡＭ１０６は、同一
のパッケージ１０３内に内蔵される。
【００３０】内部コントローラ１０４は、制御レジスタ
１１１、ＮＡＮＤ型フラッシュメモリ用シーケンサ１１
２、エラー検出訂正回路１１３、ＲＡＭ用シーケンサ１
１４、及びデータラッチ１１５を有する。制御レジスタ
１１１は、後に図２を参照しながら説明する。ＮＡＮＤ
型フラッシュメモリ用シーケンサ１１２は、メモリバス
１２４を介してＮＡＮＤ型フラッシュメモリ１０５を制
御することができる。ＲＡＭ用シーケンサ１１４は、メ
モリバス１２５を介してＲＡＭ１０６を制御することが
できる。エラー検出訂正回路１１３は、エラー検出及び
訂正処理を行う。データラッチ１１５は、入出力線ＬＴ
１及びＬＴ２を介して、ＮＡＮＤ型フラッシュメモリ１
０５とＲＡＭ１０６との間のデータ転送の際にページサ
イズ以下で任意のデータ長（例えば、１ワード）のデー
タをバッファリングすることができる。
１１１、ＮＡＮＤ型フラッシュメモリ用シーケンサ１１
２、エラー検出訂正回路１１３、ＲＡＭ用シーケンサ１
１４、及びデータラッチ１１５を有する。制御レジスタ
１１１は、後に図２を参照しながら説明する。ＮＡＮＤ
型フラッシュメモリ用シーケンサ１１２は、メモリバス
１２４を介してＮＡＮＤ型フラッシュメモリ１０５を制
御することができる。ＲＡＭ用シーケンサ１１４は、メ
モリバス１２５を介してＲＡＭ１０６を制御することが
できる。エラー検出訂正回路１１３は、エラー検出及び
訂正処理を行う。データラッチ１１５は、入出力線ＬＴ
１及びＬＴ２を介して、ＮＡＮＤ型フラッシュメモリ１
０５とＲＡＭ１０６との間のデータ転送の際にページサ
イズ以下で任意のデータ長（例えば、１ワード）のデー
タをバッファリングすることができる。
【００３１】また、マイクロコントローラ１０１は、外
部バス１２３を介して、不揮発性メモリ（ＮＶメモリ）
１０２に接続される。外部バス１２２及び１２３は、共
通のバスを介してマイクロコントローラ１０１に接続さ
れる。不揮発性メモリ１０２は、例えばＮＯＲ型フラッ
シュメモリである。
部バス１２３を介して、不揮発性メモリ（ＮＶメモリ）
１０２に接続される。外部バス１２２及び１２３は、共
通のバスを介してマイクロコントローラ１０１に接続さ
れる。不揮発性メモリ１０２は、例えばＮＯＲ型フラッ
シュメモリである。
【００３２】ＮＯＲ型フラッシュメモリ１０２は、ラン
ダムアクセスが可能である。そのため、マイクロコント
ローラ１０１は、バス１２３を介してＮＯＲ型フラッシ
ュメモリ１０２に直接アクセスが可能である。しかし、
ＮＯＲ型フラッシュメモリ１０２は、小容量、大型及び
大消費電力という欠点がある。
ダムアクセスが可能である。そのため、マイクロコント
ローラ１０１は、バス１２３を介してＮＯＲ型フラッシ
ュメモリ１０２に直接アクセスが可能である。しかし、
ＮＯＲ型フラッシュメモリ１０２は、小容量、大型及び
大消費電力という欠点がある。
【００３３】そこで、大容量、小型及び小消費電力の利
点を有するＮＡＮＤ型フラッシュメモリ１０５をメモリ
装置に設ける。しかし、ＮＡＮＤ型フラッシュメモリ１
０５は、シーケンシャルアクセスしかできないため、ラ
ンダムアクセスを可能にするためにＲＡＭ１０６を必要
とする。また、ＮＡＮＤ型フラッシュメモリ１０５は、
上記の利点を有するが、データの信頼性が低いため、エ
ラー検出訂正回路１１３を必要とする。
点を有するＮＡＮＤ型フラッシュメモリ１０５をメモリ
装置に設ける。しかし、ＮＡＮＤ型フラッシュメモリ１
０５は、シーケンシャルアクセスしかできないため、ラ
ンダムアクセスを可能にするためにＲＡＭ１０６を必要
とする。また、ＮＡＮＤ型フラッシュメモリ１０５は、
上記の利点を有するが、データの信頼性が低いため、エ
ラー検出訂正回路１１３を必要とする。
【００３４】図７に示すように、ＮＡＮＤ型フラッシュ
メモリ７０１は、複数ページ７０２、７０３、７０４等
を有する。各ページ７０２〜７０４は、実データエリア
及びスペアデータエリアを有する。実データエリアは実
データを記憶するためのエリアであり、スペアデータエ
リアはスペアデータを記憶するためのエリアである。１
ページは、実データエリアが例えば５１２ワード、スペ
アデータエリアが例えば１６ワードである。スペアデー
タエリアは、先の８ワードが制御情報及び管理情報を記
憶するためのエリアであり、後の８ワードがエラー検出
訂正データを記憶するためのエリアである。なお、エラ
ー検出訂正データは、例えば３ワードである。
メモリ７０１は、複数ページ７０２、７０３、７０４等
を有する。各ページ７０２〜７０４は、実データエリア
及びスペアデータエリアを有する。実データエリアは実
データを記憶するためのエリアであり、スペアデータエ
リアはスペアデータを記憶するためのエリアである。１
ページは、実データエリアが例えば５１２ワード、スペ
アデータエリアが例えば１６ワードである。スペアデー
タエリアは、先の８ワードが制御情報及び管理情報を記
憶するためのエリアであり、後の８ワードがエラー検出
訂正データを記憶するためのエリアである。なお、エラ
ー検出訂正データは、例えば３ワードである。
【００３５】図２は、上記の制御レジスタ１１１の構成
を示す。制御レジスタ１１１は、コマンドレジスタ２０
１、ソースアドレスレジスタ２０２、ディスティネーシ
ョンアドレスレジスタ２０３、データサイズレジスタ２
０４、エラー検出訂正アドレスレジスタ２０５、スペア
データレジスタ２０６、スペアセットレジスタ２０７、
及びステータスレジスタ２０８等を有する。
を示す。制御レジスタ１１１は、コマンドレジスタ２０
１、ソースアドレスレジスタ２０２、ディスティネーシ
ョンアドレスレジスタ２０３、データサイズレジスタ２
０４、エラー検出訂正アドレスレジスタ２０５、スペア
データレジスタ２０６、スペアセットレジスタ２０７、
及びステータスレジスタ２０８等を有する。
【００３６】コマンドレジスタ２０１は、マイクロコン
トローラ１０１から外部バス１２２を介して指示された
コマンドを格納する。コマンドは、例えば、セーブ命
令、ロード命令、サスペンド命令、リジューム命令等が
ある。セーブ命令は、ＲＡＭ１０６からＮＡＮＤ型フラ
ッシュメモリ１０５にデータを転送するための命令であ
る。ロード命令は、ＮＡＮＤ型フラッシュメモリ１０５
からＲＡＭ１０６にデータを転送するための命令であ
る。サスペンド命令は、上記のセーブ命令又はロード命
令により、ＮＡＮＤ型フラッシュメモリ１０５とＲＡＭ
１０６との間で行われているデータ転送を一時停止させ
るための命令である。リジューム命令は、上記の一時停
止していたデータ転送を再開させるための命令である。
トローラ１０１から外部バス１２２を介して指示された
コマンドを格納する。コマンドは、例えば、セーブ命
令、ロード命令、サスペンド命令、リジューム命令等が
ある。セーブ命令は、ＲＡＭ１０６からＮＡＮＤ型フラ
ッシュメモリ１０５にデータを転送するための命令であ
る。ロード命令は、ＮＡＮＤ型フラッシュメモリ１０５
からＲＡＭ１０６にデータを転送するための命令であ
る。サスペンド命令は、上記のセーブ命令又はロード命
令により、ＮＡＮＤ型フラッシュメモリ１０５とＲＡＭ
１０６との間で行われているデータ転送を一時停止させ
るための命令である。リジューム命令は、上記の一時停
止していたデータ転送を再開させるための命令である。
【００３７】ソースアドレスレジスタ２０２は、上記の
データ転送の際の転送元を示すソースアドレスを記憶す
るためのレジスタである。ディスティネーションアドレ
スレジスタ２０３は、上記のデータ転送の際の転送先を
示すディスティネーションアドレスを記憶するためのレ
ジスタである。データサイズレジスタ２０４は、上記の
データ転送を行うデータサイズを記憶するためのレジス
タである。
データ転送の際の転送元を示すソースアドレスを記憶す
るためのレジスタである。ディスティネーションアドレ
スレジスタ２０３は、上記のデータ転送の際の転送先を
示すディスティネーションアドレスを記憶するためのレ
ジスタである。データサイズレジスタ２０４は、上記の
データ転送を行うデータサイズを記憶するためのレジス
タである。
【００３８】エラー検出訂正アドレスレジスタ２０５
は、エラー検出訂正回路１１３によりエラーが検出され
たときに、そのエラーが検出されたデータのアドレスを
記憶するためのレジスタである。
は、エラー検出訂正回路１１３によりエラーが検出され
たときに、そのエラーが検出されたデータのアドレスを
記憶するためのレジスタである。
【００３９】スペアデータレジスタ２０６は、ＮＡＮＤ
型フラッシュメモリ１０５に書き込むスペアデータを記
憶するためのレジスタである。スペアセットレジスタ２
０７は、スペアデータレジスタ２０６に記憶されている
スペアデータをＮＡＮＤ型フラッシュメモリ１０５に書
き込むか否かを示すレジスタである。
型フラッシュメモリ１０５に書き込むスペアデータを記
憶するためのレジスタである。スペアセットレジスタ２
０７は、スペアデータレジスタ２０６に記憶されている
スペアデータをＮＡＮＤ型フラッシュメモリ１０５に書
き込むか否かを示すレジスタである。
【００４０】ステータスレジスタ２０８は、内部コント
ローラ１０４の状態等を示すレジスタである。
ローラ１０４の状態等を示すレジスタである。
【００４１】図３は、図１の内部コントローラ１０４、
ＮＡＮＤ型フラッシュメモリ１０５及びＲＡＭ１０６の
端子ピンの接続状態を示す。内部コントローラ１０４に
は、コントローラ制御信号線１２１及びＲＡＭインタフ
ェース線１２２が接続される。
ＮＡＮＤ型フラッシュメモリ１０５及びＲＡＭ１０６の
端子ピンの接続状態を示す。内部コントローラ１０４に
は、コントローラ制御信号線１２１及びＲＡＭインタフ
ェース線１２２が接続される。
【００４２】内部コントローラ１０４は、コントローラ
制御信号線１２１に接続される以下の端子を有する。端
子ＸＲＥＳＥＴは、外部からリセットするためのリセッ
ト入力端子である。端子ＣＬＫＩＮは、外部クロック入
力端子である。端子ＲＤＸＢＹは、レディ／ビジー出力
端子である。端子ＩＮＴは、割り込み信号の出力端子で
あり、例えば上記のデータ転送が終了した旨の割り込み
信号等を出力する。端子ＸＣＥは、チップイネーブル入
力端子である。
制御信号線１２１に接続される以下の端子を有する。端
子ＸＲＥＳＥＴは、外部からリセットするためのリセッ
ト入力端子である。端子ＣＬＫＩＮは、外部クロック入
力端子である。端子ＲＤＸＢＹは、レディ／ビジー出力
端子である。端子ＩＮＴは、割り込み信号の出力端子で
あり、例えば上記のデータ転送が終了した旨の割り込み
信号等を出力する。端子ＸＣＥは、チップイネーブル入
力端子である。
【００４３】また、内部コントローラ１０４は、ＲＡＭ
インタフェース線１２２に接続される以下の一般的なＲ
ＡＭの端子を有する。端子Ａは、アドレス入力端子であ
り、ＲＡＭ１０６及び制御レジスタ１１１（図２）内の
レジスタのアドレスを指定することもできる。端子Ｄ
は、データの入出力端子である。端子ＸＣＥ１は第１の
チップイネーブル入力端子であり、端子ＣＥ２は第２の
チップイネーブル入力端子である。チップイネーブル入
力端子ＸＣＥ１及びＣＥ２の組み合わせにより、チップ
イネーブル及び動作モードを指示することができる。端
子ＸＵＢは、１６ビットのデータ端子Ｄのうちの上位８
ビットをイネーブル状態にするための入力端子である。
端子ＸＬＢは、１６ビットのデータ端子Ｄのうちの下位
８ビットをイネーブル状態にするための入力端子であ
る。端子ＸＯＥは、アウトプット（読み出し）イネーブ
ル入力端子である。端子ＸＷＥは、ライト（書き込み）
イネーブル入力端子である。
インタフェース線１２２に接続される以下の一般的なＲ
ＡＭの端子を有する。端子Ａは、アドレス入力端子であ
り、ＲＡＭ１０６及び制御レジスタ１１１（図２）内の
レジスタのアドレスを指定することもできる。端子Ｄ
は、データの入出力端子である。端子ＸＣＥ１は第１の
チップイネーブル入力端子であり、端子ＣＥ２は第２の
チップイネーブル入力端子である。チップイネーブル入
力端子ＸＣＥ１及びＣＥ２の組み合わせにより、チップ
イネーブル及び動作モードを指示することができる。端
子ＸＵＢは、１６ビットのデータ端子Ｄのうちの上位８
ビットをイネーブル状態にするための入力端子である。
端子ＸＬＢは、１６ビットのデータ端子Ｄのうちの下位
８ビットをイネーブル状態にするための入力端子であ
る。端子ＸＯＥは、アウトプット（読み出し）イネーブ
ル入力端子である。端子ＸＷＥは、ライト（書き込み）
イネーブル入力端子である。
【００４４】また、内部コントローラ１０４は、上記の
バス１２２に接続される端子に対応して、メモリバス１
２５に接続される一般的な以下のＲＡＭの端子を有す
る。すなわち、バス１２５には、端子ＭＡ、ＭＤ、ＸＭ
ＣＥ１、ＭＣＥ２、ＸＭＵＢ、ＸＭＬＢ、ＸＭＯＥ、Ｘ
ＭＷＥが設けられる。
バス１２２に接続される端子に対応して、メモリバス１
２５に接続される一般的な以下のＲＡＭの端子を有す
る。すなわち、バス１２５には、端子ＭＡ、ＭＤ、ＸＭ
ＣＥ１、ＭＣＥ２、ＸＭＵＢ、ＸＭＬＢ、ＸＭＯＥ、Ｘ
ＭＷＥが設けられる。
【００４５】ＲＡＭ１０６は、バス１２５を介して、相
手方の内部コントローラ１０４の端子と同様に、端子Ａ
ｄｄ、Ｄａｔａ、ＸＣＥ１、ＣＥ２、ＸＵＢ、ＸＬＢ、
ＸＯＥ、ＸＷＥを有する。
手方の内部コントローラ１０４の端子と同様に、端子Ａ
ｄｄ、Ｄａｔａ、ＸＣＥ１、ＣＥ２、ＸＵＢ、ＸＬＢ、
ＸＯＥ、ＸＷＥを有する。
【００４６】上記のように、バス１２２及び１２５がＲ
ＡＭインタフェースで共通化されているので、マイクロ
コントローラ１０１（図１）は、外部バス１２２からの
指示により外部から直接ＲＡＭ１０６へアクセスしてい
るような擬似的アクセスが可能になる。
ＡＭインタフェースで共通化されているので、マイクロ
コントローラ１０１（図１）は、外部バス１２２からの
指示により外部から直接ＲＡＭ１０６へアクセスしてい
るような擬似的アクセスが可能になる。
【００４７】また、内部コントローラ１０４は、メモリ
バス１２４に接続される以下の端子を有する。端子ＦＤ
は、データ入出力端子である。端子ＸＦＣＥは、チップ
イネーブル出力端子である。端子ＸＦＲＥは、リード
（読み出し）イネーブル出力端子である。端子ＸＦＷＥ
は、ライト（書き込み）イネーブル出力端子である。端
子ＦＡＬＥは、アドレスラッチイネーブル出力端子であ
る。端子ＦＣＬＥは、コマンドラッチイネーブル出力端
子である。これら端子ＦＡＬＥ及びＦＣＬＥが選択され
ないときには、データが出力ＩＯバス上に現れている。
端子ＸＦＳＥは、スペアエリアイネーブル出力端子であ
り、ＮＡＮＤ型フラッシュメモリ１０５のスペアデータ
エリアをイネーブル状態にするための端子である。端子
ＸＦＷＰは、ライトプロテクト出力端子である。端子Ｘ
ＦＲＳＴは、外部リセット出力端子である。端子ＸＲＤ
ｘＢＹは、レディ／ビジー入力端子である。
バス１２４に接続される以下の端子を有する。端子ＦＤ
は、データ入出力端子である。端子ＸＦＣＥは、チップ
イネーブル出力端子である。端子ＸＦＲＥは、リード
（読み出し）イネーブル出力端子である。端子ＸＦＷＥ
は、ライト（書き込み）イネーブル出力端子である。端
子ＦＡＬＥは、アドレスラッチイネーブル出力端子であ
る。端子ＦＣＬＥは、コマンドラッチイネーブル出力端
子である。これら端子ＦＡＬＥ及びＦＣＬＥが選択され
ないときには、データが出力ＩＯバス上に現れている。
端子ＸＦＳＥは、スペアエリアイネーブル出力端子であ
り、ＮＡＮＤ型フラッシュメモリ１０５のスペアデータ
エリアをイネーブル状態にするための端子である。端子
ＸＦＷＰは、ライトプロテクト出力端子である。端子Ｘ
ＦＲＳＴは、外部リセット出力端子である。端子ＸＲＤ
ｘＢＹは、レディ／ビジー入力端子である。
【００４８】ＮＡＮＤ型フラッシュメモリ１０５は、バ
ス１２４を介して、相手方の内部コントローラ１０４の
端子と同様に、端子ＩＯ、ＸＣＥ、ＸＲＥ、ＸＷＥ、Ａ
ＬＥ、ＣＬＥ、ＸＳＥ、ＸＷＰ、ＸＥｘ＿ＲＥＳＥＴ、
ＲＤｘＢＹを有する。
ス１２４を介して、相手方の内部コントローラ１０４の
端子と同様に、端子ＩＯ、ＸＣＥ、ＸＲＥ、ＸＷＥ、Ａ
ＬＥ、ＣＬＥ、ＸＳＥ、ＸＷＰ、ＸＥｘ＿ＲＥＳＥＴ、
ＲＤｘＢＹを有する。
【００４９】次に、図１を参照しながら、マイクロコン
トローラ１０１がＲＡＭ１０６からＮＡＮＤ型フラッシ
ュメモリ１０５へデータ転送する方法を説明する。マイ
クロコントローラ１０１は、図２のコマンドレジスタ２
０１にセーブ命令を格納し、ソースアドレスレジスタ２
０２に転送元のＲＡＭ１０６のスタートアドレスを格納
し、ディスティネーションアドレスレジスタ２０３に転
送先のＮＡＮＤ型フラッシュメモリ１０５のスタートア
ドレスを格納し、データサイズレジスタ２０４に転送デ
ータサイズを格納する。
トローラ１０１がＲＡＭ１０６からＮＡＮＤ型フラッシ
ュメモリ１０５へデータ転送する方法を説明する。マイ
クロコントローラ１０１は、図２のコマンドレジスタ２
０１にセーブ命令を格納し、ソースアドレスレジスタ２
０２に転送元のＲＡＭ１０６のスタートアドレスを格納
し、ディスティネーションアドレスレジスタ２０３に転
送先のＮＡＮＤ型フラッシュメモリ１０５のスタートア
ドレスを格納し、データサイズレジスタ２０４に転送デ
ータサイズを格納する。
【００５０】すると、内部コントローラ１０４は、ＲＡ
Ｍ１０６からデータラッチ１１５を介してＮＡＮＤ型フ
ラッシュメモリ１０５へ実データ（５１２ワード）をエ
ラー検出訂正回路１１３に通しながら転送する。そのデ
ータ転送に伴い、上記のソースアドレスレジスタ２０２
及びディスティネーションアドレスレジスタ２０３はイ
ンクリメントされ、データサイズレジスタ２０４はデク
リメントされる。
Ｍ１０６からデータラッチ１１５を介してＮＡＮＤ型フ
ラッシュメモリ１０５へ実データ（５１２ワード）をエ
ラー検出訂正回路１１３に通しながら転送する。そのデ
ータ転送に伴い、上記のソースアドレスレジスタ２０２
及びディスティネーションアドレスレジスタ２０３はイ
ンクリメントされ、データサイズレジスタ２０４はデク
リメントされる。
【００５１】エラー検出訂正回路１１３は、その実デー
タを基にエラー検出訂正データ（３ワード）を生成す
る。内部コントローラ１０４は、ＮＡＮＤ型フラッシュ
メモリ１０５の実データエリアに実データの書き込みが
終了すると、続いて、生成されたエラー検出訂正データ
を含むスペアデータをＮＡＮＤ型フラッシュメモリ１０
５のスペアエリアに書き込む。
タを基にエラー検出訂正データ（３ワード）を生成す
る。内部コントローラ１０４は、ＮＡＮＤ型フラッシュ
メモリ１０５の実データエリアに実データの書き込みが
終了すると、続いて、生成されたエラー検出訂正データ
を含むスペアデータをＮＡＮＤ型フラッシュメモリ１０
５のスペアエリアに書き込む。
【００５２】次に、マイクロコントローラ１０１がＮＡ
ＮＤ型フラッシュメモリ１０５からＲＡＭ１０６にデー
タ転送する方法を説明する。マイクロコントローラ１０
１は、図２のコマンドレジスタ２０１にロード命令を格
納し、ソースアドレスレジスタ２０２に転送元のＮＡＮ
Ｄ型フラッシュメモリ１０５のスタートアドレスを格納
し、ディスティネーションアドレスレジスタ２０３に転
送先のＲＡＭ１０６のスタートアドレスを格納し、デー
タサイズレジスタ２０４に転送データサイズを格納す
る。
ＮＤ型フラッシュメモリ１０５からＲＡＭ１０６にデー
タ転送する方法を説明する。マイクロコントローラ１０
１は、図２のコマンドレジスタ２０１にロード命令を格
納し、ソースアドレスレジスタ２０２に転送元のＮＡＮ
Ｄ型フラッシュメモリ１０５のスタートアドレスを格納
し、ディスティネーションアドレスレジスタ２０３に転
送先のＲＡＭ１０６のスタートアドレスを格納し、デー
タサイズレジスタ２０４に転送データサイズを格納す
る。
【００５３】すると、内部コントローラ１０４は、ＮＡ
ＮＤ型フラッシュメモリ１０５からデータラッチ１１５
を介してＲＡＭ１０６へ実データ（５１２ワード）をエ
ラー検出訂正回路１１３に通しながら転送する。そのデ
ータ転送に伴い、上記のソースアドレスレジスタ２０２
及びディスティネーションアドレスレジスタ２０３はイ
ンクリメントされ、データサイズレジスタ２０４はデク
リメントされる。
ＮＤ型フラッシュメモリ１０５からデータラッチ１１５
を介してＲＡＭ１０６へ実データ（５１２ワード）をエ
ラー検出訂正回路１１３に通しながら転送する。そのデ
ータ転送に伴い、上記のソースアドレスレジスタ２０２
及びディスティネーションアドレスレジスタ２０３はイ
ンクリメントされ、データサイズレジスタ２０４はデク
リメントされる。
【００５４】エラー検出訂正回路１１３は、その実デー
タを基にエラー検出訂正データ（３ワード）を生成す
る。内部コントローラ１０４は、ＮＡＮＤ型フラッシュ
メモリ１０５の実データエリアから実データの読み出し
が終了すると、続いて、ＮＡＮＤ型フラッシュメモリ１
０５のスペアデータエリアからスペアデータ（エラー検
出訂正データを含む）を読み出す。そして、内部コント
ローラ１０４は、その読み出したエラー検出訂正データ
とエラー検出訂正回路１１３が生成したエラー検出訂正
データとを比較する。両者が一致していれば転送した実
データにエラーがないことを示し、一致していなければ
転送した実データにエラーが存在することを意味する。
タを基にエラー検出訂正データ（３ワード）を生成す
る。内部コントローラ１０４は、ＮＡＮＤ型フラッシュ
メモリ１０５の実データエリアから実データの読み出し
が終了すると、続いて、ＮＡＮＤ型フラッシュメモリ１
０５のスペアデータエリアからスペアデータ（エラー検
出訂正データを含む）を読み出す。そして、内部コント
ローラ１０４は、その読み出したエラー検出訂正データ
とエラー検出訂正回路１１３が生成したエラー検出訂正
データとを比較する。両者が一致していれば転送した実
データにエラーがないことを示し、一致していなければ
転送した実データにエラーが存在することを意味する。
【００５５】エラーがなければＲＡＭ１０６上の実デー
タを訂正する必要がない。エラーがあるときには、上記
の比較結果を基に、エラーがあったデータのＲＡＭ１０
６上のアドレスを特定し、エラー検出訂正アドレスレジ
スタ２０５に格納する。マイクロコントローラ１０１
は、そのエラーのあったアドレスのデータをＲＡＭ１０
６から読み出し、エラー検出訂正アドレスレジスタ２０
５内のアドレスを基に、そのアドレスのデータをビット
反転して、再び書き込む。これにより、ＲＡＭ１０６上
の実データの訂正処理が終了する。
タを訂正する必要がない。エラーがあるときには、上記
の比較結果を基に、エラーがあったデータのＲＡＭ１０
６上のアドレスを特定し、エラー検出訂正アドレスレジ
スタ２０５に格納する。マイクロコントローラ１０１
は、そのエラーのあったアドレスのデータをＲＡＭ１０
６から読み出し、エラー検出訂正アドレスレジスタ２０
５内のアドレスを基に、そのアドレスのデータをビット
反転して、再び書き込む。これにより、ＲＡＭ１０６上
の実データの訂正処理が終了する。
【００５６】同様にして、データサイズレジスタ２０４
が０になるまで、次のページのデータ転送を続ける。デ
ータ転送の終了は、内部コントローラ１０４の端子ＩＮ
Ｔからマイクロコントローラ１０１へ割り込み信号とし
て通知される。
が０になるまで、次のページのデータ転送を続ける。デ
ータ転送の終了は、内部コントローラ１０４の端子ＩＮ
Ｔからマイクロコントローラ１０１へ割り込み信号とし
て通知される。
【００５７】内部コントローラ１０４は、外部バス１２
２への影響なしに、上記のデータ転送を行うことができ
る。したがって、マイクロコントローラ１０１がデータ
転送を内部コントローラ１０４に指示した後、データ転
送が行われている間、外部バス１２２及び１２３がその
データ転送により占有されることはない。上記のデータ
転送中であっても、外部バス１２３は空いているので、
マイクロコントローラ１０１は、マルチタスク環境（Ｏ
Ｓ）の下で、外部バス１２３を介してＮＯＲ型フラッシ
ュメモリ１０２に対してアクセスすることができる。
２への影響なしに、上記のデータ転送を行うことができ
る。したがって、マイクロコントローラ１０１がデータ
転送を内部コントローラ１０４に指示した後、データ転
送が行われている間、外部バス１２２及び１２３がその
データ転送により占有されることはない。上記のデータ
転送中であっても、外部バス１２３は空いているので、
マイクロコントローラ１０１は、マルチタスク環境（Ｏ
Ｓ）の下で、外部バス１２３を介してＮＯＲ型フラッシ
ュメモリ１０２に対してアクセスすることができる。
【００５８】また、マイクロコントローラ１０１は、上
記のデータ転送中であっても、ＲＡＭ１０６へのアクセ
スが可能である。具体的には、マイクロコントローラ１
０１は、ＮＡＮＤ型フラッシュメモリ１０５とＲＡＭ１
０６との間のデータ転送中に、サスペンド命令を内部コ
ントローラ１０４に指示することにより該データ転送を
一時停止させることができる。その後、マイクロコント
ローラ１０１は、ＲＡＭインタフェース形式で、内部コ
ントローラ１０４を介してＲＡＭ１０６にアクセスする
ことができる。その後、マイクロコントローラ１０１
は、リジューム命令を内部コントローラ１０４に指示す
ることにより上記のデータ転送を再開させることができ
る。この再開は、図２のソースアドレスレジスタ２０
２、ディスティネーションアドレスレジスタ２０３、及
びデータサイズレジスタ２０４に残されているデータを
そのまま使って行うことができる。
記のデータ転送中であっても、ＲＡＭ１０６へのアクセ
スが可能である。具体的には、マイクロコントローラ１
０１は、ＮＡＮＤ型フラッシュメモリ１０５とＲＡＭ１
０６との間のデータ転送中に、サスペンド命令を内部コ
ントローラ１０４に指示することにより該データ転送を
一時停止させることができる。その後、マイクロコント
ローラ１０１は、ＲＡＭインタフェース形式で、内部コ
ントローラ１０４を介してＲＡＭ１０６にアクセスする
ことができる。その後、マイクロコントローラ１０１
は、リジューム命令を内部コントローラ１０４に指示す
ることにより上記のデータ転送を再開させることができ
る。この再開は、図２のソースアドレスレジスタ２０
２、ディスティネーションアドレスレジスタ２０３、及
びデータサイズレジスタ２０４に残されているデータを
そのまま使って行うことができる。
【００５９】図４は、ＮＡＮＤ型フラッシュメモリ１０
５からＲＡＭ１０６へデータ転送するタイミングを示す
タイミングチャートである。クロック信号ＣＬＫは、内
部コントローラ１０４の動作クロックである。リードイ
ネーブル信号ＸＦＲＥは、ＮＡＮＤ型フラッシュメモリ
１０５のリードイネーブル信号である。データＦＤは、
ＮＡＮＤ型フラッシュメモリ１０５のデータである。内
部ラッチタイミング信号ＬＴＴは、１ワードのデータラ
ッチ１１５（図１）のラッチ信号である。ラッチ出力Ｌ
Ｔ２は、データラッチ１１５からＲＡＭ１０６への出力
である。
５からＲＡＭ１０６へデータ転送するタイミングを示す
タイミングチャートである。クロック信号ＣＬＫは、内
部コントローラ１０４の動作クロックである。リードイ
ネーブル信号ＸＦＲＥは、ＮＡＮＤ型フラッシュメモリ
１０５のリードイネーブル信号である。データＦＤは、
ＮＡＮＤ型フラッシュメモリ１０５のデータである。内
部ラッチタイミング信号ＬＴＴは、１ワードのデータラ
ッチ１１５（図１）のラッチ信号である。ラッチ出力Ｌ
Ｔ２は、データラッチ１１５からＲＡＭ１０６への出力
である。
【００６０】データＭＤは、ＲＡＭ１０６のデータであ
る。チップイネーブルＸＭＣＥ１は、ＲＡＭ１０６のチ
ップイネーブル信号である。アドレスＭＡは、ＲＡＭ１
０６のアドレス信号であり、アドレスのインクリメント
に従い、下位２ビットが「０」、「１」、「２」、
「３」を繰り返すことになる。ライトイネーブルＸＭＷ
Ｅは、ＲＡＭ１０６のライトイネーブル信号である。
る。チップイネーブルＸＭＣＥ１は、ＲＡＭ１０６のチ
ップイネーブル信号である。アドレスＭＡは、ＲＡＭ１
０６のアドレス信号であり、アドレスのインクリメント
に従い、下位２ビットが「０」、「１」、「２」、
「３」を繰り返すことになる。ライトイネーブルＸＭＷ
Ｅは、ＲＡＭ１０６のライトイネーブル信号である。
【００６１】時刻ｔ１では、リードイネーブルＸＦＲＥ
が立下り、データＦＤがＮＡＮＤ型フラッシュメモリ１
０５から読み出される。
が立下り、データＦＤがＮＡＮＤ型フラッシュメモリ１
０５から読み出される。
【００６２】次に、時刻ｔ２では、内部ラッチタイミン
グ信号ＬＴＴがハイレベルかつクロックＣＬＫが立ち上
がり、データＦＤがデータラッチ１１５にラッチされ、
ラッチ出力ＬＴ２が出力される。ラッチ出力ＬＴ２は、
データＭＤとして出力される。
グ信号ＬＴＴがハイレベルかつクロックＣＬＫが立ち上
がり、データＦＤがデータラッチ１１５にラッチされ、
ラッチ出力ＬＴ２が出力される。ラッチ出力ＬＴ２は、
データＭＤとして出力される。
【００６３】次に、時刻ｔ３では、ライトイネーブルＸ
ＭＷＥが立ち上がり、データＭＤがＲＡＭ１０６へ書き
込まれる。以上で第１の１ワードのデータ転送が終了す
る。
ＭＷＥが立ち上がり、データＭＤがＲＡＭ１０６へ書き
込まれる。以上で第１の１ワードのデータ転送が終了す
る。
【００６４】次に、時刻ｔ４では、リードイネーブルＸ
ＦＲＥが立下り、次のデータＦＤがＮＡＮＤ型フラッシ
ュメモリ１０５から読み出される。
ＦＲＥが立下り、次のデータＦＤがＮＡＮＤ型フラッシ
ュメモリ１０５から読み出される。
【００６５】次に、時刻ｔ５では、内部ラッチタイミン
グ信号ＬＴＴがハイレベルかつクロックＣＬＫが立ち上
がり、データＦＤがデータラッチ１１５にラッチされ、
ラッチ出力ＬＴ２がデータＭＤとして出力される。
グ信号ＬＴＴがハイレベルかつクロックＣＬＫが立ち上
がり、データＦＤがデータラッチ１１５にラッチされ、
ラッチ出力ＬＴ２がデータＭＤとして出力される。
【００６６】次に、時刻ｔ６では、ライトイネーブルＸ
ＭＷＥが立ち上がり、データＭＤがＲＡＭ１０６へ書き
込まれる。以上で第２の１ワードのデータ転送が終了す
る。
ＭＷＥが立ち上がり、データＭＤがＲＡＭ１０６へ書き
込まれる。以上で第２の１ワードのデータ転送が終了す
る。
【００６７】同様に、時刻ｔ７〜ｔ９で第３の１ワード
のデータ転送が行われ、時刻ｔ１０〜ｔ１２で第４の１
ワードのデータ転送が行われる。
のデータ転送が行われ、時刻ｔ１０〜ｔ１２で第４の１
ワードのデータ転送が行われる。
【００６８】以上のように、ＮＡＮＤ型フラッシュメモ
リ１０５とＲＡＭ１０６との間でデータ転送を行う際、
ＮＡＮＤ型フラッシュメモリ１０５又はＲＡＭ１０６か
ら複数のデータを読み出し終わる前に、該複数のデータ
をＲＡＭ１０６又はＮＡＮＤ型フラッシュメモリ１０５
へ書き込み始める。
リ１０５とＲＡＭ１０６との間でデータ転送を行う際、
ＮＡＮＤ型フラッシュメモリ１０５又はＲＡＭ１０６か
ら複数のデータを読み出し終わる前に、該複数のデータ
をＲＡＭ１０６又はＮＡＮＤ型フラッシュメモリ１０５
へ書き込み始める。
【００６９】内部コントローラ１０４は、上記のデータ
転送を行うために、１ワードのデータをバッファリング
するためのデータラッチ（バッファ）１１５を有し、デ
ータラッチ１１５を介してデータ転送を行う。
転送を行うために、１ワードのデータをバッファリング
するためのデータラッチ（バッファ）１１５を有し、デ
ータラッチ１１５を介してデータ転送を行う。
【００７０】内部コントローラ１０４は、転送サイクル
に転送データ数を乗じた時間に１転送サイクルを加算し
た時間でデータ転送を行うことができる。この時の転送
サイクルは、クロックＣＬＫの２周期に相当する。
に転送データ数を乗じた時間に１転送サイクルを加算し
た時間でデータ転送を行うことができる。この時の転送
サイクルは、クロックＣＬＫの２周期に相当する。
【００７１】図５は、メモリ装置で使用する電源レベル
を示す。ＮＡＮＤ型フラッシュメモリ１０５とＲＡＭ１
０６は、電気的仕様が異なり、互いに動作可能な入出力
電圧レベルの範囲が異なる。ＮＡＮＤ型フラッシュメモ
リ１０５は、動作可能な入出力電圧レベルが２．７〜
３．６Ｖの範囲である。一方、ＲＡＭ１０６は、動作可
能な入出力電圧レベルが２．５〜３．１Ｖの範囲であ
る。
を示す。ＮＡＮＤ型フラッシュメモリ１０５とＲＡＭ１
０６は、電気的仕様が異なり、互いに動作可能な入出力
電圧レベルの範囲が異なる。ＮＡＮＤ型フラッシュメモ
リ１０５は、動作可能な入出力電圧レベルが２．７〜
３．６Ｖの範囲である。一方、ＲＡＭ１０６は、動作可
能な入出力電圧レベルが２．５〜３．１Ｖの範囲であ
る。
【００７２】図９の従来技術によるメモリ装置では、２
つのメモリ９０５，９０６の動作可能な入出力電圧レベ
ルが異なる場合、マイクロコントローラ９０１が２つの
メモリに対応する２電源を基に制御する必要があった。
そのため、マイクロコントローラ９０１を１．８Ｖ等の
低電源電圧を採用したいとの要求を満たすことができな
かった。
つのメモリ９０５，９０６の動作可能な入出力電圧レベ
ルが異なる場合、マイクロコントローラ９０１が２つの
メモリに対応する２電源を基に制御する必要があった。
そのため、マイクロコントローラ９０１を１．８Ｖ等の
低電源電圧を採用したいとの要求を満たすことができな
かった。
【００７３】本実施形態では、内部コントローラ１０４
は、ＮＡＮＤ型フラッシュメモリ１０５とＲＡＭ１０６
の動作可能な入出力電圧レベルの重複範囲である２．７
〜３．１Ｖで２つのメモリ１０５，１０６に対してアク
セスする。すなわち、内部コントローラ１０４とＮＡＮ
Ｄ型フラッシュメモリ１０５との間の入出力５０３の電
圧レベルが２．７〜３．１Ｖであり、内部コントローラ
１０４とＲＡＭ１０６との間の入出力５０４の電圧レベ
ルも２．７〜３．１Ｖである。ＮＡＮＤ型フラッシュメ
モリ１０５の電源端子ＶＣＣには２．７〜３．１Ｖの電
圧ＶＣＣＮが供給され、ＲＡＭ１０６の電源端子ＶＣＣ
にも２．７〜３．１Ｖの電圧ＶＣＣＦが供給される。
は、ＮＡＮＤ型フラッシュメモリ１０５とＲＡＭ１０６
の動作可能な入出力電圧レベルの重複範囲である２．７
〜３．１Ｖで２つのメモリ１０５，１０６に対してアク
セスする。すなわち、内部コントローラ１０４とＮＡＮ
Ｄ型フラッシュメモリ１０５との間の入出力５０３の電
圧レベルが２．７〜３．１Ｖであり、内部コントローラ
１０４とＲＡＭ１０６との間の入出力５０４の電圧レベ
ルも２．７〜３．１Ｖである。ＮＡＮＤ型フラッシュメ
モリ１０５の電源端子ＶＣＣには２．７〜３．１Ｖの電
圧ＶＣＣＮが供給され、ＲＡＭ１０６の電源端子ＶＣＣ
にも２．７〜３．１Ｖの電圧ＶＣＣＦが供給される。
【００７４】マイクロコントローラ１０１は、低消費電
力を実現するために、例えば１．８Ｖの低電源電圧を基
に１．８Ｖの入出力電圧レベルで内部コントローラ１０
４に対して入出力を行う。すなわち、マイクロコントロ
ーラ１０１は、電源線５０１を介して内部コントローラ
１０４の入出力用電源端子ＶＣＣｑに１．８Ｖの入出力
用電源を供給し、入出力線５０２を介して内部コントロ
ーラ１０４の入出力端子Ｉ／Ｏに対して１．８Ｖの入出
力電圧レベルで入出力を行う。
力を実現するために、例えば１．８Ｖの低電源電圧を基
に１．８Ｖの入出力電圧レベルで内部コントローラ１０
４に対して入出力を行う。すなわち、マイクロコントロ
ーラ１０１は、電源線５０１を介して内部コントローラ
１０４の入出力用電源端子ＶＣＣｑに１．８Ｖの入出力
用電源を供給し、入出力線５０２を介して内部コントロ
ーラ１０４の入出力端子Ｉ／Ｏに対して１．８Ｖの入出
力電圧レベルで入出力を行う。
【００７５】内部コントローラ１０４は、電圧レベル変
換回路５１１を有し、入出力５０３，５０４を制御する
ために電源端子ＶＤＤに２．７〜３．１Ｖの電圧ＶＤＤ
を入力する。電圧レベル変換回路５１１は、２．７〜
３．１Ｖの電源端子ＶＤＤを基に、２つのメモリ１０
５，１０６に対する入出力５０３，５０４を制御し、
１．８Ｖの入出力用電源端子ＶＣＣｑを基にマイクロコ
ントローラ１０１に対する入出力５０２を制御する。す
なわち、電圧レベル変換回路５１１は、マイクロコント
ローラ１０１に対する入出力電圧レベル（１．８Ｖ）と
２つのメモリ１０５，１０６に対する入出力電圧レベル
（２．７〜３．１Ｖ）との間で電圧レベル変換を行う。
換回路５１１を有し、入出力５０３，５０４を制御する
ために電源端子ＶＤＤに２．７〜３．１Ｖの電圧ＶＤＤ
を入力する。電圧レベル変換回路５１１は、２．７〜
３．１Ｖの電源端子ＶＤＤを基に、２つのメモリ１０
５，１０６に対する入出力５０３，５０４を制御し、
１．８Ｖの入出力用電源端子ＶＣＣｑを基にマイクロコ
ントローラ１０１に対する入出力５０２を制御する。す
なわち、電圧レベル変換回路５１１は、マイクロコント
ローラ１０１に対する入出力電圧レベル（１．８Ｖ）と
２つのメモリ１０５，１０６に対する入出力電圧レベル
（２．７〜３．１Ｖ）との間で電圧レベル変換を行う。
【００７６】以上のように、電気的仕様が異なる２種類
のメモリ１０５，１０６に関係なく、マイクロコントロ
ーラ１０１の入出力電圧レベルを決めることができるの
で、マイクロコントローラ１０１の電源電圧を単一の低
電圧（１．８Ｖ）にすることができる。
のメモリ１０５，１０６に関係なく、マイクロコントロ
ーラ１０１の入出力電圧レベルを決めることができるの
で、マイクロコントローラ１０１の電源電圧を単一の低
電圧（１．８Ｖ）にすることができる。
【００７７】上記では、ＮＡＮＤ型フラッシュメモリ１
０５とＲＡＭ１０６の動作可能な入出力電圧レベルが重
複する場合を例に説明した。次に、２つのメモリ１０
５，１０６の動作可能な入出力電圧レベルが重複せずに
異なる場合を説明する。
０５とＲＡＭ１０６の動作可能な入出力電圧レベルが重
複する場合を例に説明した。次に、２つのメモリ１０
５，１０６の動作可能な入出力電圧レベルが重複せずに
異なる場合を説明する。
【００７８】図６は、２種類のメモリ１０５，１０６が
異なる入出力電圧レベルの範囲を有する場合を示す。Ｎ
ＡＮＤ型フラッシュメモリ１０５とＲＡＭ１０６は、電
気的仕様が異なり、互いに動作可能な入出力電圧レベル
の範囲が重複せずに異なる。例えば、ＮＡＮＤ型フラッ
シュメモリ１０５は、動作可能な入出力電圧レベルが
１．６５〜２．１Ｖの範囲である。一方、ＲＡＭ１０６
は、動作可能な入出力電圧レベルが２．７〜３．１Ｖの
範囲である。
異なる入出力電圧レベルの範囲を有する場合を示す。Ｎ
ＡＮＤ型フラッシュメモリ１０５とＲＡＭ１０６は、電
気的仕様が異なり、互いに動作可能な入出力電圧レベル
の範囲が重複せずに異なる。例えば、ＮＡＮＤ型フラッ
シュメモリ１０５は、動作可能な入出力電圧レベルが
１．６５〜２．１Ｖの範囲である。一方、ＲＡＭ１０６
は、動作可能な入出力電圧レベルが２．７〜３．１Ｖの
範囲である。
【００７９】マイクロコントローラ１０１は、図５の場
合と同様に、電源線６０１を介して内部コントローラ１
０４の入出力用電源端子ＶＣＣｑに１．８Ｖの入出力用
電源を供給し、入出力線６０２を介して内部コントロー
ラ１０４の入出力端子Ｉ／Ｏに対して１．８Ｖの入出力
電圧レベルで入出力を行う。
合と同様に、電源線６０１を介して内部コントローラ１
０４の入出力用電源端子ＶＣＣｑに１．８Ｖの入出力用
電源を供給し、入出力線６０２を介して内部コントロー
ラ１０４の入出力端子Ｉ／Ｏに対して１．８Ｖの入出力
電圧レベルで入出力を行う。
【００８０】内部コントローラ１０４は、電圧レベル変
換回路６１１を有し、入出力６０３を制御するための電
源端子ＶＤＤ１に１．６５〜２．１Ｖの電圧ＶＤＤ１を
入力し、入出力６０４を制御するための電源端子ＶＤＤ
２に２．７〜３．１Ｖの電圧ＶＤＤ２を入力する。電圧
レベル変換回路６１１は、１．６５〜２．１Ｖの電源端
子ＶＤＤ１を基にＮＡＮＤ型フラッシュメモリ１０５に
対する入出力６０３を制御し、２．７〜３．１Ｖの電源
端子ＶＤＤ２を基にＲＡＭ１０６に対する入出力６０４
を制御し、１．８Ｖの入出力用電源端子ＶＣＣｑを基に
マイクロコントローラ１０１に対する入出力６０２を制
御する。すなわち、電圧レベル変換回路６１１は、入出
力６０２、６０３及び６０４の間で電圧レベル変換を行
う。
換回路６１１を有し、入出力６０３を制御するための電
源端子ＶＤＤ１に１．６５〜２．１Ｖの電圧ＶＤＤ１を
入力し、入出力６０４を制御するための電源端子ＶＤＤ
２に２．７〜３．１Ｖの電圧ＶＤＤ２を入力する。電圧
レベル変換回路６１１は、１．６５〜２．１Ｖの電源端
子ＶＤＤ１を基にＮＡＮＤ型フラッシュメモリ１０５に
対する入出力６０３を制御し、２．７〜３．１Ｖの電源
端子ＶＤＤ２を基にＲＡＭ１０６に対する入出力６０４
を制御し、１．８Ｖの入出力用電源端子ＶＣＣｑを基に
マイクロコントローラ１０１に対する入出力６０２を制
御する。すなわち、電圧レベル変換回路６１１は、入出
力６０２、６０３及び６０４の間で電圧レベル変換を行
う。
【００８１】内部コントローラ１０４は、ＮＡＮＤ型フ
ラッシュメモリ１０５とＲＡＭ１０６に対して重複せず
に異なる入出力電圧レベルでアクセスすることができ
る。すなわち、内部コントローラ１０４とＮＡＮＤ型フ
ラッシュメモリ１０５との間の入出力６０３の電圧レベ
ルが１．６５〜２．１Ｖであり、内部コントローラ１０
４とＲＡＭ１０６との間の入出力６０４の電圧レベルは
２．７〜３．１Ｖである。ＮＡＮＤ型フラッシュメモリ
１０５の電源端子ＶＣＣには１．６５〜２．１Ｖの電圧
ＶＣＣＮが供給され、ＲＡＭ１０６の電源端子ＶＣＣに
は２．７〜３．１Ｖの電圧ＶＣＣＦが供給される。
ラッシュメモリ１０５とＲＡＭ１０６に対して重複せず
に異なる入出力電圧レベルでアクセスすることができ
る。すなわち、内部コントローラ１０４とＮＡＮＤ型フ
ラッシュメモリ１０５との間の入出力６０３の電圧レベ
ルが１．６５〜２．１Ｖであり、内部コントローラ１０
４とＲＡＭ１０６との間の入出力６０４の電圧レベルは
２．７〜３．１Ｖである。ＮＡＮＤ型フラッシュメモリ
１０５の電源端子ＶＣＣには１．６５〜２．１Ｖの電圧
ＶＣＣＮが供給され、ＲＡＭ１０６の電源端子ＶＣＣに
は２．７〜３．１Ｖの電圧ＶＣＣＦが供給される。
【００８２】以上のように、ＮＡＮＤ型フラッシュメモ
リ１０５とＲＡＭ１０６の動作可能な入出力電圧レベル
が重複せずに異なる場合には、内部コントローラ１０４
に設けられた２つの電源端子ＶＤＤ１及びＶＤＤ２を用
いることにより、２つのメモリ１０５，１０６に対して
重複せずに異なる入出力電圧レベルでアクセスすること
ができる。
リ１０５とＲＡＭ１０６の動作可能な入出力電圧レベル
が重複せずに異なる場合には、内部コントローラ１０４
に設けられた２つの電源端子ＶＤＤ１及びＶＤＤ２を用
いることにより、２つのメモリ１０５，１０６に対して
重複せずに異なる入出力電圧レベルでアクセスすること
ができる。
【００８３】なお、２つのメモリ１０５，１０６の動作
可能な入出力電圧レベルが重複する場合にも、２つのメ
モリ１０５，１０６に対して重複せずに異なる入出力電
圧レベルでアクセスしてもよい。
可能な入出力電圧レベルが重複する場合にも、２つのメ
モリ１０５，１０６に対して重複せずに異なる入出力電
圧レベルでアクセスしてもよい。
【００８４】図１２は、図５の電圧レベル変換回路５１
１の構成例を示す回路図である。まず、電圧レベル変換
回路５１１の構成を説明する。入力端子Ｉ／Ｏは、イン
バータ１２１２に接続される。インバータ１２１２は、
ｐチャネルＭＯＳトランジスタ１２０１及びｎチャネル
ＭＯＳトランジスタ１２０２を有する。ｐチャネルＭＯ
Ｓトランジスタ１２０１は、ゲートが入力端子Ｉ／Ｏに
接続され、ソースが入出力用電源端子ＶＣＣｑに接続さ
れる。ｎチャネルＭＯＳトランジスタ１２０２は、ゲー
トが入力端子Ｉ／Ｏに接続され、ソースがグランド端子
に接続され、ドレインがｐチャネルＭＯＳトランジスタ
１２０１のドレインに接続される。ｎチャネルＭＯＳト
ランジスタ１２０３は、ゲートが入出力用電源端子ＶＣ
Ｃｑに接続され、ドレインがトランジスタ１２０１のド
レイン及びトランジスタ１２０２のドレインの相互接続
点に接続され、ソースがインバータ１２１３に接続され
る。
１の構成例を示す回路図である。まず、電圧レベル変換
回路５１１の構成を説明する。入力端子Ｉ／Ｏは、イン
バータ１２１２に接続される。インバータ１２１２は、
ｐチャネルＭＯＳトランジスタ１２０１及びｎチャネル
ＭＯＳトランジスタ１２０２を有する。ｐチャネルＭＯ
Ｓトランジスタ１２０１は、ゲートが入力端子Ｉ／Ｏに
接続され、ソースが入出力用電源端子ＶＣＣｑに接続さ
れる。ｎチャネルＭＯＳトランジスタ１２０２は、ゲー
トが入力端子Ｉ／Ｏに接続され、ソースがグランド端子
に接続され、ドレインがｐチャネルＭＯＳトランジスタ
１２０１のドレインに接続される。ｎチャネルＭＯＳト
ランジスタ１２０３は、ゲートが入出力用電源端子ＶＣ
Ｃｑに接続され、ドレインがトランジスタ１２０１のド
レイン及びトランジスタ１２０２のドレインの相互接続
点に接続され、ソースがインバータ１２１３に接続され
る。
【００８５】インバータ１２１３は、ｐチャネルＭＯＳ
トランジスタ１２０４及びｎチャネルＭＯＳトランジス
タ１２０５を有する。ｐチャネルＭＯＳトランジスタ１
２０４は、ゲートがｎチャネルＭＯＳトランジスタ１２
０３のソースに接続され、ソースが電源端子ＶＤＤに接
続され、ドレインが出力端子１２１４に接続される。ｎ
チャネルＭＯＳトランジスタ１２０５は、ゲートがｎチ
ャネルＭＯＳトランジスタ１２０３のソースに接続さ
れ、ソースがグランド端子に接続され、ドレインが出力
端子１２１４に接続される。ｐチャネルＭＯＳトランジ
スタ１２０６は、ゲートが出力端子１２１４に接続さ
れ、ソースが電源端子ＶＤＤに接続され、ドレインがｎ
チャネルＭＯＳトランジスタ１２０３のソースに接続さ
れる。出力端子１２１４は、図５の信号線５０３を介し
てＮＡＮＤ型フラッシュメモリ１０５に接続され、又は
信号線５０４を介してＲＡＭ１０６に接続される。
トランジスタ１２０４及びｎチャネルＭＯＳトランジス
タ１２０５を有する。ｐチャネルＭＯＳトランジスタ１
２０４は、ゲートがｎチャネルＭＯＳトランジスタ１２
０３のソースに接続され、ソースが電源端子ＶＤＤに接
続され、ドレインが出力端子１２１４に接続される。ｎ
チャネルＭＯＳトランジスタ１２０５は、ゲートがｎチ
ャネルＭＯＳトランジスタ１２０３のソースに接続さ
れ、ソースがグランド端子に接続され、ドレインが出力
端子１２１４に接続される。ｐチャネルＭＯＳトランジ
スタ１２０６は、ゲートが出力端子１２１４に接続さ
れ、ソースが電源端子ＶＤＤに接続され、ドレインがｎ
チャネルＭＯＳトランジスタ１２０３のソースに接続さ
れる。出力端子１２１４は、図５の信号線５０３を介し
てＮＡＮＤ型フラッシュメモリ１０５に接続され、又は
信号線５０４を介してＲＡＭ１０６に接続される。
【００８６】次に、電圧レベル変換回路５１１の動作を
説明する。例えば、入出力用電源電圧端子ＶＣＣｑには
１．８Ｖが供給され、電源電圧端子ＶＤＤには３Ｖが供
給される。入力端子Ｉ／Ｏには１．８Ｖレベル（ハイレ
ベルが１．８Ｖ、ローレベルが０Ｖ）の入力信号が入力
され、出力端子１２１４からは３Ｖレベル（ハイレベル
が３Ｖ、ローレベルが０Ｖ）の出力信号が出力される。
すなわち、電圧レベル変換回路５１１は、１．８Ｖレベ
ルの入力信号を３Ｖレベルの出力信号に変換する。
説明する。例えば、入出力用電源電圧端子ＶＣＣｑには
１．８Ｖが供給され、電源電圧端子ＶＤＤには３Ｖが供
給される。入力端子Ｉ／Ｏには１．８Ｖレベル（ハイレ
ベルが１．８Ｖ、ローレベルが０Ｖ）の入力信号が入力
され、出力端子１２１４からは３Ｖレベル（ハイレベル
が３Ｖ、ローレベルが０Ｖ）の出力信号が出力される。
すなわち、電圧レベル変換回路５１１は、１．８Ｖレベ
ルの入力信号を３Ｖレベルの出力信号に変換する。
【００８７】入力端子Ｉ／Ｏに入力された例えば１．８
Ｖレベルの入力信号は、インバータ１２１２に入力され
る。インバータ１２１２は、入力信号を論理反転し、
１．８Ｖレベルの信号を出力する。インバータ１２１２
の出力は、ｎチャネルＭＯＳトランジスタ１２０３を介
してインバータ１２１３に入力される。インバータ１２
１３は、入力信号を論理反転して出力する。例えば、イ
ンバータ１２１３は入力信号がハイレベル（１．８Ｖ）
であればローレベルを出力する。すると、ｐチャネルＭ
ＯＳトランジスタ１２０６はハイレベル（３Ｖ）を出力
する。そのハイレベル（３Ｖ）の出力がインバータ１２
１３の入力にフィードバックされる。その結果、インバ
ータ１２１３の出力はローレベルに確定する。この時、
ｎチャネルＭＯＳトランジスタ１２０３は、ゲートの電
位を１．８Ｖ（ＶＣＣｐ）としてオフさせるので、イン
バータ１２１２の入出力用電源端子（ＶＣＣｑ）に電流
が流れ込まないようにしている。逆に、インバータ１２
１２の出力信号がローレベルであれば、インバータ１２
１３はハイレベル（３Ｖ）を出力端子１２１４に出力す
る。このようにして、異なるレベルの電圧変換をするこ
とができる。これは、図６の電圧レベル変換回路６１１
の場合も同様である。
Ｖレベルの入力信号は、インバータ１２１２に入力され
る。インバータ１２１２は、入力信号を論理反転し、
１．８Ｖレベルの信号を出力する。インバータ１２１２
の出力は、ｎチャネルＭＯＳトランジスタ１２０３を介
してインバータ１２１３に入力される。インバータ１２
１３は、入力信号を論理反転して出力する。例えば、イ
ンバータ１２１３は入力信号がハイレベル（１．８Ｖ）
であればローレベルを出力する。すると、ｐチャネルＭ
ＯＳトランジスタ１２０６はハイレベル（３Ｖ）を出力
する。そのハイレベル（３Ｖ）の出力がインバータ１２
１３の入力にフィードバックされる。その結果、インバ
ータ１２１３の出力はローレベルに確定する。この時、
ｎチャネルＭＯＳトランジスタ１２０３は、ゲートの電
位を１．８Ｖ（ＶＣＣｐ）としてオフさせるので、イン
バータ１２１２の入出力用電源端子（ＶＣＣｑ）に電流
が流れ込まないようにしている。逆に、インバータ１２
１２の出力信号がローレベルであれば、インバータ１２
１３はハイレベル（３Ｖ）を出力端子１２１４に出力す
る。このようにして、異なるレベルの電圧変換をするこ
とができる。これは、図６の電圧レベル変換回路６１１
の場合も同様である。
【００８８】図１３は、ＮＡＮＤ型フラッシュメモリ１
０５の試験方法を説明するための図である。図１３の構
成は、図３の構成に対して内部コントローラ１０４に試
験モード用端子ＴＭＯＤＥを追加した点が異なる。メモ
リ装置１０３の試験を行う際、図３のように、ＮＡＮＤ
型フラッシュメモリ１０５が外部に端子（ピン）を持た
ない場合、ＮＡＮＤ型フラッシュメモリ１０５の単体の
試験は信頼性に欠けることがある。
０５の試験方法を説明するための図である。図１３の構
成は、図３の構成に対して内部コントローラ１０４に試
験モード用端子ＴＭＯＤＥを追加した点が異なる。メモ
リ装置１０３の試験を行う際、図３のように、ＮＡＮＤ
型フラッシュメモリ１０５が外部に端子（ピン）を持た
ない場合、ＮＡＮＤ型フラッシュメモリ１０５の単体の
試験は信頼性に欠けることがある。
【００８９】図１３のメモリ装置１０３では、試験モー
ド用端子ＴＭＯＤＥに２ビットの試験モード信号を入力
することができる。メモリ装置１０３の外部端子である
試験モード用端子ＴＭＯＤＥをアサートにすることで、
メモリ装置１０３の内部に閉じられているＮＡＮＤ型フ
ラッシュメモリ１０５の端子を内部コントローラ１０４
の外部端子（すなわちメモリ装置１０３の外部端子）に
アサインすることができる。これにより、その外部端子
を用いて、ＮＡＮＤ型フラッシュメモリ１０５の単体の
試験を一般的なＮＡＮＤ型フラッシュメモリと同等に行
うことができる。
ド用端子ＴＭＯＤＥに２ビットの試験モード信号を入力
することができる。メモリ装置１０３の外部端子である
試験モード用端子ＴＭＯＤＥをアサートにすることで、
メモリ装置１０３の内部に閉じられているＮＡＮＤ型フ
ラッシュメモリ１０５の端子を内部コントローラ１０４
の外部端子（すなわちメモリ装置１０３の外部端子）に
アサインすることができる。これにより、その外部端子
を用いて、ＮＡＮＤ型フラッシュメモリ１０５の単体の
試験を一般的なＮＡＮＤ型フラッシュメモリと同等に行
うことができる。
【００９０】内部コントローラ１０４は、複数の内部端
子ＦＤ等と、外部に接続可能な複数の外部端子Ａ等と、
外部から試験モード信号（アサイン信号）を入力するた
めの試験モード（アサイン）用端子ＴＭＯＤＥとを有す
る。内部コントローラ１０４の複数の内部端子ＦＤ等
は、ＮＡＮＤ型フラッシュメモリ１０５の複数の端子Ｉ
Ｏ等に接続される。内部コントローラ１０４は、試験モ
ード用端子ＴＭＯＤＥに試験モード信号が入力される
と、内部端子ＦＤ等と外部端子Ａ等との間のアサインを
行う。すなわち、複数の内部端子ＦＤ等と複数の外部端
子Ａ等とがそれぞれ対応付けされて接続される。その外
部端子がＮＡＮＤ型フラッシュメモリ１０５の端子と同
等になり、ＮＡＮＤ型フラッシュメモリ１０５の端子に
直接接続する場合と同様の試験を行うことができる。
子ＦＤ等と、外部に接続可能な複数の外部端子Ａ等と、
外部から試験モード信号（アサイン信号）を入力するた
めの試験モード（アサイン）用端子ＴＭＯＤＥとを有す
る。内部コントローラ１０４の複数の内部端子ＦＤ等
は、ＮＡＮＤ型フラッシュメモリ１０５の複数の端子Ｉ
Ｏ等に接続される。内部コントローラ１０４は、試験モ
ード用端子ＴＭＯＤＥに試験モード信号が入力される
と、内部端子ＦＤ等と外部端子Ａ等との間のアサインを
行う。すなわち、複数の内部端子ＦＤ等と複数の外部端
子Ａ等とがそれぞれ対応付けされて接続される。その外
部端子がＮＡＮＤ型フラッシュメモリ１０５の端子と同
等になり、ＮＡＮＤ型フラッシュメモリ１０５の端子に
直接接続する場合と同様の試験を行うことができる。
【００９１】次に、図１３の電源レベルについて説明す
る。電源レベルは、図５と同様である。内部コントロー
ラ１０４は、入出力用電源電圧端子ＶＣＣｑに１．６５
〜２．１Ｖの電源電圧を入力し、電源電圧端子ＶＤＤに
２．７〜３．１Ｖの電源電圧を入力する。ＮＡＮＤ型フ
ラッシュメモリ１０５は、電源電圧端子ＶＣＣに２．７
〜３．１Ｖの電源電圧を入力する。ＲＡＭ１０６も、電
源電圧端子ＶＣＣに２．７〜３．１Ｖの電源電圧を入力
する。
る。電源レベルは、図５と同様である。内部コントロー
ラ１０４は、入出力用電源電圧端子ＶＣＣｑに１．６５
〜２．１Ｖの電源電圧を入力し、電源電圧端子ＶＤＤに
２．７〜３．１Ｖの電源電圧を入力する。ＮＡＮＤ型フ
ラッシュメモリ１０５は、電源電圧端子ＶＣＣに２．７
〜３．１Ｖの電源電圧を入力する。ＲＡＭ１０６も、電
源電圧端子ＶＣＣに２．７〜３．１Ｖの電源電圧を入力
する。
【００９２】図７は、ＮＡＮＤ型フラッシュメモリ１０
５とＲＡＭ１０６との間の他のデータ転送方法を示す。
ＮＡＮＤ型フラッシュメモリ７０１は、複数のページ７
０２、７０３、７０４等を有する。各ページ７０２〜７
０４は、実データエリア及びスペアデータエリアを有す
る。実データエリアは実データを記憶するためのエリア
であり、スペアデータエリアはスペアデータ（制御情
報、管理方法及びエラー検出訂正データを含む）を記憶
するためのエリアである。１ページは、実データエリア
が例えば５１２ワード、スペアデータエリアが例えば１
６ワードである。スペアデータエリアは、先の８ワード
が制御情報及び管理情報を記憶するためのエリアであ
り、後の８ワードがエラー検出訂正データを記憶するた
めのエリアである。本実施形態では、ＲＡＭ７１１に
も、実データエリア７１２及びスペアデータエリア７１
３を設ける。
５とＲＡＭ１０６との間の他のデータ転送方法を示す。
ＮＡＮＤ型フラッシュメモリ７０１は、複数のページ７
０２、７０３、７０４等を有する。各ページ７０２〜７
０４は、実データエリア及びスペアデータエリアを有す
る。実データエリアは実データを記憶するためのエリア
であり、スペアデータエリアはスペアデータ（制御情
報、管理方法及びエラー検出訂正データを含む）を記憶
するためのエリアである。１ページは、実データエリア
が例えば５１２ワード、スペアデータエリアが例えば１
６ワードである。スペアデータエリアは、先の８ワード
が制御情報及び管理情報を記憶するためのエリアであ
り、後の８ワードがエラー検出訂正データを記憶するた
めのエリアである。本実施形態では、ＲＡＭ７１１に
も、実データエリア７１２及びスペアデータエリア７１
３を設ける。
【００９３】まず、ＮＡＮＤ型フラッシュメモリ７０１
からＲＡＭ７１１へデータ転送する場合を説明する。Ｎ
ＡＮＤ型フラッシュメモリ７０１には実データ及びスペ
アデータが記憶されている。マイクロコントローラ７２
１は、ＮＡＮＤ型フラッシュメモリ７０１から実データ
７３１及びスペアデータ７３２を分解して読み出す。実
データ７３１はＲＡＭ７１１の実データエリア７１２に
実データ７１２ａ，７１２ｂ，７１２ｃとして書き込ま
れ、スペアデータ７３２はＲＡＭ７１１のスペアデータ
エリア７１３にスペアデータ７１３ａ，７１３ｂ，７１
３ｃとして書き込まれる。実データ７１２ａ，７１２
ｂ，７１２ｃとスペアデータ７１３ａ，７１３ｂ，７１
３ｃとは、それぞれページ毎に１対１で対応している。
からＲＡＭ７１１へデータ転送する場合を説明する。Ｎ
ＡＮＤ型フラッシュメモリ７０１には実データ及びスペ
アデータが記憶されている。マイクロコントローラ７２
１は、ＮＡＮＤ型フラッシュメモリ７０１から実データ
７３１及びスペアデータ７３２を分解して読み出す。実
データ７３１はＲＡＭ７１１の実データエリア７１２に
実データ７１２ａ，７１２ｂ，７１２ｃとして書き込ま
れ、スペアデータ７３２はＲＡＭ７１１のスペアデータ
エリア７１３にスペアデータ７１３ａ，７１３ｂ，７１
３ｃとして書き込まれる。実データ７１２ａ，７１２
ｂ，７１２ｃとスペアデータ７１３ａ，７１３ｂ，７１
３ｃとは、それぞれページ毎に１対１で対応している。
【００９４】なお、スペアデータ７１３ａ〜７１３ｃ
は、制御情報及び管理情報の８ワードのデータを含み、
エラー検出訂正データを必ずしも含まなくてよい。エラ
ー検出訂正データは、エラー検出訂正回路１１３（図
１）が生成するので、ＲＡＭ７１１上に記憶させる必要
はない。
は、制御情報及び管理情報の８ワードのデータを含み、
エラー検出訂正データを必ずしも含まなくてよい。エラ
ー検出訂正データは、エラー検出訂正回路１１３（図
１）が生成するので、ＲＡＭ７１１上に記憶させる必要
はない。
【００９５】スペアデータには、書き込み回数や消去回
数等の情報を含むので、実データ７１２ａ〜７１２ｃを
再びＮＡＮＤ型フラッシュメモリ７０１に書き込むとき
には、それに応じてスペアデータを変更する必要があ
る。また、ＲＡＭ７１１上の実データ７１２ａ〜７１２
ｃを修正する場合には、それに応じてスペアデータ７１
３ａ〜７１３ｃも修正する必要がある。マイクロコント
ローラ７２１は、ＲＡＭ７１１上でスペアデータ７１３
ａ〜７１３ｃを変更する。
数等の情報を含むので、実データ７１２ａ〜７１２ｃを
再びＮＡＮＤ型フラッシュメモリ７０１に書き込むとき
には、それに応じてスペアデータを変更する必要があ
る。また、ＲＡＭ７１１上の実データ７１２ａ〜７１２
ｃを修正する場合には、それに応じてスペアデータ７１
３ａ〜７１３ｃも修正する必要がある。マイクロコント
ローラ７２１は、ＲＡＭ７１１上でスペアデータ７１３
ａ〜７１３ｃを変更する。
【００９６】次に、ＲＡＭ７１１からＮＡＮＤ型フラッ
シュメモリ７０１へデータ転送する場合を説明する。Ｒ
ＡＭ７１１上の必要に応じて変更された実データ７１２
ａ〜７１２ｃ及びスペアデータ７１３ａ〜７１３ｃは、
それぞれページ毎に１対１に対応させて結合し、ＮＡＮ
Ｄ型フラッシュメモリ７０１に書き込まれる。
シュメモリ７０１へデータ転送する場合を説明する。Ｒ
ＡＭ７１１上の必要に応じて変更された実データ７１２
ａ〜７１２ｃ及びスペアデータ７１３ａ〜７１３ｃは、
それぞれページ毎に１対１に対応させて結合し、ＮＡＮ
Ｄ型フラッシュメモリ７０１に書き込まれる。
【００９７】図１１の従来技術によれば、マイクロコン
トローラ１１２１がＲＡＭ１１１１上のデータを修正
し、ＮＡＮＤ型フラッシュメモリ１１０１に書き込むと
きには、一度、ＮＡＮＤ型フラッシュメモリ１１０１か
らスペアデータを読み出し、そのスペアデータを修正す
る。そして、マイクロコントローラ１１２１は、その修
正されたスペアデータ及び修正されたＲＡＭ１１１１上
の実データをＮＡＮＤ型フラッシュメモリ１１０１に書
き込む。このように、ＮＡＮＤ型フラッシュメモリ１１
０１から一度スペアデータを読み出さなければならない
ため、処理ステップが多くなり、処理速度が遅いという
問題がある。
トローラ１１２１がＲＡＭ１１１１上のデータを修正
し、ＮＡＮＤ型フラッシュメモリ１１０１に書き込むと
きには、一度、ＮＡＮＤ型フラッシュメモリ１１０１か
らスペアデータを読み出し、そのスペアデータを修正す
る。そして、マイクロコントローラ１１２１は、その修
正されたスペアデータ及び修正されたＲＡＭ１１１１上
の実データをＮＡＮＤ型フラッシュメモリ１１０１に書
き込む。このように、ＮＡＮＤ型フラッシュメモリ１１
０１から一度スペアデータを読み出さなければならない
ため、処理ステップが多くなり、処理速度が遅いという
問題がある。
【００９８】本実施形態によれば、ＮＡＮＤ型フラッシ
ュメモリ７０１から改めてスペアデータを読み出す必要
がないので、処理ステップが減り、処理速度が速くなる
利点がある。
ュメモリ７０１から改めてスペアデータを読み出す必要
がないので、処理ステップが減り、処理速度が速くなる
利点がある。
【００９９】ＲＡＭ７１１の実データエリア７１２及び
スペアデータエリア７１３は、それぞれ連続アドレスエ
リアとして設けられている。一方、ＮＡＮＤ型フラッシ
ュメモリ７０１の実データエリア及びスペアデータエリ
アは、それぞれ不連続アドレスエリアとして設けられて
いる。
スペアデータエリア７１３は、それぞれ連続アドレスエ
リアとして設けられている。一方、ＮＡＮＤ型フラッシ
ュメモリ７０１の実データエリア及びスペアデータエリ
アは、それぞれ不連続アドレスエリアとして設けられて
いる。
【０１００】次に、図２のスペアデータレジスタ２０６
について説明する。ＲＡＭ７１１上の複数のスペアデー
タ７１３ａ〜７１３ｃは、同じ内容のものが所定の数だ
け連続することがある。例えば、スペアデータが実デー
タの名称を示すものとして使用される場合には、複数ペ
ージが同じスペアデータになることがある。その場合に
は、その同じ内容のスペアデータを一のスペアデータと
してスペアデータレジスタ２０６に記憶させ、連続デー
タ数をデータサイズレジスタ２０４に記憶させ、ソース
アドレス及びディスティネーションアドレスをそれぞれ
ソースアドレスレジスタ２０２及びディスティネーショ
ンアドレスレジスタ２０３に記憶させる。さらに、スペ
アセットレジスタ２０７にスペアデータレジスタ２０６
を使用する旨の情報を記憶させる。
について説明する。ＲＡＭ７１１上の複数のスペアデー
タ７１３ａ〜７１３ｃは、同じ内容のものが所定の数だ
け連続することがある。例えば、スペアデータが実デー
タの名称を示すものとして使用される場合には、複数ペ
ージが同じスペアデータになることがある。その場合に
は、その同じ内容のスペアデータを一のスペアデータと
してスペアデータレジスタ２０６に記憶させ、連続デー
タ数をデータサイズレジスタ２０４に記憶させ、ソース
アドレス及びディスティネーションアドレスをそれぞれ
ソースアドレスレジスタ２０２及びディスティネーショ
ンアドレスレジスタ２０３に記憶させる。さらに、スペ
アセットレジスタ２０７にスペアデータレジスタ２０６
を使用する旨の情報を記憶させる。
【０１０１】これにより、内部コントローラ１０４は、
ＲＡＭ７１１の実データエリア７１２内の実データ７１
２ａ〜７１２ｃ及びスペアデータレジスタ２０６内のス
ペアデータを結合し、それぞれＮＡＮＤ型フラッシュメ
モリ７０１内の実データエリア及びスペアデータエリア
に書き込む。
ＲＡＭ７１１の実データエリア７１２内の実データ７１
２ａ〜７１２ｃ及びスペアデータレジスタ２０６内のス
ペアデータを結合し、それぞれＮＡＮＤ型フラッシュメ
モリ７０１内の実データエリア及びスペアデータエリア
に書き込む。
【０１０２】ＲＡＭ上の同じ内容のスペアデータ７１３
ａ〜７１３ｃを変更するには、すべてのスペアデータ７
１３ａ〜７１３ｃを変更する必要がある。それに対し、
同じ内容のスペアデータをスペアデータレジスタ２０６
に記憶させておけば、スペアデータレジスタ２０６内の
一のスペアデータを修正するだけで済むので、処理が簡
単になり、処理速度が速くなる。
ａ〜７１３ｃを変更するには、すべてのスペアデータ７
１３ａ〜７１３ｃを変更する必要がある。それに対し、
同じ内容のスペアデータをスペアデータレジスタ２０６
に記憶させておけば、スペアデータレジスタ２０６内の
一のスペアデータを修正するだけで済むので、処理が簡
単になり、処理速度が速くなる。
【０１０３】スペアデータレジスタ２０６は、一又は複
数のスペアデータを記憶するためのレジスタである。内
部コントローラ１０４は、ＮＡＮＤ型フラッシュメモリ
７０１に書き込む複数のスペアデータが同じ内容である
ときには、スペアデータレジスタ２０６内の一のスペア
データを用いてＮＡＮＤ型フラッシュメモリ７０１内に
同じ内容の複数のスペアデータを書き込むことができ
る。
数のスペアデータを記憶するためのレジスタである。内
部コントローラ１０４は、ＮＡＮＤ型フラッシュメモリ
７０１に書き込む複数のスペアデータが同じ内容である
ときには、スペアデータレジスタ２０６内の一のスペア
データを用いてＮＡＮＤ型フラッシュメモリ７０１内に
同じ内容の複数のスペアデータを書き込むことができ
る。
【０１０４】図２のスペアセットレジスタ２０７は、ス
ペアデータレジスタ２０６内のスペアデータ又はＲＡＭ
７１１内のスペアデータ７１３ａ〜７１３ｃのいずれか
を選択してＮＡＮＤ型フラッシュメモリ７０１に書き込
むためのレジスタである。
ペアデータレジスタ２０６内のスペアデータ又はＲＡＭ
７１１内のスペアデータ７１３ａ〜７１３ｃのいずれか
を選択してＮＡＮＤ型フラッシュメモリ７０１に書き込
むためのレジスタである。
【０１０５】図８は、上記のＲＡＭ７１１からＮＡＮＤ
型フラッシュメモリ７０１へのセーブ命令の処理を示す
フローチャートである。
型フラッシュメモリ７０１へのセーブ命令の処理を示す
フローチャートである。
【０１０６】ステップＳ８０１では、レジスタにパラメ
ータをセットする。例えば、ＮＡＮＤ型フラッシュメモ
リ及びＲＡＭのページアドレスをセットし、ページ数を
セットする。ステップＳ８０２では、コマンドコードを
コマンドレジスタにセットする。ステップＳ８０３で
は、割り込み信号ＩＮＴをアサート、ビジー信号ＢＳＹ
をセット、エラー信号ＥＲＲ及びエンド信号ＥＮＤをク
リアする。
ータをセットする。例えば、ＮＡＮＤ型フラッシュメモ
リ及びＲＡＭのページアドレスをセットし、ページ数を
セットする。ステップＳ８０２では、コマンドコードを
コマンドレジスタにセットする。ステップＳ８０３で
は、割り込み信号ＩＮＴをアサート、ビジー信号ＢＳＹ
をセット、エラー信号ＥＲＲ及びエンド信号ＥＮＤをク
リアする。
【０１０７】ステップＳ８０４では、ＮＡＮＤ型フラッ
シュメモリをアクティブ状態にし、ＮＡＮＤ型フラッシ
ュメモリにアドレス情報を送る。ステップＳ８０５で
は、ＲＡＭからＮＡＮＤ型フラッシュメモリへのデータ
転送を指示する。
シュメモリをアクティブ状態にし、ＮＡＮＤ型フラッシ
ュメモリにアドレス情報を送る。ステップＳ８０５で
は、ＲＡＭからＮＡＮＤ型フラッシュメモリへのデータ
転送を指示する。
【０１０８】ステップＳ８０６では、スペアセットレジ
スタが０か否かをチェックする。０であるときにはステ
ップＳ８０７へ進み、０でないときにはステップＳ８０
８へ進む。
スタが０か否かをチェックする。０であるときにはステ
ップＳ８０７へ進み、０でないときにはステップＳ８０
８へ進む。
【０１０９】ステップＳ８０７では、ＲＡＭの実データ
エリア上の５１２ワードの実データとＲＡＭのスペアデ
ータエリア上の８ワードのスペアデータをセットし、ス
テップＳ８０９へ進む。
エリア上の５１２ワードの実データとＲＡＭのスペアデ
ータエリア上の８ワードのスペアデータをセットし、ス
テップＳ８０９へ進む。
【０１１０】ステップＳ８０８では、ＲＡＭの実データ
エリア上の５１２ワードの実データとスペアデータレジ
スタ上の８ワードのスペアデータをセットし、ステップ
Ｓ８０９へ進む。
エリア上の５１２ワードの実データとスペアデータレジ
スタ上の８ワードのスペアデータをセットし、ステップ
Ｓ８０９へ進む。
【０１１１】ステップＳ８０９では、ＮＡＮＤ型フラッ
シュメモリがレディ状態になったらＮＡＮＤ型フラッシ
ュメモリのステータスを読み出す。ステップＳ８１０で
は、ステータスレジスタのエラーフラグＥＲＲ及びフェ
ールフラグＦＡＩＬをセットする。ステップＳ８１１で
は、ＮＡＮＤ型フラッシュメモリを非アクティブ状態に
する。ステップＳ８１２では、エラーフラグＥＲＲが０
か否かをチェックする。０であればステップＳ８１３へ
進み、０でなければステップＳ８１５へ進む。
シュメモリがレディ状態になったらＮＡＮＤ型フラッシ
ュメモリのステータスを読み出す。ステップＳ８１０で
は、ステータスレジスタのエラーフラグＥＲＲ及びフェ
ールフラグＦＡＩＬをセットする。ステップＳ８１１で
は、ＮＡＮＤ型フラッシュメモリを非アクティブ状態に
する。ステップＳ８１２では、エラーフラグＥＲＲが０
か否かをチェックする。０であればステップＳ８１３へ
進み、０でなければステップＳ８１５へ進む。
【０１１２】ステップＳ８１３では、ページ数レジスタ
をデクリメントし、ＲＡＭ及びＮＡＮＤ型フラッシュメ
モリのページアドレスをインクリメントする。ステップ
Ｓ８１４では、ページ数が０であるか否かをチェックす
る。０であればステップＳ８１５へ進み、０でなければ
ステップＳ８０４へ戻り、次のページのセーブ処理を繰
り返す。
をデクリメントし、ＲＡＭ及びＮＡＮＤ型フラッシュメ
モリのページアドレスをインクリメントする。ステップ
Ｓ８１４では、ページ数が０であるか否かをチェックす
る。０であればステップＳ８１５へ進み、０でなければ
ステップＳ８０４へ戻り、次のページのセーブ処理を繰
り返す。
【０１１３】ステップＳ８１５では、ビジー信号ＢＳＹ
をクリアし、エンド信号ＥＮＤをセットし、割り込み信
号ＩＮＴをアサートにする。マイクロコントローラがス
テータスレジスタを読むと、割り込み信号ＩＮＴはクリ
アされる。以上で、セーブ処理が終了する。
をクリアし、エンド信号ＥＮＤをセットし、割り込み信
号ＩＮＴをアサートにする。マイクロコントローラがス
テータスレジスタを読むと、割り込み信号ＩＮＴはクリ
アされる。以上で、セーブ処理が終了する。
【０１１４】以上のように、スペアセットレジスタ２０
７（図２）が０であるときには、ステップＳ８０７で、
ＲＡＭ上の５１２ワードの実データとＲＡＭ上の８ワー
ドのスペアデータをＮＡＮＤ型フラッシュメモリに書き
込む。一方、スペアセットレジスタ２０７が１であると
きには、ステップＳ８０８で、ＲＡＭ上の５１２ワード
の実データとスペアデータレジスタ上の８ワードのスペ
アデータをＮＡＮＤ型フラッシュメモリに書き込む。ス
ペアセットレジスタ２０７へのセットにより、いずれか
のセーブ方法を選択することができる。
７（図２）が０であるときには、ステップＳ８０７で、
ＲＡＭ上の５１２ワードの実データとＲＡＭ上の８ワー
ドのスペアデータをＮＡＮＤ型フラッシュメモリに書き
込む。一方、スペアセットレジスタ２０７が１であると
きには、ステップＳ８０８で、ＲＡＭ上の５１２ワード
の実データとスペアデータレジスタ上の８ワードのスペ
アデータをＮＡＮＤ型フラッシュメモリに書き込む。ス
ペアセットレジスタ２０７へのセットにより、いずれか
のセーブ方法を選択することができる。
【０１１５】本実施形態では、ＮＡＮＤ型フラッシュメ
モリ１０５とＲＡＭ１０６との間でデータ転送を行って
いる間にも、ＮＯＲ型フラッシュメモリ１０２に対する
アクセスが可能になる。
モリ１０５とＲＡＭ１０６との間でデータ転送を行って
いる間にも、ＮＯＲ型フラッシュメモリ１０２に対する
アクセスが可能になる。
【０１１６】また、ＮＡＮＤ型フラッシュメモリ１０５
とＲＡＭ１０６との間で高速にデータ転送を行うことが
できる。
とＲＡＭ１０６との間で高速にデータ転送を行うことが
できる。
【０１１７】また、ＮＡＮＤ型フラッシュメモリ１０５
とＲＡＭ１０６との間のデータ転送を制御する内部コン
トローラ１０４内のデータラッチ１１５のバッファ容量
を小さくすることができる。
とＲＡＭ１０６との間のデータ転送を制御する内部コン
トローラ１０４内のデータラッチ１１５のバッファ容量
を小さくすることができる。
【０１１８】また、ＮＡＮＤ型フラッシュメモリ１０５
とＲＡＭ１０６の電気的仕様にかかわらずマイクロコン
トローラ１０１の電気的仕様を決めることができる。
とＲＡＭ１０６の電気的仕様にかかわらずマイクロコン
トローラ１０１の電気的仕様を決めることができる。
【０１１９】また、図７のＲＡＭ７１１内にスペアデー
タエリア７１３を設けることにより、ＮＡＮＤ型フラッ
シュメモリ７０１内にスペアデータを高速に書き込むこ
とができる。
タエリア７１３を設けることにより、ＮＡＮＤ型フラッ
シュメモリ７０１内にスペアデータを高速に書き込むこ
とができる。
【０１２０】本実施形態によるメモリ装置は、画像情報
や音楽情報等のストリームデータを実データとして扱う
携帯電話等に適用することができ、その他、ストリーム
データをＮＡＮＤ型フラッシュメモリに記憶させる用途
に適している。
や音楽情報等のストリームデータを実データとして扱う
携帯電話等に適用することができ、その他、ストリーム
データをＮＡＮＤ型フラッシュメモリに記憶させる用途
に適している。
【０１２１】なお、上記実施形態は、何れも本発明を実
施するにあたっての具体化のほんの一例を示したものに
過ぎず、これらによって本発明の技術的範囲が限定的に
解釈されてはならないものである。すなわち、本発明は
その技術思想、またはその主要な特徴から逸脱すること
なく、様々な形で実施することができる。
施するにあたっての具体化のほんの一例を示したものに
過ぎず、これらによって本発明の技術的範囲が限定的に
解釈されてはならないものである。すなわち、本発明は
その技術思想、またはその主要な特徴から逸脱すること
なく、様々な形で実施することができる。
【０１２２】本発明の実施形態は、以下のように種々の
形態で適用することができる。 （付記１） データを記憶可能な不揮発性メモリと、ラ
ンダムアクセスが可能な揮発性メモリと、前記不揮発性
メモリ及び前記揮発性メモリの間でデータ転送を行うこ
とができ、該データ転送が行われていないときには外部
バスからの指示に応じて外部から直接前記揮発性メモリ
へアクセスしているような擬似的アクセスを可能にする
コントローラとを有するメモリ装置。 （付記２） 前記コントローラは、転送の対象となるデ
ータのソースアドレス、ディスティネーションアドレス
及びサイズを記憶可能なレジスタを有する付記１記載の
メモリ装置。 （付記３） 前記コントローラは、外部からの指示に応
じて、前記揮発性メモリ及び前記不揮発性メモリの間の
データ転送を前記外部バスへの影響なしに行う付記１記
載のメモリ装置。 （付記４） 前記コントローラは、前記データ転送の終
了を割り込みで外部バスへ通知する付記３記載のメモリ
装置。 （付記５） 前記コントローラは、前記不揮発性メモリ
及び前記揮発性メモリの間のデータ転送中に、サスペン
ド命令により該データ転送を一時停止し、その後に外部
からの指示に応じて前記揮発性メモリへアクセスを行
い、その後のリジューム命令により前記データ転送を再
開する付記１記載のメモリ装置。 （付記６） 前記不揮発性メモリ、前記揮発性メモリ及
び前記コントローラが１つのパッケージに内蔵されてい
る付記１記載のメモリ装置。 （付記７） データを記憶可能な不揮発性メモリと、ラ
ンダムアクセスが可能な揮発性メモリと、前記不揮発性
メモリ及び前記揮発性メモリの間でデータ転送を行う
際、前記不揮発性メモリ又は前記揮発性メモリから複数
のデータを読み出し終わる前に、該複数のデータを前記
揮発性メモリ又は前記不揮発性メモリへ書き込み始める
コントローラとを有するメモリ装置。 （付記８） 前記コントローラは、前記不揮発性メモリ
から前記揮発性メモリへデータ転送を行う際、前記不揮
発性メモリから複数のデータを読み出し終わる前に、該
複数のデータを前記揮発性メモリへ書き込み始める付記
７記載のメモリ装置。 （付記９） 前記コントローラは、前記揮発性メモリか
ら前記不揮発性メモリへデータ転送を行う際、前記揮発
性メモリから複数のデータを読み出し終わる前に、該複
数のデータを前記不揮発性メモリへ書き込み始める付記
７記載のメモリ装置。 （付記１０） 前記コントローラは、前記データ転送を
行う際にエラー検出及び／又は訂正処理を行う付記７記
載のメモリ装置。 （付記１１） 前記コントローラは、前記不揮発性メモ
リから前記揮発性メモリへデータ転送を行う際、前記不
揮発性メモリから実データ及びエラー検出訂正データを
読み出し、該エラー検出訂正データを基に該実データの
エラー検出及び／又は訂正処理を行い、実データを前記
揮発性メモリに書き込む付記１０記載のメモリ装置。 （付記１２） 前記コントローラは、前記揮発性メモリ
から前記不揮発性メモリへデータ転送を行う際、前記揮
発性メモリから実データを読み出し、該実データを基に
エラー検出訂正データを生成し、該実データ及び該エラ
ー検出訂正データを前記不揮発性メモリに書き込む付記
１０記載のメモリ装置。 （付記１３） 前記コントローラは、エラー検出訂正情
報を記憶するためのエラー検出訂正レジスタを有する付
記１０記載のメモリ装置。 （付記１４） 前記エラー検出訂正レジスタは、エラー
が検出されたデータのアドレスを記憶する付記１３記載
のメモリ装置。 （付記１５） 前記コントローラは、データをバッファ
リングするためのバッファを有し、該バッファを介して
前記データ転送を行う付記７記載のメモリ装置。 （付記１６） 前記コントローラは、転送サイクルに転
送データ数を乗じた時間に１転送サイクルを加算した時
間でデータ転送を行う付記１５記載のメモリ装置。 （付記１７） 前記コントローラは、前記不揮発性メモ
リから前記揮発性メモリへデータ転送を行う際、前記不
揮発性メモリから実データ及びエラー検出訂正データを
読み出し、該エラー検出訂正データを基に該実データの
エラー検出を行い、該実データを前記揮発性メモリに書
き込み、前記揮発性メモリ上で該実データのエラー訂正
処理を行う付記１６記載のメモリ装置。 （付記１８） 電気的仕様が異なる複数のメモリと、前
記複数のメモリに接続されるメモリバスと外部に接続さ
れる外部バスとを含み、前記外部バスの入出力電圧レベ
ルが単一であり、かつ前記メモリバスと前記外部バスと
の入出力電圧レベルの範囲が異なるコントローラとを有
するメモリ装置。 （付記１９） 前記複数のメモリは、互いに動作可能な
入出力電圧レベルの範囲が異なる付記１８記載のメモリ
装置。 （付記２０） 前記コントローラは、前記複数のメモリ
の動作可能な入出力電圧レベルの重複範囲で前記複数の
メモリに対してアクセスする付記１９記載のメモリ装
置。 （付記２１） 前記コントローラは、前記重複範囲の入
出力電圧レベルの電源電圧を入力する電源端子を含み、
該電源端子の電圧を基に前記複数のメモリの入出力電圧
レベルを制御する付記２０記載のメモリ装置。 （付記２２） 前記コントローラは、前記複数のメモリ
に対して互いに重複せずに異なる入出力電圧レベルでア
クセスする付記１９記載のメモリ装置。 （付記２３） 前記コントローラは、前記重複せずに異
なる入出力電圧レベルの電源電圧を入力する２つの電源
端子を含み、該２つの電源端子の電圧を基に前記複数の
メモリの入出力電圧レベルを制御する付記２２記載のメ
モリ装置。 （付記２４） 前記複数のメモリは、互いに動作可能な
入出力電圧レベルの範囲が重複しない付記２２記載のメ
モリ装置。 （付記２５） 前記複数のメモリは、不揮発性メモリ及
び揮発性メモリである付記１８記載のメモリ装置。 （付記２６） 複数の実データを記憶するための実デー
タエリアと複数のスペアデータを記憶するためのスペア
データエリアを含む不揮発性メモリと、複数の実データ
を記憶するための実データエリアと複数のスペアデータ
を記憶するためのスペアデータエリアを含む揮発性メモ
リと、前記不揮発性メモリ及び前記揮発性メモリの間の
データ転送を行うコントローラとを有するメモリ装置。 （付記２７） 前記スペアデータは、制御情報又は管理
情報である付記２６記載のメモリ装置。 （付記２８） 前記複数の実データと前記複数のスペア
データは、それぞれ１対１で対応している付記２６記載
のメモリ装置。 （付記２９） 前記揮発性メモリ内の実データエリア及
びスペアデータエリアは、それぞれ連続アドレスエリア
として設けられる付記２６記載のメモリ装置。 （付記３０） 前記不揮発性メモリ内の実データエリア
及びスペアデータエリアは、それぞれ不連続アドレスエ
リアとして設けられる付記２９記載のメモリ装置。 （付記３１） 前記コントローラは、前記不揮発性メモ
リから前記揮発性メモリにデータ転送を行う際、前記不
揮発性メモリ内の実データエリア及びスペアデータエリ
アから対応して読み出した実データ及びスペアデータを
分解し、それぞれ前記揮発性メモリ内の実データエリア
及びスペアデータエリアに書き込む付記２８記載のメモ
リ装置。 （付記３２） 前記コントローラは、前記揮発性メモリ
から前記不揮発性メモリへデータ転送を行う際、前記揮
発性メモリ内の実データエリア及びスペアデータエリア
から対応して読み出した実データ及びスペアデータを結
合し、それぞれ前記不揮発性メモリ内の実データエリア
及びスペアデータエリアに書き込む第１の書き込みコン
トローラを含む付記２８記載のメモリ装置。 （付記３３） 前記コントローラは、一又は複数のスペ
アデータを記憶するためのスペアデータレジスタを含
み、前記揮発性メモリの実データエリア内の実データ及
び前記スペアデータレジスタ内のスペアデータを結合
し、それぞれ前記不揮発性メモリ内の実データエリア及
びスペアデータエリアに書き込む付記２８記載のメモリ
装置。 （付記３４） 前記スペアデータレジスタは、一のスペ
アデータを記憶するためのレジスタである付記３３記載
のメモリ装置。 （付記３５） 前記コントローラは、前記不揮発性メモ
リに書き込む複数のスペアデータが同じ内容であるとき
には、前記スペアデータレジスタ内の一のスペアデータ
を用いて前記不揮発性メモリ内の同じ内容の複数のスペ
アデータを書き込む付記３３記載のメモリ装置。 （付記３６） 前記コントローラは、一又は複数のスペ
アデータを記憶するためのスペアデータレジスタを含
み、前記揮発性メモリの実データエリア内の実データ及
び前記スペアデータレジスタ内のスペアデータを結合
し、それぞれ前記不揮発性メモリ内の実データエリア及
びスペアデータエリアに書き込む第２の書き込みコント
ローラを含む付記３２記載のメモリ装置。 （付記３７） 前記コントローラは、前記第１及び第２
の書き込みコントローラのいずれにより書き込みを行う
かを選択することができる付記３６記載のメモリ装置。 （付記３８） 前記不揮発性メモリは複数の端子を有
し、前記コントローラは、前記不揮発性メモリの複数の
端子に接続される複数の内部端子と、外部に接続可能な
複数の外部端子と、外部からアサイン信号を入力するた
めのアサイン用端子とを有し、該アサイン用端子にアサ
イン信号が入力されると、前記内部端子と前記外部端子
との間のアサインを行う付記１記載のメモリ装置。
形態で適用することができる。 （付記１） データを記憶可能な不揮発性メモリと、ラ
ンダムアクセスが可能な揮発性メモリと、前記不揮発性
メモリ及び前記揮発性メモリの間でデータ転送を行うこ
とができ、該データ転送が行われていないときには外部
バスからの指示に応じて外部から直接前記揮発性メモリ
へアクセスしているような擬似的アクセスを可能にする
コントローラとを有するメモリ装置。 （付記２） 前記コントローラは、転送の対象となるデ
ータのソースアドレス、ディスティネーションアドレス
及びサイズを記憶可能なレジスタを有する付記１記載の
メモリ装置。 （付記３） 前記コントローラは、外部からの指示に応
じて、前記揮発性メモリ及び前記不揮発性メモリの間の
データ転送を前記外部バスへの影響なしに行う付記１記
載のメモリ装置。 （付記４） 前記コントローラは、前記データ転送の終
了を割り込みで外部バスへ通知する付記３記載のメモリ
装置。 （付記５） 前記コントローラは、前記不揮発性メモリ
及び前記揮発性メモリの間のデータ転送中に、サスペン
ド命令により該データ転送を一時停止し、その後に外部
からの指示に応じて前記揮発性メモリへアクセスを行
い、その後のリジューム命令により前記データ転送を再
開する付記１記載のメモリ装置。 （付記６） 前記不揮発性メモリ、前記揮発性メモリ及
び前記コントローラが１つのパッケージに内蔵されてい
る付記１記載のメモリ装置。 （付記７） データを記憶可能な不揮発性メモリと、ラ
ンダムアクセスが可能な揮発性メモリと、前記不揮発性
メモリ及び前記揮発性メモリの間でデータ転送を行う
際、前記不揮発性メモリ又は前記揮発性メモリから複数
のデータを読み出し終わる前に、該複数のデータを前記
揮発性メモリ又は前記不揮発性メモリへ書き込み始める
コントローラとを有するメモリ装置。 （付記８） 前記コントローラは、前記不揮発性メモリ
から前記揮発性メモリへデータ転送を行う際、前記不揮
発性メモリから複数のデータを読み出し終わる前に、該
複数のデータを前記揮発性メモリへ書き込み始める付記
７記載のメモリ装置。 （付記９） 前記コントローラは、前記揮発性メモリか
ら前記不揮発性メモリへデータ転送を行う際、前記揮発
性メモリから複数のデータを読み出し終わる前に、該複
数のデータを前記不揮発性メモリへ書き込み始める付記
７記載のメモリ装置。 （付記１０） 前記コントローラは、前記データ転送を
行う際にエラー検出及び／又は訂正処理を行う付記７記
載のメモリ装置。 （付記１１） 前記コントローラは、前記不揮発性メモ
リから前記揮発性メモリへデータ転送を行う際、前記不
揮発性メモリから実データ及びエラー検出訂正データを
読み出し、該エラー検出訂正データを基に該実データの
エラー検出及び／又は訂正処理を行い、実データを前記
揮発性メモリに書き込む付記１０記載のメモリ装置。 （付記１２） 前記コントローラは、前記揮発性メモリ
から前記不揮発性メモリへデータ転送を行う際、前記揮
発性メモリから実データを読み出し、該実データを基に
エラー検出訂正データを生成し、該実データ及び該エラ
ー検出訂正データを前記不揮発性メモリに書き込む付記
１０記載のメモリ装置。 （付記１３） 前記コントローラは、エラー検出訂正情
報を記憶するためのエラー検出訂正レジスタを有する付
記１０記載のメモリ装置。 （付記１４） 前記エラー検出訂正レジスタは、エラー
が検出されたデータのアドレスを記憶する付記１３記載
のメモリ装置。 （付記１５） 前記コントローラは、データをバッファ
リングするためのバッファを有し、該バッファを介して
前記データ転送を行う付記７記載のメモリ装置。 （付記１６） 前記コントローラは、転送サイクルに転
送データ数を乗じた時間に１転送サイクルを加算した時
間でデータ転送を行う付記１５記載のメモリ装置。 （付記１７） 前記コントローラは、前記不揮発性メモ
リから前記揮発性メモリへデータ転送を行う際、前記不
揮発性メモリから実データ及びエラー検出訂正データを
読み出し、該エラー検出訂正データを基に該実データの
エラー検出を行い、該実データを前記揮発性メモリに書
き込み、前記揮発性メモリ上で該実データのエラー訂正
処理を行う付記１６記載のメモリ装置。 （付記１８） 電気的仕様が異なる複数のメモリと、前
記複数のメモリに接続されるメモリバスと外部に接続さ
れる外部バスとを含み、前記外部バスの入出力電圧レベ
ルが単一であり、かつ前記メモリバスと前記外部バスと
の入出力電圧レベルの範囲が異なるコントローラとを有
するメモリ装置。 （付記１９） 前記複数のメモリは、互いに動作可能な
入出力電圧レベルの範囲が異なる付記１８記載のメモリ
装置。 （付記２０） 前記コントローラは、前記複数のメモリ
の動作可能な入出力電圧レベルの重複範囲で前記複数の
メモリに対してアクセスする付記１９記載のメモリ装
置。 （付記２１） 前記コントローラは、前記重複範囲の入
出力電圧レベルの電源電圧を入力する電源端子を含み、
該電源端子の電圧を基に前記複数のメモリの入出力電圧
レベルを制御する付記２０記載のメモリ装置。 （付記２２） 前記コントローラは、前記複数のメモリ
に対して互いに重複せずに異なる入出力電圧レベルでア
クセスする付記１９記載のメモリ装置。 （付記２３） 前記コントローラは、前記重複せずに異
なる入出力電圧レベルの電源電圧を入力する２つの電源
端子を含み、該２つの電源端子の電圧を基に前記複数の
メモリの入出力電圧レベルを制御する付記２２記載のメ
モリ装置。 （付記２４） 前記複数のメモリは、互いに動作可能な
入出力電圧レベルの範囲が重複しない付記２２記載のメ
モリ装置。 （付記２５） 前記複数のメモリは、不揮発性メモリ及
び揮発性メモリである付記１８記載のメモリ装置。 （付記２６） 複数の実データを記憶するための実デー
タエリアと複数のスペアデータを記憶するためのスペア
データエリアを含む不揮発性メモリと、複数の実データ
を記憶するための実データエリアと複数のスペアデータ
を記憶するためのスペアデータエリアを含む揮発性メモ
リと、前記不揮発性メモリ及び前記揮発性メモリの間の
データ転送を行うコントローラとを有するメモリ装置。 （付記２７） 前記スペアデータは、制御情報又は管理
情報である付記２６記載のメモリ装置。 （付記２８） 前記複数の実データと前記複数のスペア
データは、それぞれ１対１で対応している付記２６記載
のメモリ装置。 （付記２９） 前記揮発性メモリ内の実データエリア及
びスペアデータエリアは、それぞれ連続アドレスエリア
として設けられる付記２６記載のメモリ装置。 （付記３０） 前記不揮発性メモリ内の実データエリア
及びスペアデータエリアは、それぞれ不連続アドレスエ
リアとして設けられる付記２９記載のメモリ装置。 （付記３１） 前記コントローラは、前記不揮発性メモ
リから前記揮発性メモリにデータ転送を行う際、前記不
揮発性メモリ内の実データエリア及びスペアデータエリ
アから対応して読み出した実データ及びスペアデータを
分解し、それぞれ前記揮発性メモリ内の実データエリア
及びスペアデータエリアに書き込む付記２８記載のメモ
リ装置。 （付記３２） 前記コントローラは、前記揮発性メモリ
から前記不揮発性メモリへデータ転送を行う際、前記揮
発性メモリ内の実データエリア及びスペアデータエリア
から対応して読み出した実データ及びスペアデータを結
合し、それぞれ前記不揮発性メモリ内の実データエリア
及びスペアデータエリアに書き込む第１の書き込みコン
トローラを含む付記２８記載のメモリ装置。 （付記３３） 前記コントローラは、一又は複数のスペ
アデータを記憶するためのスペアデータレジスタを含
み、前記揮発性メモリの実データエリア内の実データ及
び前記スペアデータレジスタ内のスペアデータを結合
し、それぞれ前記不揮発性メモリ内の実データエリア及
びスペアデータエリアに書き込む付記２８記載のメモリ
装置。 （付記３４） 前記スペアデータレジスタは、一のスペ
アデータを記憶するためのレジスタである付記３３記載
のメモリ装置。 （付記３５） 前記コントローラは、前記不揮発性メモ
リに書き込む複数のスペアデータが同じ内容であるとき
には、前記スペアデータレジスタ内の一のスペアデータ
を用いて前記不揮発性メモリ内の同じ内容の複数のスペ
アデータを書き込む付記３３記載のメモリ装置。 （付記３６） 前記コントローラは、一又は複数のスペ
アデータを記憶するためのスペアデータレジスタを含
み、前記揮発性メモリの実データエリア内の実データ及
び前記スペアデータレジスタ内のスペアデータを結合
し、それぞれ前記不揮発性メモリ内の実データエリア及
びスペアデータエリアに書き込む第２の書き込みコント
ローラを含む付記３２記載のメモリ装置。 （付記３７） 前記コントローラは、前記第１及び第２
の書き込みコントローラのいずれにより書き込みを行う
かを選択することができる付記３６記載のメモリ装置。 （付記３８） 前記不揮発性メモリは複数の端子を有
し、前記コントローラは、前記不揮発性メモリの複数の
端子に接続される複数の内部端子と、外部に接続可能な
複数の外部端子と、外部からアサイン信号を入力するた
めのアサイン用端子とを有し、該アサイン用端子にアサ
イン信号が入力されると、前記内部端子と前記外部端子
との間のアサインを行う付記１記載のメモリ装置。
【０１２３】
【発明の効果】以上説明したように本発明によれば、コ
ントローラは、外部コントローラからの指示に応じて不
揮発性メモリと揮発性メモリとの間のデータ転送を行う
ことができる。このデータ転送の間、外部バスが占有さ
れることない。したがって、外部コントローラは、上記
のデータ転送の間にも、外部バスを介して、他のメモリ
（例えばＮＯＲ型フラッシュメモリ）にアクセスするこ
とができる。また、外部コントローラは、コントローラ
を介して、直接揮発性メモリへアクセスしているような
擬似的アクセスが可能になる。
ントローラは、外部コントローラからの指示に応じて不
揮発性メモリと揮発性メモリとの間のデータ転送を行う
ことができる。このデータ転送の間、外部バスが占有さ
れることない。したがって、外部コントローラは、上記
のデータ転送の間にも、外部バスを介して、他のメモリ
（例えばＮＯＲ型フラッシュメモリ）にアクセスするこ
とができる。また、外部コントローラは、コントローラ
を介して、直接揮発性メモリへアクセスしているような
擬似的アクセスが可能になる。
【図１】本発明の実施形態によるメモリ装置の構成を示
すブロック図である。
すブロック図である。
【図２】制御レジスタの内容を示す図である。
【図３】内部コントローラ、ＮＡＮＤ型フラッシュメモ
リ及びＲＡＭの間の接続を示す図である。
リ及びＲＡＭの間の接続を示す図である。
【図４】ＮＡＮＤ型フラッシュメモリからＲＡＭへの転
送タイミングを示すタイミングチャートである。
送タイミングを示すタイミングチャートである。
【図５】入出力電圧レベルを示す図である。
【図６】他の入出力電圧レベルを示す図である。
【図７】本実施形態によるＮＡＮＤ型フラッシュメモリ
とＲＡＭとの間のデータ転送方法を示す図である。
とＲＡＭとの間のデータ転送方法を示す図である。
【図８】本実施形態によるＮＡＮＤ型フラッシュメモリ
からＲＡＭへのセーブ処理を示すフローチャートであ
る。
からＲＡＭへのセーブ処理を示すフローチャートであ
る。
【図９】従来技術によるメモリ装置の構成を示すフロー
チャートである。
チャートである。
【図１０】従来技術によるエラー検出及び訂正方法を示
す図である。
す図である。
【図１１】従来技術によるＮＡＮＤ型フラッシュメモリ
とＲＡＭとの間のデータ転送方法を示す図である。
とＲＡＭとの間のデータ転送方法を示す図である。
【図１２】電圧レベル変換回路の構成例を示す回路図で
ある。
ある。
【図１３】ＮＡＮＤ型フラッシュメモリの試験方法を説
明するための図である。
明するための図である。
１０１，９０１ マイクロコントローラ １０２，９０２ ＮＯＲ型フラッシュメモリ １０３ パッケージ １０４ 内部コントローラ １０５，９０５ ＮＡＮＤ型フラッシュメモリ １０６，９０６ ＲＡＭ １１１ 制御レジスタ １１２ ＮＡＮＤ型フラッシュメモリ用シーケンサ １１３，９０３ エラー検出訂正回路 １１４ ＲＡＭ用シーケンサ １１５ データラッチ ２０１ コマンドレジスタ ２０２ ソースアドレスレジスタ ２０３ ディスティネーションアドレスレジスタ ２０４ データサイズレジスタ ２０５ エラー検出訂正アドレスレジスタ ２０６ スペアデータレジスタ ２０７ スペアセットレジスタ ２０７ ステータスレジスタ ５１１，６１１ 電圧レベル変換回路 ７０１，１１０１ ＮＡＮＤ型フラッシュメモリ ７１１，１１１１ ＲＡＭ ７１２ 実データエリア ７１３ スペアデータエリア ７２１，１１２１ マイクロコントローラ １００１ バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金澤 啓介 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B018 GA02 HA14 NA01 NA06 QA16 5B060 CA17
Claims (10)
- 【請求項１】 データを記憶可能な不揮発性メモリと、 ランダムアクセスが可能な揮発性メモリと、 前記不揮発性メモリ及び前記揮発性メモリの間でデータ
転送を行うことができ、該データ転送が行われていない
ときには外部バスからの指示に応じて外部から直接前記
揮発性メモリへアクセスしているような擬似的アクセス
を可能にするコントローラとを有するメモリ装置。 - 【請求項２】 前記コントローラは、前記不揮発性メモ
リ及び前記揮発性メモリの間のデータ転送中に、サスペ
ンド命令により該データ転送を一時停止し、その後に外
部からの指示に応じて前記揮発性メモリへアクセスを行
い、その後のリジューム命令により前記データ転送を再
開する請求項１記載のメモリ装置。 - 【請求項３】 前記コントローラは、外部からの指示に
応じて、前記揮発性メモリ及び前記不揮発性メモリの間
のデータ転送を前記外部バスへの影響なしに行う請求項
１記載のメモリ装置。 - 【請求項４】 前記コントローラは、データをバッファ
リングするためのバッファを有し、転送サイクルに転送
データ数を乗じた時間に１転送サイクルを加算した時間
で該バッファを介して前記データ転送を行う請求項３記
載のメモリ装置。 - 【請求項５】 前記コントローラは、前記不揮発性メモ
リから前記揮発性メモリへデータ転送を行う際、前記不
揮発性メモリから実データ及びエラー検出訂正データを
読み出し、該エラー検出訂正データを基に該実データの
エラー検出を行い、該実データを前記揮発性メモリに書
き込み、前記揮発性メモリ上で該実データのエラー訂正
処理を行う請求項４記載のメモリ装置。 - 【請求項６】 電気的仕様が異なる複数のメモリと、 前記複数のメモリに接続されるメモリバスと外部に接続
される外部バスとを含み、前記外部バスの入出力電圧レ
ベルが単一であり、かつ前記メモリバスと前記外部バス
との入出力電圧レベルの範囲が異なるコントローラとを
有するメモリ装置。 - 【請求項７】 前記コントローラは、前記複数のメモリ
の動作可能な入出力電圧レベルの重複範囲で又は互いに
重複せずに異なる入出力電圧レベルで前記複数のメモリ
に対してアクセスする請求項６記載のメモリ装置。 - 【請求項８】 複数の実データを記憶するための実デー
タエリアと複数のスペアデータを記憶するためのスペア
データエリアを含む不揮発性メモリと、 複数の実データを記憶するための実データエリアと複数
のスペアデータを記憶するためのスペアデータエリアを
含む揮発性メモリと、 前記不揮発性メモリ及び前記揮発性メモリの間のデータ
転送を行うコントローラとを有するメモリ装置。 - 【請求項９】 前記コントローラは、前記揮発性メモリ
から前記不揮発性メモリへデータ転送を行う際、前記揮
発性メモリ内の実データエリア及びスペアデータエリア
から対応して読み出した実データ及びスペアデータを結
合し、それぞれ前記不揮発性メモリ内の実データエリア
及びスペアデータエリアに書き込む第１の書き込みコン
トローラを含む請求項８記載のメモリ装置。 - 【請求項１０】 前記コントローラは、一又は複数のス
ペアデータを記憶するためのスペアデータレジスタを含
み、前記揮発性メモリの実データエリア内の実データ及
び前記スペアデータレジスタ内のスペアデータを結合
し、それぞれ前記不揮発性メモリ内の実データエリア及
びスペアデータエリアに書き込む第２の書き込みコント
ローラを含む請求項９記載のメモリ装置。
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|---|---|---|---|
| JP2002004150A JP4017177B2 (ja) | 2001-02-28 | 2002-01-11 | メモリ装置 |
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| EP02251305A EP1239488A3 (en) | 2001-02-28 | 2002-02-26 | Memory device for controlling nonvolatile and volatile memories |
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|---|---|---|---|
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| JP2001-55104 | 2001-02-28 | ||
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|---|---|---|---|
| JP2007166979A Division JP2007250012A (ja) | 2001-02-28 | 2007-06-25 | メモリ装置 |
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|---|---|
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|---|---|---|---|
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| EP (1) | EP1239488A3 (ja) |
| JP (1) | JP4017177B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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