JPH11154209A

JPH11154209A - Ｉｃメモリカード

Info

Publication number: JPH11154209A
Application number: JP9321617A
Authority: JP
Inventors: Yoshikado Sanemitsu; 良門實光
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-11-21
Filing date: 1997-11-21
Publication date: 1999-06-08

Abstract

(57)【要約】【課題】外部から入力されるカードイネーブル信号Ｃ
Ｅ＃、アウトプットイネーブル信号ＯＥ＃及びライトイ
ネーブル信号ＷＥ＃の信号レベルの組み合わせによって
制御することができ、コマンド入力を必要としない、フ
ラッシュメモリを使用したＩＣメモリカードを得る。【解決手段】ＭＰＵ７により、外部のホストシステム
装置２から入力されるカードイネーブル信号ＣＥ＃、ア
ウトプットイネーブル信号ＯＥ＃及びライトイネーブル
信号ＷＥ＃からＡＴＡコントロール部９に対する所定の
コマンド生成して出力すると共に、ホストシステム装置
２から入力されたアドレスデータの内、セクタを示すア
ドレスデータをシリンダ・ヘッダ・セクタ情報に変換し
てＡＴＡコントロール部９に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣメモリを搭載
したＩＣメモリカードに関し、特にＩＣメモリカードの
メモリをフラッシュメモリ等の不揮発性メモリで構成し
たＩＣメモリカードに関するものである。

【０００２】

【従来の技術】図８は、従来のＩＣメモリカードの構成
例を示した概略のブロック図である。図８において、Ｉ
Ｃメモリカード１００は、情報処理機器等からなるホス
トシステム装置１０１との接続を行うコネクタ１０２
と、フラッシュメモリで構成する少なくとも１つのＩＣ
メモリで形成されたメモリ部１０３と、該メモリ部１０
３の制御を行うと共に論理アドレス−物理アドレスの変
換を行い、メモリ部１０３の一部不良に対する制御等を
行うＡＴＡ（AT Atachement）コントロール部１０４と
で構成されている。

【０００３】ＩＣメモリカード１００における動作は、
電子工業振興協会が制定しているＰＣカードスタンダー
ド（PC Card Standard）に規定されており、ＡＴＡコン
トロール部１０４内に設けられた各種レジスタにホスト
システム装置１０１から入力されるコマンドを書き込む
ことによって、メモリ部１０３へのデータの書き込み及
びメモリ部１０３からのデータの読み出し動作が行われ
る。

【０００４】

【発明が解決しようとする課題】上記のような構成にお
けるＩＣメモリカード１００は、ＩＢＭ社が公開し広く
普及しているＰＣ／ＡＴタイプのＰＣ（Personal Compu
ter）における内部バスに容易に接続できるようになっ
ている。しかし、その一方で、該仕様以外のバスには容
易に接続することができないという問題があった。

【０００５】本発明は、上記のような問題を解決するた
めになされたものであり、ＳＲＡＭやＥＥＰＲＯＭ等を
使用した場合のように、外部のホストシステム装置から
入力されるカードイネーブル信号、アウトプットイネー
ブル信号及びライトイネーブル信号の信号レベルの組み
合わせによって制御することができ、コマンド入力を必
要としない、フラッシュメモリを使用したＩＣメモリカ
ードを得ることを目的とする。

【０００６】

【課題を解決するための手段】この発明に係るＩＣメモ
リカードは、情報処理機器等からなるホストシステム装
置に接続して使用され、所定のコマンドで制御される不
揮発性メモリで構成されたデータ格納を行うメモリ部を
備えるＩＣメモリカードにおいて、ホストシステム装置
から入力されるアドレスデータの内、セクタアドレスを
示すアドレスデータをラッチするアドレスラッチ部と、
ホストシステム装置から入力される制御信号に従って、
上記メモリ部に対する所定のコマンドを生成して出力す
る制御部とを備え、制御部は、アドレスラッチ部から読
み出したセクタアドレスデータをメモリ部における物理
アドレス空間を示すデータに変換してメモリ部に出力す
るものである。

【０００７】また、この発明に係るＩＣメモリカード
は、請求項１において、ホストシステム装置から入力さ
れる制御信号は、ＩＣメモリカードを活性状態にするカ
ードイネーブル信号、アウトプットイネーブル信号及び
ライトイネーブル信号である。

【０００８】また、この発明に係るＩＣメモリカード
は、請求項１又は請求項２のいずれかにおいて、ホスト
システム装置から入力される書き込みデータ、又はメモ
リ部から読み出された読み出しデータを格納する、揮発
性メモリで形成されたサブメモリ部と、メモリ部におけ
る所望のセクタのデータを一時的に格納する、揮発性メ
モリで形成されたバッファメモリ部とを更に備え、制御
部は、サブメモリ部及びバッファメモリ部の制御を行う
と共に、サブメモリ部及びバッファメモリ部を１セクタ
に対応させたセクタ内の各アドレスを設けて使用するも
のである。

【０００９】また、この発明に係るＩＣメモリカード
は、請求項３において、制御部は、メモリ部からのデー
タ読み出し時に、メモリ部から読み出したセクタデータ
をサブメモリ部に格納し、ホストシステム装置は、サブ
メモリ部からセクタ内における所望のデータを読み出す
ものである。

【００１０】また、この発明に係るＩＣメモリカード
は、請求項３又は請求項４のいずれかにおいて、制御部
は、メモリ部へのデータ書き込み時に、アドレスラッチ
部から読み出したセクタアドレスデータが示すセクタデ
ータをメモリ部から読み出してバッファメモリ部に格納
し、ホストシステム装置によってサブメモリ部に格納さ
れた書き込みデータと、該書き込みデータを格納するア
ドレスのデータを除くバッファメモリ部に格納されたデ
ータとをメモリ部に書き込むものである。

【００１１】また、この発明に係るＩＣメモリカード
は、請求項３から請求項５のいずれかにおいて、上記バ
ッファメモリ部は、メモリ部における１セクタ分のメモ
リ容量を有するものである。

【００１２】また、この発明に係るＩＣメモリカード
は、請求項３から請求項６のいずれかにおいて、サブメ
モリ部は、メモリ部における１セクタ分のメモリ容量を
有するものである。

【００１３】また、この発明に係るＩＣメモリカード
は、請求項３から請求項７のいずれかにおいて、サブメ
モリ部は、デュアルポートＲＡＭで形成されるものであ
る。

【００１４】また、この発明に係るＩＣメモリカード
は、請求項３から請求項７のいずれかにおいて、サブメ
モリ部は、ホストシステム装置とのデータの入出力を制
御する入出力回路部と、データの格納を行う揮発性メモ
リ部とからなり、制御部は、該揮発性メモリ部にアクセ
スする際、入出力回路部に対してホストシステム装置と
のデータの入出力を禁止するものである。

【００１５】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。実施の形態１．図１は、本発明の実施の形態１における
ＩＣメモリカードの例を示した概略のブロック図であ
る。図１において、ＩＣメモリカード１は、情報処理機
器等からなるホストシステム装置２との接続を行うコネ
クタ３と、デュアルポートＲＡＭ４と、ホストシステム
装置２から入力されるアドレスデータの内、セクタアド
レスを示す上位のアドレスデータをラッチするアドレス
ラッチ部５と、バッファＲＡＭ６と、ＭＰＵ（Micro-Pr
ocessing Unit）７と、フラッシュメモリで構成する少
なくとも１つのＩＣメモリで形成されたメモリ部８と、
該メモリ部８の制御を行うと共に論理アドレス−物理ア
ドレスの変換を行い、メモリ部８の一部不良に対する制
御等を行うＡＴＡ（AT Atachement）コントロール部９
とで構成されている。

【００１６】デュアルポートＲＡＭ４、アドレスラッチ
部５及びＭＰＵ７はコネクタ３を介して外部バス１１で
ホストシステム装置２と接続されている。更に、デュア
ルポートＲＡＭ４、アドレスラッチ部５、バッファＲＡ
Ｍ６、ＭＰＵ７及びＡＴＡコントロール部９は内部バス
１２で接続され、メモリ部８及びＡＴＡコントロール部
９は内部バス１３で接続されている。なお、ＭＰＵ７と
ＡＴＡコントロール部９は、制御部をなす。

【００１７】外部バス１１は、アドレスバス、データバ
ス及び制御バスで構成されており、ＭＰＵ７には、メモ
リ部がＳＲＡＭやＥＥＰＲＯＭ等で構成された場合に使
用される、ＩＣメモリカード１を活性状態にするための
カードイネーブル信号ＣＥ＃、アウトプットイネーブル
信号ＯＥ＃及びライトイネーブル信号ＷＥ＃が外部バス
１１を介してホストシステム装置２より入力される。Ｍ
ＰＵ７は、外部バス１１を介してホストシステム装置２
より入力されるこれらの信号から、ホストシステム装置
２がデータを読み出そうとしているのか、又はデータを
書き込もうとしているのかを判断することができる。な
お、各信号の符号に付けられている＃は、信号レベルの
反転を示すものであり、Ｌｏｗアクティブであることを
示している。

【００１８】メモリ部８及びＡＴＡコントロール部９の
動作は、電子工業振興協会が制定しているＰＣカードス
タンダードに規定されており、ＡＴＡコントロール部９
内に設けられた各種レジスタにＭＰＵ７から入力される
コマンドを書き込むことによって、メモリ部８へのデー
タの書き込み及びメモリ部８からのデータの読み出し動
作が行われる。このことから、デュアルポートＲＡＭ４
及びバッファＲＡＭ６は、ＡＴＡコントロール部９がメ
モリ部８に対して行うデータの読み出し及び書き込みの
最小単位、例えば５１２バイトの記憶容量を備えてい
る。

【００１９】上記のような構成において、メモリ部８に
格納されているデータを読み出す動作について説明す
る。データ読み出し時において、ホストシステム装置２
から外部バス１１を介して入力されたアドレスデータの
内、上位のアドレスデータがアドレスラッチ部５に、そ
の他の下位のアドレスデータがデュアルポートＲＡＭ４
のアドレス入力に入力される。この際、アドレスラッチ
部５は、入力されたデータをラッチすることなく出力す
るスルー状態にあり、アドレスラッチ部５に入力された
アドレスデータは、ラッチされることなくＭＰＵ７に出
力される。該アドレスラッチ部５に入力されたアドレス
データはセクタアドレスを、デュアルポートＲＡＭ４に
入力されたアドレスデータはセクタ内のアドレスを示し
ている。

【００２０】メモリ部８は、セクタ単位でしかデータ転
送を行うことができないフラッシュメモリ、例えばＡＮ
Ｄ型のフラッシュメモリで構成されている。このことか
ら、ＭＰＵ７は、ホストシステム装置２が読みだそうと
しているデータが格納されているセクタを示す上位アド
レスデータをアドレスラッチ部５から読み出し、データ
の読み出しを指令するリードコマンド、及び読み出した
アドレスデータを変換したシリンダ・ヘッダ・セクタ情
報をＡＴＡコントロール部９に出力する。

【００２１】ＡＴＡコントロール部９は、ＭＰＵ７から
入力されたリードコマンド及びシリンダ・ヘッダ・セク
タ情報より、メモリ部８から所望のセクタに格納された
データを読み出して内部バス１２に出力する。ＭＰＵ７
は、ＡＴＡコントロール部９から出力されたデータをデ
ュアルポートＲＡＭ４に書き込む。該デュアルポートＲ
ＡＭ４に書き込まれるデータの単位は、ＡＴＡコントロ
ール部９が取り扱うことができる最小単位のセクタ単
位、例えば５１２バイトである。

【００２２】デュアルポートＲＡＭ４は、記憶容量を上
記最小バイトに一致するように、更に、セクタ内におけ
る各バイトデータごとに設けられたアドレスに対応する
ように構成されている。すなわち、デュアルポートＲＡ
Ｍ４は、ホストシステム装置２で使用される論理アドレ
スにおけるセクタと同じように構成されている。ＭＰＵ
７によるデュアルポートＲＡＭ４へのデータ書き込みが
完了すると、ホストシステム装置２は、デュアルポート
ＲＡＭ４に格納されたデータを、ランダムアクセスで読
み出すことができるようになる。

【００２３】図２は、ＩＣメモリカード１におけるデー
タ読み出し時の動作例を示したフローチャートであり、
図２を用いてメモリ部８に格納されているデータを読み
出す動作についてもう少し詳細に説明する。図２におい
て、まず最初にステップＳ１で、ホストシステム装置２
は、外部バス１１を介してＩＣメモリカード１に出力し
ているカードイネーブル信号ＣＥ＃及びアウトプットイ
ネーブル信号ＯＥ＃をそれぞれＬｏｗレベルにすると共
にライトイネーブル信号ＷＥ＃をＨｉｇｈレベルにす
る。これと同時に、ホストシステム装置２は、アドレス
データを外部バス１１に出力する。

【００２４】次に、ステップＳ２で、ＭＰＵ７は、カー
ドイネーブル信号ＣＥ＃及びアウトプットイネーブル信
号ＯＥ＃の立下りをトリガとして、アドレスラッチ部５
からセクタアドレスデータを読み出すと共に、ＩＣメモ
リカード１がビジー（Ｂｕｓｙ）状態であることを示す
Ｌｏｗレベルのビジー信号Ｂｕｓｙ＃を外部バス１１を
介してホストシステム装置２に出力する。

【００２５】この後、ステップＳ３で、ＭＰＵ７は、ア
ドレスラッチ部５から読み出したアドレスデータが前回
のリードサイクル時にアドレスラッチ部５から読み出し
たアドレスデータと異なるか否かを調べ、異なる場合
（ＹＥＳ）、ステップＳ４に進む。ステップＳ４で、Ｍ
ＰＵ７は、アドレスラッチ部５から読み出したアドレス
データ、すなわちセクタアドレスデータをシリンダ・ヘ
ッダ・セクタ情報に変換し、データの読み出しを指令す
るリードコマンドに続いて該シリンダ・ヘッダ・セクタ
情報をＡＴＡコントロール部９に出力して、ステップＳ
５に進む。

【００２６】ステップＳ５で、ＡＴＡコントロール部９
は、ビジー状態であることを示すＬｏｗレベルのビジー
信号Ｂｕｓｙ＃をＭＰＵ７に出力すると共に、ＭＰＵ７
から入力されたシリンダ・ヘッダ・セクタ情報から得ら
れる論理アドレス情報に対応するメモリ部８の物理アド
レス空間に格納されたデータを読み出す。この後、ステ
ップＳ６で、ＡＴＡコントロール部９は、ＭＰＵ７にレ
ディ（Ｒｅａｄｙ）状態であることを示すＨｉｇｈレベ
ルのビジー信号Ｂｕｓｙ＃をＭＰＵ７に出力し、データ
読み出し可能状態となる。

【００２７】次に、ステップＳ７で、ＭＰＵ７は、指定
したセクタ内のデータをＡＴＡコントロール部９から順
次読み出し、デュアルポートＲＡＭ４に書き込んだ後、
ステップＳ８で、ＭＰＵ７は、ＩＣメモリカード１がレ
ディ状態であることを示すＨｉｇｈレベルのビジー信号
Ｂｕｓｙ＃を外部バス１１を介してホストシステム装置
２に出力する。次に、ステップＳ９で、ホストシステム
装置２は、デュアルポートＲＡＭ４内のデータを読み出
した後、ステップＳ１０で、ホストシステム装置２は、
カードイネーブル信号ＣＥ＃及びアウトプットイネーブ
ル信号ＯＥ＃をＬｏｗレベルからＨｉｇｈレベルに立ち
上げて本フローは終了する。また、ステップＳ３におい
て、同一である場合（ＮＯ）、ステップＳ８に進み、ス
テップＳ８以降の処理を行う。

【００２８】次に、メモリ部８にデータを書き込む動作
について説明する。データ書き込み時において、ホスト
システム装置２から外部バス１１を介して入力されたア
ドレスデータの内、上位のアドレスデータが、アドレス
ラッチ部５にラッチされ、その他の下位のアドレスデー
タはデュアルポートＲＡＭ４のアドレス入力に入力され
ると共に、該下位のアドレスデータが示すデュアルポー
トＲＡＭ４内のアドレスに、ホストシステム装置２から
外部バス１１を介して入力されたデータが書き込まれ
る。

【００２９】ＭＰＵ７は、ホストシステム装置２が書き
込みを行うセクタを示す、アドレスラッチ部５にラッチ
されている上位アドレスデータをアドレスラッチ部５か
ら読み出し、データの読み出しを指令するリードコマン
ド、及び読み出したアドレスデータを変換したシリンダ
・ヘッダ・セクタ情報をＡＴＡコントロール部９に出力
する。ＡＴＡコントロール部９は、ＭＰＵ７から入力さ
れたリードコマンド及びシリンダ・ヘッダ・セクタ情報
より、メモリ部８から所望のセクタに格納されたデータ
を読み出して内部バス１２に出力する。ＭＰＵ７は、Ａ
ＴＡコントロール部９から出力されたデータをバッファ
ＲＡＭ６に書き込む。

【００３０】バッファＲＡＭ６に書き込まれるデータの
単位は、デュアルポートＲＡＭ４と同様、ＡＴＡコント
ロール部９が取り扱うことができる最小単位のセクタ単
位、例えば５１２バイトである。また、バッファＲＡＭ
６は、デュアルポートＲＡＭ４と同様に、記憶容量を上
記最小バイトに一致するように構成されている。ＭＰＵ
７によるバッファＲＡＭ６へのデータ書き込みが完了す
ると、バッファＲＡＭ６には、あたかもセクタ内におけ
る各バイトデータごとに設けられたアドレスに対応する
ように構成され、すなわち、ホストシステム装置２で使
用される論理アドレスにおけるセクタと同じように構成
されているようにデータが書き込まれている。

【００３１】ＭＰＵ７は、バッファＲＡＭ６へのデータ
の書き込みが完了した後、データの書き込みを指令する
ライトコマンド、及びアドレスラッチ部５から読み出し
たアドレスデータを変換したシリンダ・ヘッダ・セクタ
情報をＡＴＡコントロール部９に出力する。更に、ＭＰ
Ｕ７は、デュアルポートＲＡＭ４内に書き込まれたデー
タを確認し、バッファＲＡＭ６内に書き込まれたセクタ
データの内、デュアルポートＲＡＭ４に書き込まれたデ
ータのアドレスを除くすべてのデータ及びデュアルポー
トＲＡＭ４に書き込まれたデータをＡＴＡコントロール
部９に出力する。

【００３２】ここで、デュアルポートＲＡＭ４内に書き
込まれたデータの確認方法について説明する。デュアル
ポートＲＡＭ４は、外部バス１１におけるデータバスの
ビット数に１ビットを加えたビット数のバス幅で構成さ
れ、例えば、外部バス１１におけるデータバスが８ビッ
トであるとすると、該８ビット＋１ビットのバス幅で構
成されている。該付加した１ビットは、ホストシステム
装置２から外部バス１１を介して入力されるカードイネ
ーブル信号ＣＥ＃及びライトイネーブル信号ＷＥ＃の立
下りでセットされる。

【００３３】ＭＰＵ７は、該付加された１ビットを確認
することによって、デュアルポートＲＡＭ４内にデータ
が書き込まれたか否かの確認を行うことができる。な
お、上記付加した１ビットは、該１ビットが付加されて
デュアルポートＲＡＭ４に書き込まれたデータがＭＰＵ
７によって読み出されるとリセットされる。ＡＴＡコン
トロール部９は、ＭＰＵ７から入力されたライトコマン
ド及びシリンダ・ヘッダ・セクタ情報より、メモリ部８
における所望の物理アドレス空間に、入力された上記デ
ータを格納する。

【００３４】図３は、ＩＣメモリカード１におけるデー
タ書き込み時の動作例を示したフローチャートであり、
図３を用いてメモリ部８にデータを書き込む動作につい
てもう少し詳細に説明する。図３において、まず最初に
ステップＳ２１で、ホストシステム装置２は、外部バス
１１を介してＩＣメモリカード１に出力しているカード
イネーブル信号ＣＥ＃及びライトイネーブル信号ＷＥ＃
をそれぞれＬｏｗレベルにすると共にアウトプットイネ
ーブル信号ＯＥ＃をＨｉｇｈレベルにする。これと同時
に、ホストシステム装置２は、アドレスデータ及び書き
込みを行うデータを外部バス１１に出力し、デュアルポ
ートＲＡＭ４に該書き込みを行うデータが書き込まれ
る。

【００３５】次に、ステップＳ２２で、ホストシステム
装置２は、カードイネーブル信号ＣＥ＃及びライトイネ
ーブル信号ＷＥ＃を共にＬｏｗレベルからＨｉｇｈレベ
ルに立ち上げ、ステップＳ２３で、アドレスラッチ部５
は、カードイネーブル信号ＣＥ＃及びライトイネーブル
信号ＷＥ＃の立上りをトリガとして、外部バス１１を介
して入力された上位アドレスデータをラッチし、ＭＰＵ
７は、ＩＣメモリカード１がビジー状態であることを示
すＬｏｗレベルのビジー信号Ｂｕｓｙ＃を外部バス１１
を介してホストシステム装置２に出力する。この後、ス
テップＳ２４で、ＭＰＵ７は、アドレスラッチ部５にラ
ッチされている上位アドレスデータを読み出す。

【００３６】次に、ステップＳ２５で、ＭＰＵ７は、ア
ドレスラッチ部５から読み出したアドレスデータ、すな
わちセクタアドレスデータをシリンダ・ヘッダ・セクタ
情報に変換し、データの読み出しを指令するリードコマ
ンドに続いて該シリンダ・ヘッダ・セクタ情報をＡＴＡ
コントロール部９に出力して、ステップＳ２６に進む。
ステップＳ２６で、ＡＴＡコントロール部９は、ビジー
状態であることを示すＬｏｗレベルのビジー信号Ｂｕｓ
ｙ＃をＭＰＵ７に出力すると共に、ＭＰＵ７から入力さ
れたシリンダ・ヘッダ・セクタ情報から得られる論理ア
ドレス情報に対応するメモリ部８の物理アドレス空間に
格納されたデータを読み出す。

【００３７】この後、ステップＳ２７で、ＡＴＡコント
ロール部９は、ＭＰＵ７にレディ状態であることを示す
Ｈｉｇｈレベルのビジー信号Ｂｕｓｙ＃をＭＰＵ７に出
力し、データ読み出し可能状態となる。次に、ステップ
Ｓ２８で、ＭＰＵ７は、指定したセクタ内のデータをＡ
ＴＡコントロール部９から順次読み出し、バッファＲＡ
Ｍ６に書き込んだ後、ステップＳ２９で、ＭＰＵ７は、
ライトコマンドに続いて、アドレスラッチ部５から読み
出したアドレスデータを変換したシリンダ・ヘッダ・セ
クタ情報をＡＴＡコントロール部９に出力する。

【００３８】次に、ステップＳ３０で、ＭＰＵ７は、デ
ュアルポートＲＡＭ４内に書き込まれたデータを確認
し、バッファＲＡＭ６内に書き込まれたセクタデータの
内、デュアルポートＲＡＭ４に書き込まれたデータのア
ドレスを除くすべてのデータ及びデュアルポートＲＡＭ
４に書き込まれたデータをＡＴＡコントロール部９に出
力する。この後、ステップＳ３１で、ＡＴＡコントロー
ル部９は、ビジー状態であることを示すＬｏｗレベルの
ビジー信号Ｂｕｓｙ＃をＭＰＵ７に出力すると共に、Ｍ
ＰＵ７から入力されたライトコマンド及びシリンダ・ヘ
ッダ・セクタ情報より、メモリ部８における所望の物理
アドレス空間に、入力された上記データを格納する。

【００３９】ステップＳ３２で、ＡＴＡコントロール部
９は、メモリ部８へのデータ書き込みが完了すると、レ
ディ状態であることを示すＨｉｇｈレベルのビジー信号
Ｂｕｓｙ＃をＭＰＵ７に出力し、ステップＳ３３で、Ｍ
ＰＵ７は、ＩＣメモリカード１がレディ状態であること
を示すＨｉｇｈレベルのビジー信号Ｂｕｓｙ＃を外部バ
ス１１を介してホストシステム装置２に出力して、本フ
ローは終了する。

【００４０】図４は、本発明の実施の形態１におけるＩ
Ｃメモリカードの他の例を示した概略のブロック図であ
り、図４と図１との相違点のみ説明する。図４における
図１との相違点は、図１では、デュアルポートＲＡＭ
４、アドレスラッチ部５、バッファＲＡＭ６、ＭＰＵ７
及びＡＴＡコントロール部９が内部バス１２で接続され
ていたが、図４では、デュアルポートＲＡＭ４、アドレ
スラッチ部５及びＭＰＵ７を内部バス２１で接続し、バ
ッファＲＡＭ６、ＭＰＵ７及びＡＴＡコントロール部９
を内部バス２２で接続したことにある。なお、図４で示
したＩＣメモリカードの動作は、図１で示したＩＣメモ
リカードと同様であるのでその説明を省略する。

【００４１】このように、本実施の形態１におけるＩＣ
メモリカードは、ＭＰＵ７により、外部のホストシステ
ム装置２から入力されるカードイネーブル信号ＣＥ＃、
アウトプットイネーブル信号ＯＥ＃及びライトイネーブ
ル信号ＷＥ＃からＡＴＡコントロール部９に対する所定
のコマンドを生成して出力すると共に、ホストシステム
装置２から入力されたアドレスデータの内、セクタを示
すアドレスデータをシリンダ・ヘッダ・セクタ情報に変
換してＡＴＡコントロール部９に出力するような構成に
した。このことから、コマンド入力を必要としないＳＲ
ＡＭ又はＥＥＰＲＯＭ等をメモリ部に使用したＩＣメモ
リカードのように、外部のホストシステム装置から入力
されるカードイネーブル信号ＣＥ＃、アウトプットイネ
ーブル信号ＯＥ＃及びライトイネーブル信号ＷＥ＃によ
ってフラッシュメモリで構成されたメモリ部の制御を行
うことができる。このため、外部のホストシステム装置
との互換性を高めることができる。

【００４２】実施の形態２．実施の形態１においては、
デュアルポートＲＡＭを使用したが、デュアルポートＲ
ＡＭの代わりに通常のＲＡＭを使用してもよく、このよ
うにしたものを本発明の実施の形態２とする。図５は、
本発明の実施の形態２におけるＩＣメモリカードの例を
示した概略のブロック図である。なお、図５において図
１と同じものは同じ符号で示しており、ここではその説
明を省略すると共に、図１との相違点のみ説明する。

【００４３】図５における図１との相違点は、図１のデ
ュアルポートＲＡＭ４の代わりに入出力回路部３１及び
ＲＡＭ３２を使用し、これに伴って、図１のＩＣメモリ
カード１をＩＣメモリカード３５としたことにある。図
５において、ＩＣメモリカード３５は、コネクタ３、バ
ッファで形成された入出力回路部３１、ＲＡＭ３２、ア
ドレスラッチ部５、バッファＲＡＭ６、ＭＰＵ７、メモ
リ部８及びＡＴＡコントロール部９で構成されている。
なお、入出力回路部３１及びＲＡＭ３２はサブメモリ部
をなす。

【００４４】アドレスラッチ部５、入出力回路部３１及
びＭＰＵ７はコネクタ３を介して外部バス１１でホスト
システム装置２と接続されている。更に、アドレスラッ
チ部５、入出力回路部３１、ＲＡＭ３２、バッファＲＡ
Ｍ６、ＭＰＵ７及びＡＴＡコントロール部９は内部バス
３３で接続されている。ＭＰＵ７は、入出力回路部３１
の動作制御を行い、ＲＡＭ３２に書き込まれたデータを
読み出す際、該読み出したデータが入出力回路部３１を
介して外部バス１１に伝達されないように、入出力回路
部３１に対して動作制御を行う。また、ＲＡＭ３２は、
ＡＴＡコントロール部９がメモリ部８に対して行うデー
タの読み出し及び書き込みの最小単位、例えば５１２バ
イトの記憶容量を備えている。

【００４５】上記のような構成において、メモリ部８に
格納されているデータを読み出す動作は、デュアルポー
トＲＡＭ４をＲＡＭ３２に置き換え、ホストシステム装
置２がＲＡＭ３２からデータを読み出す際は、内部バス
３３、入出力回路部３１、外部バス１１及びコネクタ３
を介して行うこと以外は、図２のフローチャートと同じ
であるので省略する。なお、データ読み出し時において
は、ＭＰＵ７は、入出力回路部３１に対してデータの入
出力を制限させることはない。また、図５では、バッフ
ァＲＡＭ６及びＲＡＭ３２をそれぞれ設けたが、これら
を１つのＲＡＭで形成するようにしてもよい。

【００４６】次に、メモリ部８にデータを書き込む動作
について説明する。図６は、ＩＣメモリカード３５にお
けるデータ書き込み時の動作例を示したフローチャート
であり、図６を用いてメモリ部８にデータを書き込む動
作について説明する。なお、図６では、図３と同じ処理
を行うフローは同じ符号で示しており、ここではその説
明を省略する。

【００４７】図６において、まず最初にステップＳ５１
で、ホストシステム装置２は、外部バス１１を介してＩ
Ｃメモリカード３５に出力しているカードイネーブル信
号ＣＥ＃及びライトイネーブル信号ＷＥ＃をそれぞれＬ
ｏｗレベルにすると共にアウトプットイネーブル信号Ｏ
Ｅ＃をＨｉｇｈレベルにする。これと同時に、ホストシ
ステム装置２は、アドレスデータ及び書き込みを行うデ
ータを外部バス１１に出力し、入出力回路部３１を介し
てＲＡＭ３２に該書き込みを行うデータが書き込まれ
る。

【００４８】次に、図３のステップＳ２２からステップ
Ｓ２７の処理を行った後、ステップＳ５２で、ＭＰＵ７
は、入出力回路部３１に対して外部バス１１に対するデ
ータの入出力を禁止すると共に、指定したセクタ内のデ
ータをＡＴＡコントロール部９から順次読み出し、バッ
ファＲＡＭ６に書き込んだ後、図３のステップＳ２９の
処理を行う。この後、ステップＳ５３で、ＭＰＵ７は、
ＲＡＭ３２内に書き込まれたデータを確認し、バッファ
ＲＡＭ６内に書き込まれたセクタデータの内、ＲＡＭ３
２に書き込まれたデータのアドレスを除くすべてのデー
タ及びＲＡＭ３２に書き込まれたデータをＡＴＡコント
ロール部９に出力する。

【００４９】この後、図３のステップＳ３１及びステッ
プＳ３２の処理を行い、ステップＳ５４で、ＭＰＵ７
は、入出力回路部３１に対するデータ入出力の禁止を解
除し、ＩＣメモリカード３５がレディ状態であることを
示すＨｉｇｈレベルのビジー信号Ｂｕｓｙ＃を外部バス
１１を介してホストシステム装置２に出力して、本フロ
ーは終了する。

【００５０】図７は、本発明の実施の形態２におけるＩ
Ｃメモリカードの他の例を示した概略のブロック図であ
り、図７と図５との相違点のみ説明する。図７における
図５との相違点は、図５では、アドレスラッチ部５、入
出力回路部３１、ＲＡＭ３２、バッファＲＡＭ６、ＭＰ
Ｕ７及びＡＴＡコントロール部９が内部バス３３で接続
されていたが、図７では、アドレスラッチ部５、入出力
回路部３１、ＲＡＭ３２及びＭＰＵ７を内部バス４１で
接続し、バッファＲＡＭ６、ＭＰＵ７及びＡＴＡコント
ロール部９を図４の内部バス２２で接続したことにあ
る。なお、図７で示したＩＣメモリカードの動作は、図
５で示したＩＣメモリカードと同様であるのでその説明
を省略する。

【００５１】このように、本実施の形態２におけるＩＣ
メモリカードは、実施の形態１のデュアルポートＲＡＭ
の代わりに通常のＲＡＭ３２を使用した。このことによ
り、実施の形態１の効果に加えて、デュアルポートＲＡ
Ｍよりも安価な揮発性メモリを使用することができ、コ
ストの削減を図ることができる。

【００５２】

【発明の効果】請求項１に係るＩＣメモリカードは、制
御部により、外部のホストシステム装置から入力される
制御信号からメモリ部に対する所定のコマンドを生成し
て出力されると共に、ホストシステム装置から入力され
たアドレスデータの内、アドレスラッチ部から読み出し
たセクタアドレスデータをシリンダ・ヘッダ・セクタ情
報に変換した後、メモリ部における物理アドレス空間を
示すデータに変換してメモリ部に出力されるような構成
にした。このことから、コマンド入力を必要としないＳ
ＲＡＭ又はＥＥＰＲＯＭ等をメモリ部に使用したＩＣメ
モリカードのように、外部のホストシステム装置から入
力される制御信号によって、フラッシュメモリ等のコマ
ンド入力を必要とする不揮発性メモリで構成されたメモ
リ部の制御を行うことができる。このため、外部のホス
トシステム装置との互換性を高めることができる。

【００５３】請求項２に係るＩＣメモリカードは、請求
項１において、制御部により、外部のホストシステム装
置から入力されるカードイネーブル信号、アウトプット
イネーブル信号及びライトイネーブル信号からメモリ部
に対する所定のコマンドを生成して出力される。このこ
とから、コマンド入力を必要としないＳＲＡＭ又はＥＥ
ＰＲＯＭ等をメモリ部に使用したＩＣメモリカードのよ
うに、外部のホストシステム装置から入力されるカード
イネーブル信号、アウトプットイネーブル信号及びライ
トイネーブル信号によって、フラッシュメモリ等のコマ
ンド入力を必要とする不揮発性メモリで構成されたメモ
リ部の制御を行うことができる。このため、外部のホス
トシステム装置との互換性を高めることができる。

【００５４】請求項３に係るＩＣメモリカードは、請求
項１又は請求項２のいずれかにおいて、具体的には、ホ
ストシステム装置から入力される書き込みデータ、又は
上記メモリ部から読み出された読み出しデータを格納す
るサブメモリ部と、メモリ部における所望のセクタのデ
ータを一時的に格納するバッファメモリ部とを更に備
え、制御部は、サブメモリ部及びバッファメモリ部の制
御を行うと共に、サブメモリ部及びバッファメモリ部を
１セクタに対応させたセクタ内の各アドレスを設けて使
用する。このことから、コマンド入力を必要としないＳ
ＲＡＭ又はＥＥＰＲＯＭ等をメモリ部に使用したＩＣメ
モリカードのように、フラッシュメモリ等のコマンド入
力を必要とする不揮発性メモリで構成されたメモリ部の
制御を行うことができる。このため、外部のホストシス
テム装置との互換性を高めることができる。

【００５５】請求項４に係るＩＣメモリカードは、請求
項３において、具体的には、メモリ部からのデータ読み
出し時に、メモリ部から読み出されたセクタデータは、
サブメモリ部に格納され、該格納されたセクタデータか
らホストシステム装置は所望のデータを読み出すように
した。このことから、コマンド入力を必要としないＳＲ
ＡＭ又はＥＥＰＲＯＭ等をメモリ部に使用したＩＣメモ
リカードのように、フラッシュメモリ等のコマンド入力
を必要とする不揮発性メモリで構成されたメモリ部から
のデータ読み出しを行うことができる。このため、外部
のホストシステム装置との互換性を高めることができ
る。

【００５６】請求項５に係るＩＣメモリカードは、請求
項３又は請求項４のいずれかにおいて、具体的には、メ
モリ部へのデータ書き込み時に、データの書き込みを行
うセクタのデータをメモリ部からバッファメモリ部に格
納し、ホストシステム装置によってサブメモリ部に書き
込まれたデータと、該データを格納するアドレスのデー
タを除くバッファメモリ部に格納されたデータとをメモ
リ部に書き込むようにした。このことから、コマンド入
力を必要としないＳＲＡＭ又はＥＥＰＲＯＭ等をメモリ
部に使用したＩＣメモリカードのように、フラッシュメ
モリ等のコマンド入力を必要とする不揮発性メモリで構
成されたメモリ部へのデータ書き込みを行うことができ
る。このため、外部のホストシステム装置との互換性を
高めることができる。

【００５７】請求項６に係るＩＣメモリカードは、請求
項３から請求項５のいずれかにおいて、具体的には、バ
ッファメモリ部は、メモリ部の１セクタ分のメモリ容量
を有するようにした。このことから、メモリ部へのデー
タの書き込みをコマンド入力を必要としないＳＲＡＭ又
はＥＥＰＲＯＭ等をメモリ部に使用したＩＣメモリカー
ドのように行うことを、容易にすることができる。

【００５８】請求項７に係るＩＣメモリカードは、請求
項３から請求項６のいずれかにおいて、具体的には、サ
ブメモリ部は、メモリ部の１セクタ分のメモリ容量を有
するようにした。このことから、メモリ部からのデータ
読み出し及びメモリ部へのデータの書き込みをコマンド
入力を必要としないＳＲＡＭ又はＥＥＰＲＯＭ等をメモ
リ部に使用したＩＣメモリカードのように行うことを、
容易にすることができる。

【００５９】請求項８に係るＩＣメモリカードは、請求
項３から請求項７のいずれかにおいて、具体的には、サ
ブメモリ部をデュアルポートＲＡＭで形成した。このこ
とから、メモリ部からのデータ読み出し及びメモリ部へ
のデータの書き込みをコマンド入力を必要としないＳＲ
ＡＭ又はＥＥＰＲＯＭ等をメモリ部に使用したＩＣメモ
リカードのように行うことを、更に容易にすることがで
きる。

【００６０】請求項９に係るＩＣメモリカードは、請求
項３から請求項７のいずれかにおいて、具体的には、サ
ブメモリ部を、ホストシステム装置とのデータの入出力
を制御する入出力回路部と、データの格納を行う揮発性
メモリ部とで形成し、上記制御部は、該揮発性メモリ部
にアクセスする際、上記入出力回路部に対してホストシ
ステム装置とのデータの入出力を禁止した。このことか
ら、メモリ部からのデータ読み出し及びメモリ部へのデ
ータの書き込みをコマンド入力を必要としないＳＲＡＭ
又はＥＥＰＲＯＭ等をメモリ部に使用したＩＣメモリカ
ードのように行うことを、更に容易にすることができる
と共に、市販された一般的な揮発性メモリをサブメモリ
部に使用することができるため、コストの削減を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるＩＣメモリカ
ードの例を示した概略のブロック図である。

【図２】図１で示したＩＣメモリカード１におけるデ
ータ読み出し時の動作例を示したフローチャートであ
る。

【図３】図１で示したＩＣメモリカード１におけるデ
ータ書き込み時の動作例を示したフローチャートであ
る。

【図４】本発明の実施の形態１におけるＩＣメモリカ
ードの他の例を示した概略のブロック図である。

【図５】本発明の実施の形態２におけるＩＣメモリカ
ードの例を示した概略のブロック図である。

【図６】図５で示したＩＣメモリカード３５における
データ読み出し時の動作例を示したフローチャートであ
る。

【図７】本発明の実施の形態２におけるＩＣメモリカ
ードの他の例を示した概略のブロック図である。

【図８】従来のＩＣメモリカードの構成例を示した概
略のブロック図である。

【符号の説明】

１，３５ＩＣメモリカード、２ホストシステム装
置、３コネクタ、４デュアルポートＲＡＭ、５
アドレスラッチ部、６バッファＲＡＭ、７Ｍ
ＰＵ、８メモリ部、９ＡＴＡコントロール部、
３１入出力回路部、３２ＲＡＭ

Claims

【特許請求の範囲】

【請求項１】情報処理機器等からなるホストシステム
装置に接続して使用され、所定のコマンドで制御される
不揮発性メモリで構成されたデータ格納を行うメモリ部
を備えるＩＣメモリカードにおいて、ホストシステム装置から入力されるアドレスデータの
内、セクタアドレスを示すアドレスデータをラッチする
アドレスラッチ部と、ホストシステム装置から入力される制御信号に従って、
上記メモリ部に対する所定のコマンドを生成して出力す
る制御部とを備え、上記制御部は、アドレスラッチ部から読み出したセクタ
アドレスデータをメモリ部における物理アドレス空間を
示すデータに変換して上記メモリ部に出力することを特
徴とするＩＣメモリカード。
【請求項２】上記ホストシステム装置から入力される
制御信号は、ＩＣメモリカードを活性状態にするカード
イネーブル信号、アウトプットイネーブル信号及びライ
トイネーブル信号であることを特徴とする請求項１に記
載のＩＣメモリカード。
【請求項３】ホストシステム装置から入力される書き
込みデータ、又は上記メモリ部から読み出された読み出
しデータを格納する、揮発性メモリで形成されたサブメ
モリ部と、上記メモリ部における所望のセクタのデータ
を一時的に格納する、揮発性メモリで形成されたバッフ
ァメモリ部とを更に備え、上記制御部は、サブメモリ部
及びバッファメモリ部の制御を行うと共に、サブメモリ
部及びバッファメモリ部を１セクタに対応させたセクタ
内の各アドレスを設けて使用することを特徴とする請求
項１又は請求項２のいずれかに記載のＩＣメモリカー
ド。
【請求項４】上記制御部は、メモリ部からのデータ読
み出し時に、メモリ部から読み出したセクタデータを上
記サブメモリ部に格納し、上記ホストシステム装置は、
サブメモリ部からセクタ内における所望のデータを読み
出すことを特徴とする請求項３に記載のＩＣメモリカー
ド。
【請求項５】上記制御部は、メモリ部へのデータ書き
込み時に、上記アドレスラッチ部から読み出したセクタ
アドレスデータが示すセクタデータをメモリ部から読み
出して上記バッファメモリ部に格納し、ホストシステム
装置によって上記サブメモリ部に格納された書き込みデ
ータと、該書き込みデータを格納するアドレスのデータ
を除くバッファメモリ部に格納されたデータとをメモリ
部に書き込むことを特徴とする請求項３又は請求項４の
いずれかに記載のＩＣメモリカード。
【請求項６】上記バッファメモリ部は、メモリ部にお
ける１セクタ分のメモリ容量を有することを特徴とする
請求項３から請求項５のいずれかに記載のＩＣメモリカ
ード。
【請求項７】上記サブメモリ部は、メモリ部における
１セクタ分のメモリ容量を有することを特徴とする請求
項３から請求項６のいずれかに記載のＩＣメモリカー
ド。
【請求項８】上記サブメモリ部は、デュアルポートＲ
ＡＭで形成されることを特徴とする請求項３から請求項
７のいずれかに記載のＩＣメモリカード。
【請求項９】上記サブメモリ部は、ホストシステム装
置とのデータの入出力を制御する入出力回路部と、デー
タの格納を行う揮発性メモリ部とからなり、上記制御部
は、該揮発性メモリ部にアクセスする際、上記入出力回
路部に対してホストシステム装置とのデータの入出力を
禁止することを特徴とする請求項３から請求項７のいず
れかに記載のＩＣメモリカード