JP2007018403A - 異種インタフェース対応レジスタ - Google Patents
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Abstract
【課題】 異なるインタフェースを内蔵した電子機器にデバイスを接続するにあたり、いずれのインタフェースにも対応可能とし、外部端子数の削減及びコストの低減化に寄与することができる「異種インタフェース対応レジスタ」を提供すること。
【解決手段】 異なるインタフェース(SRAM/ATAPI)を内蔵した電子機器に接続可能なレジスタ20は、所要のデータを格納しておくためのレジスタ部24と、外部から供給される制御信号SELとSRAMインタフェース又はATAPIインタフェースから供給される信号群SIGとを入力する制御部21とを備える。この制御部21は、制御信号SELの設定された論理レベル(「0」又は「1」)に応じて、入力された信号群SIGからレジスタ部24を選択するための内部選択信号ICSを生成する。
【選択図】 図2
【解決手段】 異なるインタフェース(SRAM/ATAPI)を内蔵した電子機器に接続可能なレジスタ20は、所要のデータを格納しておくためのレジスタ部24と、外部から供給される制御信号SELとSRAMインタフェース又はATAPIインタフェースから供給される信号群SIGとを入力する制御部21とを備える。この制御部21は、制御信号SELの設定された論理レベル(「0」又は「1」)に応じて、入力された信号群SIGからレジスタ部24を選択するための内部選択信号ICSを生成する。
【選択図】 図2
Description
本発明は、データ転送を制御するインタフェース技術に係り、特に、データ転送方式の異なる複数のインタフェースを内蔵したマイクロコンピュータ等の電子機器にSRAMやHDD等の外部記憶装置(以下、単に「デバイス」ともいう。)を接続する際に有用な異種インタフェース対応レジスタに関する。
従来の技術では、ホストとなるマイクロコンピュータ(マイコン)に外部記憶装置(デバイス)を接続するには、各デバイスにそれぞれ専用のインタフェースを内蔵させる必要があった。そのインタフェースの形態として、現状の技術では、SRAMやフラッシュメモリ等のデバイスを接続する際に用いられるSRAMインタフェースと、HDDやDVD等のデバイスを接続する際に用いられるATAPI(AT Attachment Packet Interface)インタフェースの2種類が知られている。
図1は、従来技術に係るSRAMインタフェースとATAPIインタフェースを使用したデータ転送システムの構成を概略的に示したものである。図示の例では、SRAMインタフェース1aとATAPIインタフェース1bを内蔵したナビゲーションユニット(ホスト側電子機器)1に、それぞれ専用のSRAMインタフェース2a,4a又はATAPIインタフェース6b,8bを内蔵した各デバイス(SRAM2、フラッシュメモリ4、HDD6、DVD8)が、それぞれ対応するインタフェース及びバスを介してナビゲーションユニット1に接続されている。また、各デバイス2,4,6,8には、各インタフェース2a,4a,6b,8bに対応してそれぞれレジスタ3,5,7,9が設けられており、各レジスタには、当該デバイスにおいて所定の機能を実現する機能ブロック(図示せず)を制御するのに用いられるデータが格納されている。各レジスタ3,5,7,9は、それぞれ対応するインタフェース2a,4a,6b,8bを介して外部からアクセスされる。また、デバイスによっては、インタフェース、レジスタ及び機能ブロックの部分がLSI(チップ)の形態で実現されているものもある。
このように従来の技術では、各デバイス(LSI)をホスト側電子機器に接続するにはそれぞれ対応する専用のインタフェース(SRAM/ATAPI)を内蔵させる必要があり、言い換えると、ホスト側電子機器に内蔵されている特定のインタフェースに接続できるデバイス(LSI)は限定されていた。例えば、図1の例では、ナビゲーションユニット1のSRAMインタフェース1aに接続できるデバイスはSRAM2とフラッシュメモリ4に限られ、ATAPIインタフェース1bに接続できるデバイスはHDD6とDVD8に限られていた。
上記の従来技術に関連する技術としては、例えば、特許文献1に記載されるように、通信装置と通信回線の間に接続される変換アダプタにおいて、通信装置で通信可能な信号と通信回線で使用される信号の種類が異なる場合でも、それぞれに対応した信号での通信を可能とするようにしたものがある。
特開2002−290613号公報
上述したように、従来のSRAMインタフェースとATAPIインタフェースを使用したデータ転送システム(図1)では、SRAM/ATAPIインタフェースを内蔵したホスト側電子機器1に各デバイス2,4,6,8を接続するにはそれぞれ専用のインタフェース2a,4a,6b,8bを内蔵させる必要があったため、ホスト側電子機器1に接続可能なデバイスが限定されるといった不都合があった。つまり、接続できるデバイスの自由度が低く、その適用範囲が狭められるといった課題があった。
これに対処するには、例えば、ホスト側電子機器と同様に、各デバイス(LSI)にもSRAMインタフェースとATAPIインタフェースの両方を内蔵させることが考えられる。しかし、この方法では、内蔵した各インタフェース(SRAM/ATAPI)とホスト側電子機器とを接続する制御信号線が2倍になり、それに伴いLSIの外部端子数(ピン数)も増加するため、LSIのチップ外形が大きくなり、チップ単価のコストアップにつながるといった問題が生じる。また、各インタフェースに対応させてそれぞれレジスタも内蔵させる必要があり、各レジスタを制御するのに必要なロジック数がほぼ2倍になるため、チップ単価の上昇を招き、消費電力も増大するといった問題が生じる。
本発明は、かかる従来技術における課題に鑑み創作されたもので、異なるインタフェースを内蔵した電子機器にデバイスを接続するにあたり、いずれのインタフェースにも対応可能とし、外部端子数の削減及びコストの低減化に寄与することができる異種インタフェース対応レジスタを提供することを目的とする。
上記の従来技術の課題を解決するため、本発明によれば、データ転送方式の異なる第1のインタフェース及び第2のインタフェースを内蔵した電子機器に接続可能な異種インタフェース対応レジスタであって、所要のデータを格納しておくためのレジスタ部と、外部から供給される制御信号と前記第1のインタフェース又は第2のインタフェースから供給される信号群とを入力し、前記制御信号の設定された論理レベルに応じて、入力された信号群から前記レジスタ部を選択するための内部選択信号を生成する制御部とを備えたことを特徴とする異種インタフェース対応レジスタが提供される。
本発明に係る異種インタフェース対応レジスタによれば、制御部により、外部から供給される制御信号の設定された論理レベルに応じて、電子機器の第1、第2の異なるインタフェースのいずれか一方から供給される信号群を有効にし、その信号群から内部選択信号を生成してレジスタ部を選択するようにしている。つまり、制御部は、外部からの異なるインタフェースに対して共通かつ単一のインタフェースとして機能し、同一のレジスタ部を制御している。
これにより、従来の技術では外部からの異なるインタフェースに対してそれぞれ専用のインタフェースを備える必要があったものが、本発明では共通化した単一のインタフェースで済むため、この単一のインタフェース(制御部)と電子機器とを接続する制御信号線を共有することができる。その結果、外部端子数の削減及びそれに伴うコストの低減化を図ることが可能となる。
以下、本発明の実施の形態について、添付の図面を参照しながら説明する。
図2は本発明の一実施形態に係る異種インタフェース(SRAMインタフェース/ATAPIインタフェース)対応レジスタの要部の構成を示したものである。
本実施形態に係る異種インタフェース対応レジスタ20は、基本的には、SRAMインタフェースとATAPIインタフェースを内蔵したホスト側電子機器にSRAMやHDD等の外部記憶装置(デバイス)を接続してデータ転送システム(図6参照)を構築する場合に使用される。本実施形態では、異種インタフェース対応レジスタ20はLSIチップに内蔵され、このLSIチップの外部端子を介してホスト側電子機器に接続され、また、所望のデバイス(あるいはシステムの機能拡張のために新たに追加するデバイス)に組み込まれて使用される。
本実施形態に係る異種インタフェース対応レジスタ20は、基本的な構成として、所要のデータを格納しておくためのレジスタ部24と、外部からアクセスされるSRAMインタフェース又はATAPIインタフェースに応じてレジスタ部24の選択を制御するためのCS(チップセレクト)制御部21とを有している。さらに、異種インタフェース対応レジスタ20を内蔵しているLSIには、当該LSIの機能を実現する種々の回路(機能ブロック27)も内蔵されており、この機能ブロック27を制御するのに用いられるデータがレジスタ部24に格納されている。
CS制御部21は、本発明を特徴付ける機能ブロックであり、外部から供給される制御信号(CS選択信号SEL)と、ホスト側電子機器のSRAMインタフェース又はATAPIインタフェースから供給される信号群SIG(図示の例では、5本の制御信号線に相当し、当該チップ(LSI)を選択するための外部選択信号と、レジスタ部24内の格納領域を選択するためのアドレス信号を含む)とを入力し、CS選択信号SELの設定された論理レベルに応じて、入力された信号群SIGからレジスタ部24を選択するための内部選択信号ICSを生成するものである。つまり、CS制御部21は、外部からアクセスされるSRAMインタフェースとATAPIインタフェースのいずれにも対応できるように機能して、レジスタ部24をアクセスする。そして、これを実現するためにSRAMとATAPIに共通のロジック回路を備えており、さらに、CS選択信号SELと信号群SIGを入力するための外部端子(LSIピン)P1〜P6を備えている。
CS制御部21を構成するロジック回路は、図示のように2入力反転型のNOR(否定論理和)ゲート22と選択ゲート23からなっている。NORゲート22の一方の反転入力端には、いずれかのインタフェースから供給される信号群SIGに含まれる外部選択信号が外部端子P2を介して入力され、NORゲート22の他方の反転入力端には、信号群SIGに含まれるアドレス信号(SRAMインタフェースの場合)又は外部選択信号(ATAPIインタフェースの場合)が外部端子P3を介して入力される。また、NORゲート22の出力信号は、その一方の反転入力端に入力される外部選択信号と共に、選択ゲート23に入力される。この選択ゲート23は、外部端子P1を介して供給されるCS選択信号SELが論理的に低いレベル(「0」レベル)に設定されているときは、外部端子P2を介して入力された外部選択信号を内部選択信号ICSとして出力し、CS選択信号SELが論理的に高いレベル(「1」レベル)に設定されているときは、NORゲート22の出力信号、すなわち、外部端子P2を介して入力された外部選択信号又は外部端子P3を介して入力された外部選択信号を内部選択信号ICSとして出力する。
一方、レジスタ部24は、図示のように16の領域(レジスタ0〜レジスタ15)に分割された格納領域25と、各レジスタ0〜15のうちいずれかを選択するためのデコード回路26とを有している。各レジスタ0〜15には、上記の機能ブロック27を制御するのに用いられるデータが格納されている。レジスタ部24(デコード回路26)では、CS制御部21から出力された内部選択信号ICSがアクティブ状態(「0」レベル)のときに、選択されたこと(アクセス)を検出し、入力された4ビットのアドレス信号ADDをデコードしてレジスタ0〜レジスタ15のうちいずれかの格納領域25を選択する。
なお、図2の構成では本発明の要旨と直接関係しないので図示を省略しているが、実際には、ホスト側電子機器(SRAMインタフェース又はATAPIインタフェース)あるいは内部の機能ブロック27からレジスタ部24に対してデータの書き込み及び読み出しを制御するための制御信号線や、LSI(異種インタフェース対応レジスタ20)側からホスト側電子機器に対してデータを転送するための信号線等が設けられている。
次に、本実施形態に係る異種インタフェース対応レジスタ20をホスト側電子機器に接続した場合の構成について、図3及び図4を参照しながら説明する。
図3は異種インタフェース対応レジスタ20をナビゲーションユニット10(ホスト側電子機器)のSRAMインタフェース10aに接続した場合の構成、図4は異種インタフェース対応レジスタ20をナビゲーションユニット10のATAPIインタフェース10bに接続した場合の構成をそれぞれ示している。なお、外部端子P1〜P6(図2)と機能ブロック27(図2)については図示を省略している。
本実施形態の異種インタフェース対応レジスタ20をSRAMインタフェース10aに接続する場合には(図3参照)、CS制御部21に供給する制御信号(CS選択信号SEL)をグランドレベル(論理レベル=「0」レベル)に設定する。この設定により、CS制御部21は、上述したように外部端子P2を介して入力された外部選択信号(図3の例では、CS)を内部選択信号ICSとして生成し、レジスタ部24のデコード回路26に出力する。また、外部端子P3〜P6を介して入力されたアドレス信号(図3の例では、A5〜A2)は、CS制御部21を通してレジスタ部24のデコード回路26に入力されると共に、最上位ビットのアドレス信号A5についてはNORゲート22の他方の反転入力端にも入力される。
一方、本実施形態の異種インタフェース対応レジスタ20をATAPIインタフェース10bに接続する場合には(図4参照)、CS制御部21に供給する制御信号(CS選択信号SEL)を所定の電圧レベルVcc(論理レベル=「1」レベル)に設定する。この設定により、CS制御部21は、上述したように外部端子P2を介して入力された外部選択信号(図4の例では、CS0)又は外部端子P3を介して入力された外部選択信号(図4の例では、CS1)を内部選択信号ICSとして生成し、レジスタ部24のデコード回路26に出力する。また、外部端子P4〜P6を介して入力されたアドレス信号(図4の例では、A2〜A0)は、外部選択信号CS1と共に、CS制御部21を通してレジスタ部24のデコード回路26に入力される。
図5は、レジスタ部24において行うアドレスデコードの一例を示したものである。図示の例では、レジスタ部24内の16の格納領域(レジスタ0〜レジスタ15)を選択するための4ビットの信号(SRAMインタフェースの場合はアドレス〔5〜2〕信号、ATAPIインタフェースの場合はCS1信号とアドレス〔2〜0〕信号)の組合せを示している。ここに、アドレス〔5〜2〕信号は、図3においてアドレス信号A5〜A2に対応し、CS1信号及びアドレス〔2〜0〕信号は、図4において外部選択信号CS1及びアドレス信号A2〜A0にそれぞれ対応する。レジスタ部24内の各レジスタ0〜15を選択するために用いるSRAMインタフェース10aのアドレス〔5〜2〕信号と、ATAPIインタフェース10bのCS1信号及びアドレス〔2〜0〕信号は、各インタフェースのそれぞれ対応する4本の制御信号線(図3、図4参照)に対応している。
図5に示したように、SRAM/ATAPIの各インタフェース10a,10bのそれぞれ対応する制御信号(アドレス〔5〜2〕信号と、CS1信号及びアドレス〔2〜0〕信号)は、各ビットの組合せが同じ条件でデコードすることができる。例えば、レジスタ2を選択する場合、いずれのインタフェースからも同じビットの組合せ「0010」でデコードすることができる。このため、CS制御部21において内部選択信号ICSを生成するだけで、SRAMインタフェース10aとATAPIインタフェース10bのいずれからもレジスタ部24内の同一の格納領域(レジスタ0〜15)をアクセスすることが可能となる。このとき、SRAMインタフェース10aからの指示(外部選択信号CS)とATAPIインタフェースからの指示(外部選択信号CS0,CS1)のいずれに基づいて内部選択信号ICSを生成するかは、外部から供給されるCS選択信号SELの設定された論理レベル(「0」又は「1」)に応じて決定される。本実施形態では、図3に示したようにCS選択信号SELが「0」レベルに設定されたときはSRAMインタフェース10aからの外部選択信号CSが有効となり、図4に示したようにCS選択信号が「1」レベルに設定されたときはATAPIインタフェース10bからの外部選択信号CS0,CS1が有効となる。
以上説明したように、本実施形態に係る異種インタフェース対応レジスタ20の構成によれば、CS制御部21において、外部から供給されるCS選択信号SELとナビゲーションユニット10のSRAMインタフェース10a又はATAPIインタフェース10bから供給される信号群SIG(図2)とを入力し、CS選択信号SELの設定された論理レベル(「0」又は「1」)に応じて、入力された信号群から内部選択信号ICSを生成してレジスタ部24を選択し、さらにアドレス信号ADDのデコードに基づいて各レジスタ0〜15のうちいずれかを選択するようにしている。つまり、CS制御部21は、外部からの異なるインタフェース(SRAM/ATAPI)に対して共通かつ単一のインタフェースとして機能し、同一のレジスタ部24を制御している。
これにより、従来の技術では外部からの異なるインタフェースに対してそれぞれ専用のインタフェース(SRAM/ATAPI)を備える必要があったものが、本実施形態では共通化した単一のインタフェースで済むため、この単一のインタフェース(CS制御部21)とナビゲーションユニット10(ホスト側電子機器)とを接続する制御信号線を共有することができ、その数をほぼ1/2に削減することができる。その結果、ピン数(外部端子数)を削減することができ、また、ピン数の削減によりLSIのチップ外形を小さくできるため、チップ単価のコストダウンを図ることが可能となる。
また、CS制御部21を構成するロジック回路22,23の構成を共通化することでインタフェースとなるブロック(CS制御部21)が単一になるため、従来のようにSRAMインタフェースとATAPIインタフェースに対応させてそれぞれレジスタを設ける場合と比べて、レジスタ部24を制御するのに必要なロジック数をほぼ1/2に削減することができる。さらに、ロジック数の削減により従来よりもチップ単価を安くすることができ、消費電力の低減にも寄与することができる。
また、ホスト側電子機器のSRAMインタフェース10aとATAPIインタフェース10bのいずれにも対応できるように共通のロジック回路22,23を備えたインタフェース(CS制御部21)を同じLSIに内蔵しているので、このLSIを介して接続可能なデバイスの適用範囲を広くする(つまり、接続し得るデバイスの自由度を高める)ことができる。その一例を図6に示す。
図6は、本実施形態に係る異種インタフェース対応レジスタ20をデータ転送システムに適用した場合の構成例を概略的に示したものである。図中、(a)に示す例では、ナビゲーションユニット10のSRAMインタフェース10aに新たなデバイス(外部記憶装置)としてDVD35を接続するために異種インタフェース対応レジスタ20を介在させた場合の構成を示しており、(b)に示す例では、同じ外部記憶装置(DVD)35をナビゲーションユニット10のATAPIインタフェース10bに接続するために異種インタフェース対応レジスタ20を介在させた場合の構成を示している。
10…ナビゲーションユニット(ホスト側電子機器)、
10a…SRAMインタフェース、
10b…ATAPIインタフェース、
20…異種インタフェース対応レジスタ、
21…CS制御部、
22,23…ロジック回路、
24…レジスタ部、
25…格納領域(レジスタ0〜レジスタ15)、
26…デコード回路、
27…機能ブロック、
31〜35…デバイス(外部記憶装置)、
ADD,A5〜A2,A2〜A0…アドレス信号、
CS,CS0,CS1…外部選択信号、
ICS…内部選択信号、
P1〜P6…外部端子(LSIピン)、
SEL…CS選択信号(制御信号)、
SIG…(各インタフェースから供給される)信号群。
10a…SRAMインタフェース、
10b…ATAPIインタフェース、
20…異種インタフェース対応レジスタ、
21…CS制御部、
22,23…ロジック回路、
24…レジスタ部、
25…格納領域(レジスタ0〜レジスタ15)、
26…デコード回路、
27…機能ブロック、
31〜35…デバイス(外部記憶装置)、
ADD,A5〜A2,A2〜A0…アドレス信号、
CS,CS0,CS1…外部選択信号、
ICS…内部選択信号、
P1〜P6…外部端子(LSIピン)、
SEL…CS選択信号(制御信号)、
SIG…(各インタフェースから供給される)信号群。
Claims (6)
- データ転送方式の異なる第1のインタフェース及び第2のインタフェースを内蔵した電子機器に接続可能な異種インタフェース対応レジスタであって、
所要のデータを格納しておくためのレジスタ部と、
外部から供給される制御信号と前記第1のインタフェース又は第2のインタフェースから供給される信号群とを入力し、前記制御信号の設定された論理レベルに応じて、入力された信号群から前記レジスタ部を選択するための内部選択信号を生成する制御部とを備えたことを特徴とする異種インタフェース対応レジスタ。 - 前記第1のインタフェース及び第2のインタフェースは、それぞれSRAMインタフェース及びATAPIインタフェースであることを特徴とする請求項1に記載の異種インタフェース対応レジスタ。
- 前記制御部は、前記第1のインタフェースから供給される信号群に含まれる外部選択信号又は前記第2のインタフェースから供給される信号群に含まれる外部選択信号を前記制御信号の設定された論理レベルに応じて選択し、該選択した外部選択信号を前記内部選択信号として出力するロジック回路を有することを特徴とする請求項1に記載の異種インタフェース対応レジスタ。
- 前記制御部は、前記制御信号を入力するための端子と、前記信号群を入力するための複数の入力端子とを有し、該複数の入力端子は、前記第1のインタフェースと前記第2のインタフェースのそれぞれ対応する複数の制御信号線に対応して設けられていることを特徴とする請求項1に記載の異種インタフェース対応レジスタ。
- 前記レジスタ部は、前記内部選択信号がアクティブ状態のときに前記信号群に含まれるアドレス信号をデコードするデコード回路を有し、該デコード結果に基づいて複数の格納領域のうちいずれかの領域を選択することを特徴とする請求項1に記載の異種インタフェース対応レジスタ。
- LSIチップに内蔵されていることを特徴とする請求項1に記載の異種インタフェース対応レジスタ。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20210012051A1 (en) * | 2020-09-25 | 2021-01-14 | Intel Corporation | Circuit design visibility in integrated circuit devices |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01205222A (ja) * | 1988-02-10 | 1989-08-17 | Nec Eng Ltd | コネクタ共用化装置 |
JPH0567028A (ja) * | 1991-09-06 | 1993-03-19 | Toshiba Corp | 情報処理装置 |
JPH11154209A (ja) * | 1997-11-21 | 1999-06-08 | Mitsubishi Electric Corp | Icメモリカード |
JP2000155630A (ja) * | 1998-11-19 | 2000-06-06 | Mitsumi Electric Co Ltd | インターフェース制御装置および光ディスク装置 |
JP2000207132A (ja) * | 1999-01-20 | 2000-07-28 | Canon Inc | メモリ制御装置およびメモリ制御方法およびコンピュ―タが読み出し可能なプログラムを格納した記憶媒体 |
JP2001256723A (ja) * | 2000-03-15 | 2001-09-21 | Matsushita Electric Ind Co Ltd | Dvd再生装置 |
JP2004029963A (ja) * | 2002-06-21 | 2004-01-29 | Canon Inc | デバイス接続用インタフェース装置 |
-
2005
- 2005-07-11 JP JP2005201129A patent/JP2007018403A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01205222A (ja) * | 1988-02-10 | 1989-08-17 | Nec Eng Ltd | コネクタ共用化装置 |
JPH0567028A (ja) * | 1991-09-06 | 1993-03-19 | Toshiba Corp | 情報処理装置 |
JPH11154209A (ja) * | 1997-11-21 | 1999-06-08 | Mitsubishi Electric Corp | Icメモリカード |
JP2000155630A (ja) * | 1998-11-19 | 2000-06-06 | Mitsumi Electric Co Ltd | インターフェース制御装置および光ディスク装置 |
JP2000207132A (ja) * | 1999-01-20 | 2000-07-28 | Canon Inc | メモリ制御装置およびメモリ制御方法およびコンピュ―タが読み出し可能なプログラムを格納した記憶媒体 |
JP2001256723A (ja) * | 2000-03-15 | 2001-09-21 | Matsushita Electric Ind Co Ltd | Dvd再生装置 |
JP2004029963A (ja) * | 2002-06-21 | 2004-01-29 | Canon Inc | デバイス接続用インタフェース装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20210012051A1 (en) * | 2020-09-25 | 2021-01-14 | Intel Corporation | Circuit design visibility in integrated circuit devices |
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