JP2000155630A - インターフェース制御装置および光ディスク装置 - Google Patents

Abstract

(57)【要約】 【課題】制御基板上のどちらの面に配置しても、配線を
交差させることなくコネクタに接続することができるイ
ンターフェース制御装置、および、これを利用する光デ
ィスク装置を提供する。 【解決手段】インターフェース制御装置６０は、制御基
板６１上に実装されたコネクタ６２と内部回路６３との
間に配置して使用される切替回路６４を有する。コネク
タ６２は、標準化されたインターフェース規格によっ
て、その機能的な端子配列があらかじめ決定されてい
る。切替回路６４は、切替信号に応じて、第２の端子６
６の持つ機能の配列順序を、これに各々対応するコネク
タ６２の端子の配列順序に対して同一の配列順序または
その反対の配列順序に切り替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、端子の機能的な配
列が固定されているコネクタを介して機器同士を接続す
る際に用いられるインターフェース制御装置、および、
このインターフェース制御装置を利用する光ディスク装
置に関するものである。

【０００２】

【従来の技術】例えばＣＤ−ＲＯＭドライブ装置等の光
ディスク装置とパーソナルコンピュータとを接続する際
に使用されるコネクタの機能的な端子配列（ピン配列）
は、ＡＴＡＰＩ（AT Attachment Packet Interface）や
ＳＣＳＩ（Small Computer System Interface ）等の標
準化されたインターフェース規格によってあらかじめ決
定されている。すなわち、コネクタの各端子（ピン）に
接続されるべき信号の機能は決められており、標準化さ
れた規格との互換性を保つためにはコネクタの機能的な
端子配列を自由に変更することはできない。

【０００３】以下、インターフェース規格として、コネ
クタの端子数が４０本であるＡＴＡＰＩを使用した場合
を例に挙げて説明を行う。

【０００４】図１１（ａ）は、前述の光ディスク装置を
制御するプリント配線基板（ＰＣＢ）等の制御基板を示
す概念図、図１１（ｂ）および（ｃ）は、従来のインタ
ーフェースＬＳＩ（Ｉ／Ｆ ＬＳＩ）の使用例を示す概
念図である。

【０００５】図１１（ａ）に示すように、コネクタ６２
は、制御基板６１の一方の面、ここでは図１１（ａ）中
上側の面に実装されている。このコネクタ６２に接続さ
れるべき信号を発生したり処理する内部回路であるイン
ターフェースＬＳＩ（Ｉ／ＦＬＳＩ）８４は、制御基板
６１の一方の面（図１１（ａ）中実線で示す）、すなわ
ちコネクタ６２が実装されている側の面（以下、単に
「コネクタ６２側の面」と言う）、または他方の面（図
１１（ａ）中２点鎖線で示す）、すなわちコネクタ６２
が実装されていない側の面（以下、単に「コネクタ６２
と反対側の面」と言う）のどちらにも配置することがで
きる。

【０００６】通常、従来のインターフェースＬＳＩ８４
の端子配列は、コネクタ６２の端子の配列順序に対して
同一の配列順序となるよう設計される。

【０００７】したがって、図１１（ｂ）に示すように、
インターフェースＬＳＩ８４を制御基板６１のコネクタ
６２側の面に配置する場合には、コネクタ６２の１番の
端子（ピン）に対してインターフェースＬＳＩ８４の１
番の端子、以下同様に、２番の端子に対して２番の端
子、・・・、４０番の端子に対して４０番の端子という
ように、インターフェースＬＳＩ８４の各端子とこれに
各々対応するコネクタ６２の端子とを配線を交差させる
ことなく接続することができる。

【０００８】ところが、設計の都合上、インターフェー
スＬＳＩ８４を制御基板６１のコネクタ６２と反対側の
面に配置させなければならない場合や、配置させたい場
合がある。

【０００９】このような場合には、図１１（ｃ）に示す
ように、コネクタ６２の１番の端子に対してインターフ
ェースＬＳＩ８４の４０番の端子、以下同様に、２番の
端子に対して３９番の端子、・・・、４０番の端子に対
して１番の端子というように、インターフェースＬＳＩ
８４の各端子とこれに各々対応するコネクタ６２の端子
とを配線を交差させて接続する必要があり、現実的に
は、各パターン配線を交差させる際これらが導通しない
ように、制御基板６１に複数のスルーホール（図示せ
ず）を形成して、半数以上の端子に対応するパターン配
線を前記スルーホールを介して制御基板６１のコネクタ
６２と反対側の面からコネクタ６０側の面に引き回して
配線している。

【００１０】このため、制御基板６１のパターン配線の
設計に手間がかかるとともに、その設計に要する時間が
増大する。

【００１１】また、パターン配線の専有面積が増大して
制御基板６１の面積が大きくなり、コストが増大すると
いう欠点がある。

【００１２】

【発明が解決しようとする課題】本発明の目的は、制御
基板上のどちらの面に配置しても、配線を交差させるこ
となくコネクタに接続することができるインターフェー
ス制御装置、および、これを利用する光ディスク装置を
提供することにある。

【００１３】

【課題を解決するための手段】このような目的は、下記
（１）〜（７）の本発明により達成される。

【００１４】（１） 端子配列が機能的に固定されてい
るコネクタの各端子にそれぞれ接続され、その配列が固
定されている複数の端子と、前記複数の端子の持つ機能
の配列順序を、前記コネクタの端子の配列順序に対して
同一の配列順序またはその反対の配列順序に切り替える
切替回路とを有することを特徴とするインターフェース
制御装置。

【００１５】（２） 前記切替回路は、切替信号が入力
される外部切替端子を有し、前記切替信号により、前記
複数の端子の持つ機能の配列順序を切り換えるよう構成
されている上記（１）に記載のインターフェース制御装
置。

【００１６】（３） 前記切替回路は、内部レジスタを
有し、該内部レジスタの設定により、前記複数の端子の
持つ機能の配列順序を切り換えるよう構成されている上
記（１）に記載のインターフェース制御装置。

【００１７】（４） さらに、デコーダおよび／または
エンコーダとしての機能を有する上記（１）ないし
（３）のいずれかに記載のインターフェース制御装置。

【００１８】（５） 端子配列が機能的に固定されてい
るコネクタと、該コネクタの各端子にそれぞれ接続され
る端子を備えた内部回路との間に配置され、該内部回路
の端子またはそれに対応する端子の配列順序を、前記コ
ネクタの端子の配列順序に対して同一の配列順序または
その反対の配列順序に切り替える切替回路を有すること
を特徴とするインターフェース制御装置。

【００１９】（６） 前記内部回路と一体型または分離
型に構成されている上記（５）に記載のインターフェー
ス制御装置。

【００２０】（７） 端子配列が機能的に固定されてい
るコネクタと、上記（１）ないし（６）のいずれかに記
載のインターフェース制御装置と、光ディスクを装着し
て回転させる回転駆動機構と、光学ヘッドとを有し、前
記光学ヘッドを介して前記光ディスクを記録および／ま
たは再生するよう構成されていることを特徴とする光デ
ィスク装置。

【００２１】

【発明の実施の形態】以下、本発明のインターフェース
制御装置および光ディスク装置を添付図面に示す好適実
施例に基づいて詳細に説明する。

【００２２】図１は、本発明のインターフェース制御装
置の実施例を示すブロック概念図である。

【００２３】同図に示すように、インターフェース制御
装置（インターフェース制御回路（ＩＣ））６０は、端
子配列（ピン配列）が機能的に固定されているコネクタ
６２を介して所定の機器同士を接続する際に用いられる
ものであり、プリント配線基板（ＰＣＢ）等の制御基板
６１上に実装されたコネクタ６２と内部回路６３との間
に配置して使用される切替回路６４を有している。

【００２４】コネクタ６２は、既に述べたように、例え
ばＡＴＡＰＩ（AT Attachment Packet Interface）やＳ
ＣＳＩ（Small Computer System Interface ）等の標準
化されたインターフェース規格によって、その機能的な
端子配列があらかじめ決定（固定）されているものであ
る。

【００２５】内部回路６３は、コネクタ６２の各端子に
接続されるべき信号やそれに対応する信号を発生したり
処理するために、制御基板６１上に実装されるマイクロ
プロセッサやデコーダ等の回路ブロックを概念的に示し
たものであり、コネクタ６２の各端子に各々対応して接
続されるべき複数の端子を有する。この内部回路６３の
各端子は、基本的に、内部回路６３の端子とこれに各々
対応するコネクタ６２の端子とを、それぞれ、パターン
配線を交差させることなく接続できるように、コネクタ
６２の端子の配列順序に対して同一の配列順序に配置さ
れている。

【００２６】切替回路６４は、前記内部回路６３の端子
の配列順序、すなわち、後述する第２の端子６６の配列
順序（第２の端子６６の持つ機能の配列順序）を、これ
に各々対応するコネクタ６２の端子の配列順序に対して
同一の配列順序またはその反対の配列順序に切り替える
回路であり、内部回路６３の各端子に各々対応する第１
の端子６５と、コネクタ６２の各端子に各々対応する第
２の端子６６と、切替信号が入力される外部切替端子６
７とを有している。なお、前記第２の端子６６がインタ
ーフェース制御装置６０の端子である。

【００２７】前記切替信号は、外部切替端子６７を制御
基板６１上で電源レベル（ハイレベル）またはグランド
レベル（ローレベル）に接続することにより与えられ、
切替回路６４は、前記切替信号のレベルに応じて内部回
路６３の端子の配列順序、すなわち、第２の端子６６の
配列順序（第２の端子６６の持つ機能の配列順序）を切
り替える。例えば、本実施例の場合、切替回路６４は、
切替信号がハイレベルであれば、内部回路６３の端子の
配列順序、すなわち、第２の端子６６の配列順序（第２
の端子６６の持つ機能の配列順序）を、これに各々対応
するコネクタ６２の端子の配列順序に対して反対の配列
順序に切り替え、ローレベルであれば、前記コネクタ６
２の端子の配列順序に対して同一の配列順序に切り替え
る。

【００２８】なお、本発明のインターフェース制御装置
は、これに限定されず、例えば、外部切替端子６７を設
ける代りに切替信号を保持する内部レジスタを設け、こ
の内部レジスタに保持される切替信号としてハイレベル
またはローレベルを設定することにより、内部回路６３
の端子の配列順序、すなわち、第２の端子６６の配列順
序（第２の端子６６の持つ機能の配列順序）を切り替え
るようにしてもよい。

【００２９】ここで、前記切替回路６４について、ＡＴ
ＡＰＩに準拠したインターフェース制御回路およびコネ
クタを用いた場合の一例を挙げて具体的に説明する。

【００３０】図２は、インターフェース制御装置６０の
端子配列を、ＡＴＡＰＩに準拠したコネクタの端子の配
列順序に対して、同一の配列順序およびその反対の配列
順序とした場合の両者の関係を示す対応表である。

【００３１】既に述べたように、ＡＴＡＰＩに準拠した
コネクタ６２の端子数は４０本であるが、図２に示す対
応表には、信号として使用していない端子やグランド端
子等の端子を除き、信号として有効な３１本の端子だけ
を示してある。すなわち、この対応表における端子番号
は、インターフェース制御装置６０の前記有効な３１本
の端子の配列順序を連続的に（連続番号で）示したもの
である。

【００３２】対応表の左側の‘通常の端子配列’の部分
は、インターフェース制御装置６０の端子配列（端子の
持つ機能の配列順序）を、ＡＴＡＰＩに準拠したコネク
タ６２の端子の配列順序と同一の配列順序（以下、単に
「同一の配列順序」と言う）とした場合を示し、対応表
の右側の‘切替え後の端子配列’の部分は、前記コネク
タ６２の端子の配列順序に対して反対の配列順序（以
下、単に「反対の配列順序」と言う）とした場合を示
す。

【００３３】この対応表に示すように、切替え後の端子
配列における端子の配列順序は、通常の端子配列におけ
る端子の配列順序と反対になる。すなわち、切替え後の
端子配列における１番〜３１番の端子の持つ機能は、そ
れぞれ、通常の端子配列における３１番〜１番の端子の
持つ機能と一致する。

【００３４】ここで、対応表中の名称は、各々の端子配
列の場合に各々の端子に割り当てられる信号の名称を示
す。また、対応表中の形式は、端子の入出力の形式、例
えばＩは入力端子、Ｉ／Ｏ［ＴＳ］はトライステート型
の入出力端子、Ｏ［ＴＳ］はトライステート型の出力端
子、Ｏ［ＯＣ］はオープンコレクタ型の出力端子である
ことを示す。

【００３５】また、対応表中の切替え状態は、‘通常の
端子配列’と‘切替え後の端子配列’との間の切替えの
パターンを示す。

【００３６】対応表に示すように、１番〜３１番の端子
の持つ機能の配列順序をそれと反対の配列順序に切り替
える場合、すなわち、１番〜３１番の端子をそれぞれ３
１番〜１番の端子に切り替える場合、例えば１番の端子
の機能（名称、形式）を名称「ＲＥＳＥＴ＿」、形式
「Ｉ」から名称「ＤＡＳＰ＿」、形式「Ｏ［ＯＣ］」に
切り替える必要がある。すなわち、入力端子Ｉをオープ
ンコレクタ型の出力端子Ｏ［ＯＣ］に切り替える必要が
あり、対応表では、この場合を切替え状態１とする。

【００３７】また、トライステート型の入出力端子Ｉ／
Ｏ［ＴＳ］を入力端子Ｉ、トライステート型の出力端子
Ｏ［ＴＳ］、オープンコレクタ型の出力端子Ｏ［ＯＣ］
およびトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］に
切り替える必要があり、対応表では、これらの場合をそ
れぞれ切替え状態２，３，４および５とする。

【００３８】また、トライステート型の出力端子Ｏ［Ｔ
Ｓ］をトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］に
切り替える必要があり、対応表では、この場合を切替え
状態６とする。

【００３９】また、入力端子Ｉをトライステート型の入
出力端子Ｉ／Ｏ［ＴＳ］に切り替える必要があり、対応
表では、この場合を切替え状態７とする。

【００４０】また、オープンコレクタ型の出力端子Ｏ
［ＯＣ］をトライステート型の入出力端子Ｉ／Ｏ［Ｔ
Ｓ］および入力端子Ｉに切り替える必要があり、対応表
では、これらの場合をそれぞれ切替え状態８および９と
する。

【００４１】図３、図４、図５、図６および図７は、切
替回路６４の構成例を示す回路図である。

【００４２】これらの図に示すように、この切替回路６
４は、図２に示す端子配列の対応表の切替え状態１〜９
にしたがってその回路を構成した場合の一例を示すもの
である。

【００４３】図３〜図７中左側の端子８５は、それぞ
れ、この切替回路６４の第１の端子６５に相当し、Ｉ，
Ｏ，Ｉ／Ｏ（Ｉ）およびＩ／Ｏ（Ｏ）は、それぞれ、入
力端子に対応する入力信号、出力端子に対応する出力信
号、入出力端子に対応する入力信号および出力信号であ
る。

【００４４】また、図３〜図７中右側の端子８６は、そ
れぞれ、切替回路６４の第２の端子６６に相当する。

【００４５】また、ＨＴＮは、それぞれ、切替回路６４
の外部切替端子６７に入力される切替信号であり、本実
施例では、前述したように、この切替信号ＨＴＮがロー
レベルの場合に、端子配列を同一の配列順序にし、ハイ
レベルの場合に、端子配列を反対の配列順序にするよう
構成されている。

【００４６】また、Ａ，Ｂ，Ｃ，Ｄは、それぞれ、この
切替回路６４の入出力を制御する制御信号である。

【００４７】図３に示す切替回路は、切替え状態１に対
応して入力端子Ｉをオープンコレクタ型の出力端子Ｏ
［ＯＣ］に切り替えるもので、入力部となる入力バッフ
ァ６８およびＡＮＤゲート７１と、出力部となるＮＡＮ
Ｄゲート７２およびオープンコレクタ型の出力バッファ
６９とを有する。

【００４８】ここで、入力部において、ＡＮＤゲート７
１には、切替信号ＨＴＮおよび入力バッファ６８を介し
て切替回路の端子８６からの入力信号が入力され、その
出力は入力信号Ｉとして内部回路６３に入力される。

【００４９】一方、出力部では、ＮＡＮＤゲート７２に
切替信号ＨＴＮおよび出力信号Ｏが入力され、その出力
は出力バッファ６９に入力される。すなわち、出力信号
Ｏは、ＮＡＮＤゲート７２と出力バッファ６９を介して
切替回路の端子８６から出力される。

【００５０】この切替回路においては、まず、切替信号
ＨＴＮをハイレベルとした時、入力部のＡＮＤゲート７
１の出力、すなわち、内部回路６３に供給される入力信
号Ｉは、切替回路の端子８６の電圧レベルに係らずロー
レベルに固定される。これに対し、出力部のＮＡＮＤゲ
ート７２からは出力信号Ｏが出力され、この出力信号Ｏ
がローレベルの時は、出力バッファ６９によって切替回
路の端子８６からオープンコレクタ型ローレベルが出力
され、前記出力信号Ｏがハイレベルの時は、出力バッフ
ァ６９は切替回路の端子８６から電気的に切り離され
る。すなわち、切替回路（切替回路の端子８６）は、オ
ープンコレクタ型の出力端子Ｏ［ＯＣ］として機能す
る。

【００５１】一方、切替信号ＨＴＮをローレベルとした
時、出力部のＮＡＮＤゲート７２からは出力信号Ｏの電
圧レベルに係らずハイレベルの信号が出力され、出力バ
ッファ６９は切替回路の端子８６から電気的に切り離さ
れる。これに対し、入力部のＡＮＤゲート７１からは、
切替回路の端子８６からの入力信号が出力されて内部回
路６３に供給される。すなわち、切替回路は、入力端子
Ｉとして機能する。

【００５２】なお、切替え状態９に対応してオープンコ
レクタ型の出力端子Ｏ［ＯＣ］を入力端子Ｉに切り替え
る場合には、図３に示す切替回路において、ＡＮＤゲー
ト７１、ＮＡＮＤゲート７２に入力される切替信号ＨＴ
Ｎの極性（ハイレベル／ローレベル）を反転させたもの
となるので、ここではその説明および図示を省略する。

【００５３】図４に示す切替回路は、切替え状態２に対
応してトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］を
入力端子Ｉに切り替えるもので、入力部は、入力バッフ
ァ６８および２つのＡＮＤゲート７３，７４を有し、出
力部は、ＡＮＤゲート７５およびトライステート型の出
力バッファ７０を有する。

【００５４】ここで、入力部において、ＡＮＤゲート７
３には、切替信号ＨＴＮ、制御信号Ｂおよび入力バッフ
ァ６８を介して切替回路の端子８６からの入力信号が入
力され、その出力は入力信号Ｉ／Ｏ（Ｉ）として内部回
路６３に入力される。また、ＡＮＤゲート７４には、切
替信号ＨＴＮおよび入力バッファ６８を介して切替回路
の端子８６からの入力信号が入力され、その出力は入力
信号Ｉとして内部回路６３に入力される。

【００５５】一方、出力部では、ＡＮＤゲート７５に切
替信号ＨＴＮおよび制御信号Ａが入力され、その出力は
出力バッファ７０の出力制御入力端子に入力される。ま
た、出力信号Ｉ／Ｏ（Ｏ）は、出力バッファ７０を介し
て切替回路の端子８６から出力される。

【００５６】この切替回路においては、まず、切替信号
ＨＴＮをハイレベルとした時、入力部のＡＮＤゲート７
３の出力である入力信号Ｉ／Ｏ（Ｉ）はローレベルに固
定される。また、入力部のＡＮＤゲート７４からは、切
替回路の端子８６からの入力信号が出力されて内部回路
６３に供給される。これに対し、出力部のＡＮＤゲート
７５の出力はローレベルに固定され、出力バッファ７０
は切替回路の端子８６から電気的に切り離される。すな
わち、切替回路は、入力端子Ｉとして機能する。

【００５７】一方、切替信号ＨＴＮをローレベルとした
時、入力部のＡＮＤゲート７４の出力はローレベルに固
定される。これに対し、入力部のＡＮＤゲート７３から
は、制御信号Ｂがハイレベルの時に、切替回路の端子８
６からの入力信号が出力され、入力信号Ｉ／Ｏ（Ｉ）と
して内部回路６３に供給される。また、制御信号Ｂがロ
ーレベルの時には、ＡＮＤゲート７３の出力である入力
信号Ｉ／Ｏ（Ｉ）は、切替回路の端子８６からの入力信
号に係らずローレベルに固定される。また、出力部のＡ
ＮＤゲート７５からは制御信号Ａが出力され、出力バッ
ファ７０の出力は制御信号Ａによって制御される。制御
信号Ａがハイレベルの時に、出力バッファ７０すなわち
切替回路の端子８６からは出力信号Ｉ／Ｏ（Ｏ）が出力
され、制御信号Ａがローレベルの時に、出力バッファ７
０は切替回路の端子８６から電気的に切り離される。す
なわち、切替回路は、トライステート出力型の入出力端
子Ｉ／Ｏ［ＴＳ］として機能する。

【００５８】なお、切替え状態７に対応して入力端子Ｉ
をトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］に切り
替える場合には、図４に示す切替回路において、ＡＮＤ
ゲート７３，７４，７５に入力される切替信号ＨＴＮの
極性を反転させたものとなるので、ここではその説明お
よび図示を省略する。

【００５９】図５に示す切替回路は、切替え状態３に対
応してトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］を
トライステート型の出力端子Ｏ［ＴＳ］に切り替えるも
ので、入力部は、入力バッファ６８およびＡＮＤゲート
７６を有し、出力部は、２つのセレクタ７７，７８およ
びトライステート型の出力バッファ７０を有する。ま
た、各々のセレクタ７７，７８は、それぞれ２つのＡＮ
Ｄゲート７９，８０およびＯＲゲート８２を有する。

【００６０】ここで、入力部において、ＡＮＤゲート７
６には、切替信号ＨＴＮ、制御信号Ｃおよび入力バッフ
ァ６８を介して切替回路の端子８６からの入力信号が入
力され、その出力は入力信号Ｉ／Ｏ（Ｉ）として内部回
路６３に入力される。

【００６１】一方、出力部では、セレクタ７７のＡＮＤ
ゲート７９，８０の一方の入力端子にはともに切替信号
ＨＴＮが入力され、その他方の入力端子には、それぞれ
制御信号ＡおよびＢが入力される。これらのＡＮＤゲー
ト７９，８０の出力はＯＲゲート８２に入力され、ＯＲ
ゲート８２の出力は出力バッファ７０の出力制御入力端
子に入力される。また、セレクタ７８のＡＮＤゲート７
９，８０の一方の入力端子にはともに切替信号ＨＴＮが
入力され、その他方の入力端子には、それぞれ出力信号
Ｉ／Ｏ（Ｏ）およびＯが入力される。同じく、これらの
ＡＮＤゲート７９，８０の出力はＯＲゲート８２に入力
され、ＯＲゲート８２の出力は、出力バッファ７０を介
して切替回路の端子８６から出力される。

【００６２】この切替回路においては、まず、切替信号
ＨＴＮをハイレベルとした時、入力部のＡＮＤゲート７
６の出力である入力信号Ｉ／Ｏ（Ｉ）はローレベルに固
定される。これに対し、出力部のセレクタ７７，７８か
らはそれぞれ制御信号Ｂおよび出力信号Ｏが出力され
る。この時の出力バッファ７０の動作は、図４に示す切
替回路の動作説明において述べた通りである。すなわ
ち、切替回路は、トライステート型の出力端子Ｏ［Ｔ
Ｓ］として機能する。

【００６３】一方、切替信号ＨＴＮをローレベルとした
時、入力部のＡＮＤゲート７６からは、図４に示す切替
回路の動作説明で述べたように、制御信号Ｃに応じて、
切替回路の端子８６からの入力信号またはローレベルが
出力される。また、出力部のセレクタ７７，７８からは
それぞれ制御信号Ａおよび出力信号Ｉ／Ｏ（Ｏ）が出力
される。この時の出力バッファ７０の動作は、図４に示
す切替回路の動作説明において述べた通りである。すな
わち、切替回路は、トライステート出力型の入出力端子
Ｉ／Ｏ［ＴＳ］として機能する。

【００６４】なお、切替え状態６に対応してトライステ
ート型の出力端子Ｏ［ＴＳ］をトライステート型の入出
力端子Ｉ／Ｏ［ＴＳ］に切り替える場合には、図５に示
す切替回路において、ＡＮＤゲート７６およびセレクタ
７７，７８のＡＮＤゲート７９，８０に入力される切替
信号ＨＴＮの極性を反転させたものとなるので、ここで
はその説明および図示を省略する。

【００６５】図６に示す切替回路は、切替え状態４に対
応してトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］を
オープンコレクタ型の出力端子Ｏ［ＯＣ］に切り替える
もので、入力部は、入力バッファ６８およびＡＮＤゲー
ト７６を有し、出力部は、セレクタ７８、ＮＡＮＤゲー
ト７２、ＡＮＤゲート７５、オープンコレクタ型の出力
バッファ６９およびトライステート型の出力バッファ７
０を有する。

【００６６】ここで、入力部の構造は、図５に示す切替
回路のそれと同じである。

【００６７】一方、出力部において、ＮＡＮＤゲート７
２および出力バッファ６９の構造は、ＮＡＮＤゲート７
２の一方の入力端子にセレクタ７８のＯＲゲート８２の
出力が入力される点を除いて図３に示す切替回路のそれ
と同じであり、ＡＮＤゲート７５および出力バッファ７
０の構造は、ＡＮＤゲート７５の一方の入力端子に制御
信号Ｂが入力される点を除いて図４に示す切替回路のそ
れと同じである。また、セレクタ７８の構造も図５に示
す切替回路のそれと同じであり、ＯＲゲート８２の出力
は、ＮＡＮＤゲート７２と出力バッファ６９を介して、
または出力バッファ７０を介して切替回路の端子８６か
ら出力される。

【００６８】この切替回路における入力部の動作は、図
５に示す切替回路の動作説明で述べた通りである。

【００６９】まず、切替信号ＨＴＮをハイレベルとした
時、出力部のセレクタ７８からは出力信号Ｏが出力さ
れ、ＮＡＮＤゲート７２からはこの出力信号Ｏが出力さ
れ、ＡＮＤゲート７５からはローレベルが出力される。
この時、出力バッファ７０は切替回路の端子８６から電
気的に切り離され、出力バッファ６９は、図３に示す切
替回路の動作説明において述べたように動作する。すな
わち、切替回路は、オープンコレクタ型の出力端子Ｏ
［ＯＣ］として機能する。

【００７０】一方、切替信号ＨＴＮをローレベルとした
時、出力部のＮＡＮＤゲート７２およびＡＮＤゲート７
５からはそれぞれハイレベルおよび制御信号Ｂが出力さ
れ、セレクタ７８からは出力信号Ｉ／Ｏ（Ｏ）が出力さ
れる。この時、出力バッファ６９は切替回路の端子８６
から電気的に切り離され、出力バッファ７０は、図４に
示す切替回路の動作説明において述べたように動作す
る。すなわち、切替回路は、トライステート出力型の入
出力端子Ｉ／Ｏ［ＴＳ］として機能する。

【００７１】なお、切替え状態８に対応してオープンコ
レクタ型の出力端子Ｏ［ＯＣ］をトライステート型の入
出力端子Ｉ／Ｏ［ＴＳ］に切り替える場合には、図６に
示す切替回路において、ＮＡＮＤゲート７２、ＡＮＤゲ
ート７５，７６およびセレクタ７８のＡＮＤゲート７
９，８０に入力される切替信号ＨＴＮの極性を反転させ
たものとなるので、ここではその説明および図示を省略
する。

【００７２】図７に示す切替回路は、切替え状態５に対
応してトライステート型の入出力端子Ｉ／Ｏ１［ＴＳ］
をトライステート型の入出力端子Ｉ／Ｏ２［ＴＳ］に切
り替えるもので、入力部は、入力バッファ６８および２
つのＡＮＤゲート７６，８３を有し、出力部は、２つの
セレクタ７７，７８およびトライステート型の出力バッ
ファ７０を有する。

【００７３】ここで、入力部において、ＡＮＤゲート７
６の構造は、出力信号Ｉ／Ｏ１（Ｉ）が出力される点を
除いて図５に示す切替回路のそれと同じである。また、
ＡＮＤゲート８３には、切替信号ＨＴＮ、制御信号Ｄお
よび入力バッファ６８を介して切替回路の端子８６から
の入力信号が入力され、その出力は入力信号Ｉ／Ｏ２
（Ｉ）として内部回路６３に入力される。

【００７４】一方、出力部の構造は、セレクタ７８のＡ
ＮＤゲート７９，８０の一方の入力端子に、それぞれ出
力信号Ｉ／Ｏ１（Ｏ）およびＩ／Ｏ２（Ｏ）が入力され
る点を除いて、図５に示す切替回路のそれと同じであ
る。

【００７５】この切替回路においては、まず、切替信号
ＨＴＮをハイレベルとした時、入力部のＡＮＤゲート７
６の出力である入力信号Ｉ／Ｏ１（Ｉ）はローレベルに
固定される。また、ＡＮＤゲート８３からは、制御信号
Ｄがハイレベルの時に、切替回路の端子８６からの入力
信号が出力され、入力信号Ｉ／Ｏ２（Ｉ）として内部回
路６３に供給される。これに対し、制御信号Ｄがローレ
ベルの時には、ＡＮＤゲート８３の出力である入力信号
Ｉ／Ｏ２（Ｉ）は、切替回路の端子８６からの入力信号
に係らずローレベルに固定される。また、出力部のセレ
クタ７７，７８からはそれぞれ制御信号Ｂおよび出力信
号Ｉ／Ｏ２（Ｏ）が出力される。この時の出力バッファ
７０の動作は、図４に示す切替回路の動作説明において
述べた通りである。すなわち、切替回路は、トライステ
ート型の入出力端子Ｉ／Ｏ２［ＴＳ］として機能する。

【００７６】一方、切替信号ＨＴＮをローレベルとした
時、入力部のＡＮＤゲート７６は図５に示す切替回路の
ＡＮＤゲート７６と同じように動作し、ＡＮＤゲート８
３の出力はローレベルに固定される。また、出力部のセ
レクタ７７，７８からはそれぞれ制御信号Ａおよび出力
信号Ｉ／Ｏ１（Ｏ）が出力される。この時の出力バッフ
ァ７０の動作は、図４に示す切替回路の動作説明におい
て述べた通りである。すなわち、切替回路は、トライス
テート出力型の入出力端子Ｉ／Ｏ１［ＴＳ］として機能
する。

【００７７】なお、トライステート型の入出力端子Ｉ／
Ｏ２［ＴＳ］をトライステート型の入出力端子Ｉ／Ｏ１
［ＴＳ］に切り替える場合には、図７に示す切替回路に
おいて、ＡＮＤゲート７６，８３およびセレクタ７７，
７８のＡＮＤゲート７９，８０に入力される切替信号Ｈ
ＴＮの極性を反転させたものとなるので、ここではその
説明および図示を省略する。

【００７８】以上、切替回路６４の具体例を挙げてイン
ターフェース制御装置６０を説明したが、このインター
フェース制御装置６０を使用することにより、切替信号
のレベルに応じて、内部回路６３の端子の配列順序を、
これに各々対応するコネクタ６２の端子の配列順序に対
して同一の配列順序またはその反対の配列順序に切り替
えることができる。すなわち、切替回路６４の第２の端
子６６の持つ機能の配列順序を、コネクタ６２の端子の
配列順序に対して同一の配列順序またはその反対の配列
順序に切り替えることができる。

【００７９】したがって、このインターフェース制御装
置６０によれば、図８（ａ）に示すように、インターフ
ェース制御装置６０を制御基板６１のコネクタ６２が実
装されている側の面（コネクタ６２側の面）に設置する
場合には、内部回路６３の端子の配列順序、すなわち、
切替回路６４の第２の端子６６の持つ機能の配列順序
を、これに各々対応するコネクタ６２の端子の配列順序
に対して同一の配列順序に切り替えることにより、切替
回路６４の第２の端子６６とコネクタ６２の各々対応す
る端子同士をパターン配線を交差させることなく接続す
ることができる。

【００８０】また、図８（ｂ）に示すように、インター
フェース制御装置６０を制御基板６１のコネクタ６２が
実装されていない側の面（コネクタ６２と反対側の面）
に設置する場合には、内部回路６３の端子の配列順序、
すなわち、切替回路６４の第２の端子６６の持つ機能の
配列順序を、これに各々対応するコネクタ６２の端子の
配列順序に対して反対の配列順序に切り替えることによ
り、切替回路６４の第２の端子６６とコネクタ６２の各
々対応する端子同士をパターン配線を交差させることな
く接続することができる。

【００８１】このため、制御基板６１の設計の自由度が
向上されるとともに、制御基板６１上のパターン配線の
設計が極めて容易となり、これにより、製品の開発期間
を短縮することができる。

【００８２】また、パターン配線による制御基板６１上
の面積を削減することもでき、これにより、制御基板６
１を小型化することができ、また、コストを低減するこ
とができるという利点がある。

【００８３】本発明のインターフェース制御装置の用途
は特に限定されず、例えば、ＣＤ−ＲＯＭドライブ装置
等の各種の光ディスクを記録および／または再生する光
ディスク装置や、ハードディスクドライブ装置等のよう
に、機能的な端子配列が固定されているコネクタによっ
て相互に接続される機器すべてに適用可能である。

【００８４】なお、本発明のインターフェース制御装置
では、内部回路６３とインターフェース装置の端子数
や、内部回路６３とコネクタ６２の端子数は、必ずしも
一致している必要はなく、インターフェース制御装置と
コネクタ６２との間の端子の対応（端子の持つ機能の対
応）がとれていればよい。

【００８５】また、前記実施例では、インターフェース
制御装置６０が、内部回路６３と分離型（別体）に構成
されているが、本発明では、インターフェース制御装置
が、内部回路６３と一体型（一体的）に構成されていて
もよい。すなわち、インターフェース制御装置が、内部
回路６３としての機能、例えば、デコーダおよび／また
はエンコーダとしての機能を有していてもよい。

【００８６】また、本発明のインターフェース制御装置
は、ＡＴＡＰＩやＳＣＳＩ等のインターフェース規格に
限定されず、コネクタ６２の機能的な端子配列があらか
じめ決定（固定）されているすべてのインターフェース
規格のものに適用可能であることは言うまでもない。

【００８７】次に、本発明を適用する光ディスク装置を
添付図面に示す一例を挙げて説明する。

【００８８】図９は、本発明の光ディスク装置の実施例
の回路構成（主要部）を示すブロック図、図１０は、本
発明の光ディスク装置の実施例（ケーシングを取り除い
た状態）を示す平面図である。

【００８９】これらの図に示す光ディスク装置１は、光
ディスク（ＣＤ−ＲＯＭ）２を再生する装置である。

【００９０】光ディスク２には、螺旋状のトラックが形
成されている。

【００９１】光ディスク装置１は、光ディスク２を装着
して回転させる回転駆動機構を有している。この回転駆
動機構は、主に、ターンテーブル回転用のスピンドルモ
ータ１１と、スピンドルモータ１１を駆動するドライバ
２３と、スピンドルモータ１１の回転軸１２に固定さ
れ、光ディスク２が装着されるターンテーブル１３とで
構成されている。

【００９２】また、光ディスク装置１は、前記装着され
た光ディスク２（ターンテーブル１３）に対し、光ディ
スク２の径方向（ターンテーブル１３の径方向）、すな
わち、図１０中の矢印Ａ方向に移動し得る光学ヘッド
（光ピックアップ）３と、この光学ヘッド３を前記径方
向に移動させる光学ヘッド移動機構と、制御手段９と、
ＲＦアンプＩＣ４０と、サーボプロセッサ（ＤＳＰ）５
１と、デコーダ５２と、メモリー（例えば、ＲＡＭ等）
５３と、前述したインターフェース制御装置６０と、コ
ネクタ６２と、これらを収納する図示しないケーシング
とを有している。以下、前記光ディスク２の径方向を単
に「径方向」と言う。

【００９３】光学ヘッド３は、レーザダイオード（光
源）５および分割フォトダイオード（受光部）６を備え
た光学ヘッド本体（光ピックアップベース）３１と、対
物レンズ（集光レンズ）３２とを有している。

【００９４】対物レンズ３２は、光学ヘッド本体３１に
設けられた図示しないサスペンジョンバネで支持され、
光学ヘッド本体３１に対し、径方向および対物レンズ３
２の光軸方向（光ディスク２（ターンテーブル１３）の
回転軸方向）のそれぞれに移動し得るようになってい
る。対物レンズ３２がその中立位置（中点）からずれる
と、その対物レンズ３２は、前記サスペンジョンバネの
復元力によって中立位置に向って付勢される。以下、前
記対物レンズ３２の光軸方向を単に「光軸方向」と言
い、前記光ディスク２の回転軸方向を単に「回転軸方
向」と言う。

【００９５】また、光学ヘッド３は、光学ヘッド本体３
１に対し、対物レンズ３２を移動させるアクチュエータ
４を有している。このアクチュエータ４は、光学ヘッド
本体３１に対し、対物レンズ３２を径方向に移動させる
トラッキングアクチュエータと、対物レンズ３２を光軸
方向（回転軸方向）に移動させるフォーカスアクチュエ
ータとで構成されている。

【００９６】このアクチュエータ４、すなわち、トラッ
キングアクチュエータおよびフォーカスアクチュエータ
は、それぞれ、ドライバ２１により駆動される。

【００９７】また、光学ヘッド本体３１には、後述する
ガイドシャフト１６に沿って摺動する３つの支持部（ス
ライダ）３１１が形成されている。

【００９８】光学ヘッド移動機構は、主に、スレッドモ
ータ７と、スレッドモータ７を駆動するドライバ２２
と、スレッドモータ７の回転軸８に固定されたリードス
クリュー（ウォームギヤ）８１と、減速ギヤ１４と、ラ
ックギヤ１５と、光学ヘッド３を案内する一対のガイド
シャフト１６、１６と、前述した３つの支持部（スライ
ダ）３１１とで構成されている。

【００９９】前記減速ギヤ１４は、前記リードスクリュ
ー８１と噛合するウォームホイール１４１と、このウォ
ームホイール１４１に同心的に固定され、ウォームホイ
ール１４１より小径のピニオンギヤ１４２とで構成され
ている。

【０１００】また、前記ラックギヤ１５は、前記ピニオ
ンギヤ１４２に噛合し、光学ヘッド本体３１に固定され
ている。

【０１０１】前述したように、前記光学ヘッド３は、前
記一対のガイドシャフト１６、１６に対し、支持部３１
１により移動可能に支持されている。

【０１０２】スレッドモータ７が駆動し、その回転軸８
およびリードスクリュー８１が所定方向に回転すると、
ウォームホイール１４１およびピニオンギヤ１４２が所
定方向に回転し、ラックギヤ１５とピニオンギヤ１４２
とにより、前記ピニオンギヤ１４２の回転運動が光学ヘ
ッド３の直線運動に変換され、光学ヘッド３は、ガイド
シャフト１６に沿って所定方向に移動する。

【０１０３】また、スレッドモータ７の回転軸８および
リードスクリュー８１が前記と逆方向に回転すると、光
学ヘッド３は、ガイドシャフト１６に沿って前記と逆方
向に移動する。

【０１０４】制御手段９は、通常、マイクロコンピュー
タ（ＣＰＵ）で構成され、光学ヘッド３（アクチュエー
タ４、レーザダイオード５等）、スレッドモータ７、ス
ピンドルモータ１１、ＲＦアンプＩＣ４０、サーボプロ
セッサ５１、デコーダ５２、メモリー５３、インターフ
ェース制御装置６０等、光ディスク装置１全体の制御を
行う。

【０１０５】そして、光ディスク装置１には、本発明の
インターフェース制御装置６０およびコネクタ６２を介
して外部装置（例えば、コンピュータ）が着脱自在に接
続され、光ディスク装置１と外部装置との間で通信（送
信および受信）を行うことができる。

【０１０６】次に、光ディスク装置１の作用について説
明する。

【０１０７】光ディスク装置１は、光学ヘッド３を目的
トラック（目的アドレス）に移動し、この目的トラック
において、フォーカス制御、トラッキング制御、スレッ
ド制御および回転数制御（回転速度制御）等を行いつ
つ、光ディスク２からの情報（データ）の読み出し（再
生）等を行う。

【０１０８】再生の際は、レーザ光が、光学ヘッド３の
レーザダイオード５から光ディスク２の所定のトラック
に照射される。このレーザ光は、光ディスク２で反射
し、その反射光は、光学ヘッド３の分割フォトダイオー
ド６で受光される。

【０１０９】この分割フォトダイオード６からは、受光
量に応じた電流が出力され、この電流は、図示しないＩ
−Ｖアンプ（電流−電圧変換部）で、電圧に変換され、
光学ヘッド３から出力される。

【０１１０】光学ヘッド３から出力された電圧（検出信
号）は、ＲＦアンプＩＣ４０に入力され、このＲＦアン
プＩＣ４０で、加算や増幅等を行うことにより、ＨＦ
（ＲＦ）信号が生成される。このＨＦ信号は、光ディス
ク２に書き込まれているピットとランドに対応するアナ
ログ信号である。

【０１１１】ＨＦ信号は、サーボプロセッサ５１に入力
され、このサーボプロセッサ５１で、２値化され、ＥＦ
Ｍ（Eight to Fourteen Modulation）復調され、所定形
式のデータ（ＤＡＴＡ信号）にデコード（変換）され
て、デコーダ５２に入力される。

【０１１２】そして、このデータは、デコーダ５２で、
通信（送信）用の所定形式のデータにデコードされ、本
発明のインターフェース制御装置６０を介して、外部装
置（例えば、コンピュータ）に送信される。

【０１１３】以上のような再生動作におけるトラッキン
グ制御、スレッド制御およびフォーカス制御は、次によ
うにして行われる。

【０１１４】前述したように、光学ヘッド３の分割フォ
トダイオード６からの電流−電圧変換後の信号（電圧）
は、ＲＦアンプＩＣ４０に入力される。

【０１１５】ＲＦアンプＩＣ４０は、この分割フォトダ
イオード６からの電流−電圧変換後の信号に基づいて、
トラッキングエラー信号（ＴＥ）（電圧）を生成する。

【０１１６】トラッキングエラー信号は、対物レンズ３
２の径方向のずれ量、すなわち、トラックの中心からの
径方向における対物レンズ３２のずれの大きさおよびそ
の方向（トラックの中心からのずれ量）を示す信号であ
る。

【０１１７】トラッキングエラー信号は、サーボプロセ
ッサ５１に入力される。サーボプロセッサ５１では、こ
のトラッキングエラー信号に対し、位相の反転や増幅等
の所定の信号処理が行われ、これによりトラッキングサ
ーボ信号（電圧）が生成される。このトラッキングサー
ボ信号に基づいて、ドライバ２１を介し、アクチュエー
タ４に所定の駆動電圧が印加され、このアクチュエータ
４の駆動により、対物レンズ３２は、トラックの中心に
向って移動する。すなわち、トラッキングサーボがかか
る。

【０１１８】このアクチュエータ４の駆動のみでは、対
物レンズ３２をトラックに追従させることに限界があ
り、これをカバーすべく、ドライバ２２を介し、スレッ
ドモータ７を駆動して光学ヘッド本体３１を前記対物レ
ンズ３２が移動した方向と同方向に移動し、対物レンズ
３２を中立位置に戻すように制御する（スレッド制御を
行う）。

【０１１９】また、ＲＦアンプＩＣ４０は、前記分割フ
ォトダイオード６からの電流−電圧変換後の信号に基づ
いて、フォーカスエラー信号（ＦＥ）（電圧）を生成す
る。

【０１２０】フォーカスエラー信号は、対物レンズ３２
の光軸方向（回転軸方向）のずれ量、すなわち、合焦位
置からの光軸方向（回転軸方向）における対物レンズ３
２のずれの大きさおよびその方向（合焦位置からの対物
レンズ３２のずれ量）を示す信号である。

【０１２１】フォーカスエラー信号は、サーボプロセッ
サ５１に入力される。サーボプロセッサ５１では、この
フォーカスエラー信号に対し、位相の反転や増幅等の所
定の信号処理が行われ、これによりフォーカスサーボ信
号（電圧）が生成される。このフォーカスサーボ信号に
基づいて、ドライバ２１を介し、アクチュエータ４に所
定の駆動電圧が印加され、このアクチュエータ４の駆動
により、対物レンズ３２は、合焦位置に向って移動す
る。すなわち、フォーカスサーボがかかる。

【０１２２】本発明の光ディスク装置は、前述したＣＤ
−ＲＯＭドライブ装置に限らず、この他、例えば、ＣＤ
−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＡＭ等の記
録・再生が可能な光ディスク（プリグルーブを有する光
ディスク）を記録・再生する各種光ディスク装置、ＣＤ
（コンパクトディスク）等の再生専用の光ディスクや、
記録・再生が可能な光ディスクを再生する各種光ディス
ク装置に適用することができる。

【０１２３】また、本発明の光ディスク装置は、複数種
の光ディスクを記録および／または再生する各種光ディ
スク装置に適用することもできる。

【０１２４】以上、本発明のインターフェース制御装置
および光ディスク装置を、図示の実施例に基づいて説明
したが、本発明はこれに限定されるものではなく、各部
の構成は、同様の機能を有する任意の構成のものに置換
することができる。

【０１２５】例えば、前記実施例では、インターフェー
ス制御装置がデコーダ等の内部回路と分離型（別体）に
構成されているが、本発明の光ディスク装置では、イン
ターフェース制御装置がデコーダ等の内部回路と一体型
（一体的）に構成されていてもよい。すなわち、インタ
ーフェース制御装置がデコーダ等の内部回路としての機
能を有していてもよい。

【０１２６】

【発明の効果】以上説明したように、本発明のインター
フェース制御装置および光ディスク装置によれば、イン
ターフェース制御装置を制御基板のどちらの面に配置し
た場合であっても、インターフェース制御装置とコネク
タの各々対応する端子同士を配線を交差することなく接
続することができる。

【０１２７】このため、制御基板の設計の自由度が向上
されるとともに、制御基板上のパターン配線の設計が極
めて容易なものとなる。

【０１２８】これにより、製品の開発期間を短縮でき
る。また、パターン配線による制御基板上の面積を削減
することができ、これにより、制御基板の小型化や低コ
スト化を図ることができる。

【図面の簡単な説明】

【図１】本発明のインターフェース制御装置の実施例を
示すブロック概念図である。

【図２】図１に示すインターフェース制御装置の端子配
列を、ＡＴＡＰＩに準拠したコネクタの端子の配列順序
に対して、同一の配列順序およびその反対の配列順序と
した場合の両者の関係を示す対応表である。

【図３】図１に示すインターフェース制御装置の切替回
路の構成例を示す回路図である。

【図４】図１に示すインターフェース制御装置の切替回
路の構成例を示す回路図である。

【図５】図１に示すインターフェース制御装置の切替回
路の構成例を示す回路図である。

【図６】図１に示すインターフェース制御装置の切替回
路の構成例を示す回路図である。

【図７】図１に示すインターフェース制御装置の切替回
路の構成例を示す回路図である。

【図８】図１に示すインターフェース制御装置の使用例
を示す概念図である。

【図９】本発明の光ディスク装置の実施例の回路構成
（主要部）を示すブロック図である。

【図１０】本発明の光ディスク装置の実施例（ケーシン
グを取り除いた状態）を示す平面図である。

【図１１】（ａ）は、制御基板を示す概念図、（ｂ）お
よび（ｃ）は、従来のインターフェースＬＳＩの使用例
を示す概念図である。

【符号の説明】

１ 光ディスク装置 ２ 光ディスク ３ 光学ヘッド ３１ 光学ヘッド本体 ３２ 対物レンズ ３１１ 支持部 ４ アクチュエータ ５ レーザダイオード ６ 分割フォトダイオード ７ スレッドモータ ８ 回転軸 ８１ リードスクリュー ９ 制御手段 １１ スピンドルモータ １２ 回転軸 １３ ターンテーブル １４ 減速ギヤ １４１ ウォームホイール １４２ ピニオンギヤ １５ ラックギヤ １６ ガイドシャフト ２１〜２３ ドライバ ４０ ＲＦアンプＩＣ ５１ サーボプロセッサ ５２ デコーダ ５３ メモリー ６０ インターフェース制御装置 ６１ 制御基板 ６２ コネクタ ６３ 内部回路 ６４ 切替回路 ６５ 第１の端子 ６６ 第２の端子 ６７ 外部切替端子 ６８ 入力バッファ ６９、７０ 出力バッファ ７１、７３〜７６、７９、８０、８３ ＡＮＤゲート ７２ ＮＡＮＤゲート ７７、７８ セレクタ ８２ ＯＲゲート ８４ インターフェースＬＳＩ ８５、８６ 端子

フロントページの続き (72)発明者 永井 大輔 神奈川県厚木市酒井1601 ミツミ電機株式 会社厚木事業所内 Ｆターム(参考） 5B065 BA03 ZA11

Claims (7)

【特許請求の範囲】
1. 【請求項１】 端子配列が機能的に固定されているコネ
   クタの各端子にそれぞれ接続され、その配列が固定され
   ている複数の端子と、 前記複数の端子の持つ機能の配列順序を、前記コネクタ
   の端子の配列順序に対して同一の配列順序またはその反
   対の配列順序に切り替える切替回路とを有することを特
   徴とするインターフェース制御装置。
2. 【請求項２】 前記切替回路は、切替信号が入力される
   外部切替端子を有し、前記切替信号により、前記複数の
   端子の持つ機能の配列順序を切り換えるよう構成されて
   いる請求項１に記載のインターフェース制御装置。
3. 【請求項３】 前記切替回路は、内部レジスタを有し、
   該内部レジスタの設定により、前記複数の端子の持つ機
   能の配列順序を切り換えるよう構成されている請求項１
   に記載のインターフェース制御装置。
4. 【請求項４】 さらに、デコーダおよび／またはエンコ
   ーダとしての機能を有する請求項１ないし３のいずれか
   に記載のインターフェース制御装置。
5. 【請求項５】 端子配列が機能的に固定されているコネ
   クタと、該コネクタの各端子にそれぞれ接続される端子
   を備えた内部回路との間に配置され、該内部回路の端子
   またはそれに対応する端子の配列順序を、前記コネクタ
   の端子の配列順序に対して同一の配列順序またはその反
   対の配列順序に切り替える切替回路を有することを特徴
   とするインターフェース制御装置。
6. 【請求項６】 前記内部回路と一体型または分離型に構
   成されている請求項５に記載のインターフェース制御装
   置。
7. 【請求項７】 端子配列が機能的に固定されているコネ
   クタと、請求項１ないし６のいずれかに記載のインター
   フェース制御装置と、光ディスクを装着して回転させる
   回転駆動機構と、光学ヘッドとを有し、 前記光学ヘッドを介して前記光ディスクを記録および／
   または再生するよう構成されていることを特徴とする光
   ディスク装置。