JP2009003939A - フラッシュメモリ装置を含むメモリシステム - Google Patents

Abstract

【課題】本発明は、フラッシュメモリ装置を含むメモリシステムを提供する。
【解決手段】メモリシステムは、フラッシュメモリ装置と、前記フラッシュメモリ装置とデータをやりとりするデュアルポートメモリとを備える。前記フラッシュメモリ装置は、前記デュアルポートメモリの一部領域をワーキングメモリとして使用することによって、メモリコントローラにワーキングメモリを具備しなくても良いので、回路構成が簡単になり、かつチップサイズが減少する。また、ワーキングメモリ情報の変更によってデュアルポートＲＡＭ内のワーキングメモリ領域のサイズを容易に調節することができる。
【選択図】図１

Description

本発明は、フラッシュメモリ装置を含むメモリシステムに関する。

フラッシュメモリ装置は、メモリチップ内に情報を保持するための電力が要らない不揮発性メモリ装置である。その上、ＰＣでさえメインメモリとして使用されるＤＲＡＭほどは速くないが、フラッシュメモリ装置は、読み出し速度が速く、かつハードディスクより衝撃に強い。このような特徴により、バッテリーで動作するデバイスにおいて格納装置として多く使用されている。フラッシュメモリ装置のさらに他の魅力は、強い圧力又は沸騰する水に耐える程、物理的手段によりほとんど破壊されないという点である。

フラッシュメモリ装置は、電気的にデータを消去し再記録が可能な不揮発性コンピュータ記憶装置のことを言う。ＥＥＰＲＯＭとは異なり、フラッシュメモリ装置は、ブロック単位で消去し書き込みが可能である。フラッシュメモリ装置は、ＥＥＰＲＯＭより費用が少しかかるので、大容量の不揮発性、固体状態（ｓｏｌｉｄ−ｓｔａｔｅ）ストレージが必要な場合に主に使用される。代表的な活用例として、デジタル音楽再生機、デジタルカメラ、携帯電話を挙げることができる。一般的なデータを格納とコンピュータ間にデータを移す用途としてＵＳＢドライブを多く使用するが、このときにもフラッシュメモリ装置が使用されている。

最近では、フラッシュメモリ装置を含むＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カード、デュアルメディアカード（ＭｕｌｔｉＭｅｄｉａＣａｒｄ：ＭＭＣ）等が広く普及された。デュアルメディアカードは、一般的な低コストのデータ格納及び通信媒体である。デュアルメディアカードは、スマートフォン、カメラ、ＰＤＡ、デジタルレコーダー、ＭＰ３プレーヤー、ページャーなどのような広い範囲の応用をカバーするように設計された。デュアルメディアカードの特徴として、低いコストで高い移動性及び高い性能を例に挙げることができる。このような特徴は、メモリカードインタフェースで低い電力消費及び高いデータ処理量を含む。

本発明は、上述の問題点に鑑みてなされたもので、その目的は、チップサイズが減少したフラッシュメモリ装置を含むメモリシステムを提供することにある。

上記の目的を達成すべく、本発明の特徴によると、メモリシステムは、フラッシュメモリ装置と、前記フラッシュメモリ装置とデータをやりとりするデュアルポートメモリとを備える。前記フラッシュメモリ装置は、前記デュアルポートメモリの一部領域をワーキングメモリとして使用する。

この実施の形態において、前記デュアルポートメモリは、前記デュアルポートメモリのワーキングメモリ領域は、複数のメモリバンクを備え、前記デュアルポートメモリの前記ワーキングメモリ領域は、前記複数のメモリバンクのうちの何れか一つの一部領域に位置する。

この実施の形態において、前記デュアルポートメモリは、前記フラッシュメモリ装置と通信するポートと、前記ポートを介して前記フラッシュメモリ装置から受信された制御信号に応答して、前記デュアルポートメモリの前記ワーキングメモリ領域に対するアクセスを制御する制御回路と、をさらに備える。

この実施の形態において、前記フラッシュメモリ装置は、フラッシュメモリと、前記デュアルポートメモリと前記フラッシュメモリとの間のインタフェースを行うメモリコントローラと、を備え、前記メモリコントローラは、前記デュアルポートメモリの前記ワーキングメモリ領域をアクセスする。

この実施の形態において、前記メモリコントローラは、前記フラッシュメモリ装置の動作に必要なファームウェア及びワーキングメモリ情報を格納する不揮発性メモリと、前記ファームウェアに従って動作するプロセッサと、前記デュアルポートメモリとのインタフェースのための第１インタフェースと、前記フラッシュメモリとのインタフェースのための第２インタフェースと、を備える。

この実施の形態において、前記メモリコントローラは、前記不揮発性メモリ、前記プロセッサ、そして前記第１及び第２インタフェースを接続するためのバスをさらに備える。前記ワーキングメモリ情報は、前記デュアルポートメモリ内の前記ワーキングメモリの位置及び大きさを含む。

この実施の形態において、前記第１インタフェースは、前記ワーキングメモリ情報を格納するためのレジスタを備える。

この実施の形態において、前記プロセッサは、前記不揮発性メモリから読み出された前記ワーキングメモリ情報を前記第１インタフェース内の前記レジスタに格納する。

この実施の形態において、前記第１インタフェースは、前記レジスタに格納された前記ワーキングメモリ情報を参照して、前記デュアルポートメモリ内の前記ワーキングメモリをアクセスする。

この実施の形態において、前記デュアルポートメモリは、デュアルポートＲＡＭである。

本発明の他の特徴によると、ホストと、フラッシュメモリ装置と、前記ホスト及び前記フラッシュメモリ装置とデータをやりとりするデュアルポートメモリとを備える。前記フラッシュメモリ装置は、前記デュアルポートメモリの一部領域をワーキングメモリとして使用する。

上述したようなスキームを有する本発明の好ましい実施の形態によるメモリシステムは、メモリコントローラの内部に別途のワーキングメモリを具備せずにデュアルポートＲＡＭの一部メモリ領域をワーキングメモリとして使用することができる。したがって、メモリコントローラを含むフラッシュメモリ装置の回路構成が簡単になり、かつチップサイズが減少する。

本発明によると、メモリコントローラにワーキングメモリを具備しなくても良いので、メモリコントローラの回路構成が簡単になり、かつチップサイズが減少する。また、ワーキングメモリ情報の変更により、デュアルポートＲＡＭ内のワーキングメモリ領域のサイズを容易に調節することができる。

以下、本発明の好ましい実施の形態を、添付された図面を参照して詳細に説明する。
図１は、本発明の好ましい実施の形態によるメモリシステムを示す図である。
図１に示すように、メモリシステムは、ホスト１００、デュアルポートＲＡＭ２００、メモリコントローラ３００、及びフラッシュメモリ４００を備える。図１に示すようなメモリシステムは、携帯電話、ＭＰ３、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔｓ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、パーソナルコンピューター、デジタルカメラなどに多様に適用されることができる。

デュアルポートＲＡＭ２００は、第１ポート（図示せず）を介してホスト１００と接続され、第２ポート（図示せず）を介してメモリコントローラ３００と接続される。メモリコントローラ３００は、デュアルポートＲＡＭ２００を介してホスト１００と通信できる。

メモリコントローラ３００は、バス３０２にそれぞれ接続したプロセッサ３１０、不揮発性メモリ３２０、ホストインタフェース３３０、及びメモリインタフェース３４０を備える。メモリコントローラ３００は、図１に示す構成素子の他にＧＰＩＯ（ｇｅｎｅｒａｌ ｐｕｒｐｏｓｅ ｉｎｐｕｔ ｏｕｔｐｕｔ）、タイマー、割込みコントローラ、バス仲裁器、ＧＤＭＡ（ｇｅｎｅｒａｌ ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ）コントローラ、ＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）回路などをさらに備えることができる。

不揮発性メモリ３２０は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＮＯＲフラッシュメモリ（ＮＯＲ ｆｌａｓｈ ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｅｓｓ ｍｅｍｏｒｙ）などで構成されることができる。不揮発性メモリ３２０は、ファームウェアとワーキングメモリ情報を格納する。ファームウェアは、不揮発性メモリ３２０に常駐し電源が供給される時にプロセッサ３１０によって実行される。ファームウェアは、システムが初期化された後にも実行可能な状態で残っていることができ、基本的なシステム動作を支援する。不揮発性メモリ３２０に格納されたファームウェアは、後述するフラッシュメモリ４００に格納されたブートコードをデュアルポートＲＡＭ２００にロードして、ホスト１００をブートするための安定したメカニズムを提供する。

プロセッサ３１０は、パワーアップ時に不揮発性メモリ３２０に格納されたファームウェアを実行してメモリコントローラ３００の構成を初期化し、メモリコントローラ３００の全般的な動作を制御する。また、プロセッサ３１０は、パワーアップ時に不揮発性メモリ３２０からワーキングメモリ情報を読み込んでホストインタフェース３３０内のレジスタ３３２に格納する。

ホスト１００又はデュアルポートＲＡＭ２００とのインタフェースのためのホストインタフェース３３０は、レジスタ３３２を備える。ホストインタフェース３３０は、プロセッサの制御に応答して、レジスタ３３２に格納されたワーキングメモリ情報を参照して、デュアルポートＲＡＭ２００の一部領域をメモリコントローラ３００のワーキングメモリとしてアクセスする。ワーキングメモリ情報は、ワーキングメモリサイズ、デュアルポートＲＡＭ２００内のワーキングメモリ位置、スタートアドレスなどのような情報を含む。

メモリコントローラ３００は、ホスト１００から送信されてフラッシュメモリ４００に書き込まれるデータ及びフラッシュメモリ４００から読み出されてホスト１００に送信される読み出しデータをワーキングメモリに一時格納する。また、プロセッサ３１０が実行される途中に発生する変数（ｒｕｎｎｉｎｇ ｖａｒｉａｂｌｅ）、一時データ（ｔｅｍｐｏｒａｒｙ ｄａｔａ）、スワップデータ（ｓｗａｐ ｄａｔａ）などがワーキングメモリに格納されることができる。本発明の好ましい実施の形態によるメモリコントローラ３００は、上記のような一時データを格納するために、内部にワーキングメモリを具備せずにデュアルポートＲＡＭ２００の一部メモリ領域をワーキングメモリとして使用する。したがって、メモリコントローラ３００の回路構成が簡単になり、チップサイズが減少する。また、不揮発性メモリ３２０に格納されるワーキングメモリ情報の変更によって、デュアルポートＲＡＭ２００内のワーキングメモリ領域のサイズを容易に調節することができる。

図２は、図１に示すデュアルポートＲＡＭ２００の具体的な構成を示すブロック図である。
図２に示すように、デュアルポートＲＡＭ２００は、第１ポート２１０、制御回路２２０、第２ポート２３０、及びメモリアレイ２４０を備える。第１ポート２１０は、図１に示すホスト１００から制御信号ＣＴＲＬ１及びアドレスＡＤＤＲ１を受け取り、データ信号ＤＡＴＡ１をやりとりする。第２ポート２３０は、図１に示すメモリコントローラ３００から制御信号ＣＴＲＬ２及びアドレスＡＤＤＲ２を受け取り、データ信号ＤＡＴＡ２をやりとりする。ホスト１００及びメモリコントローラ３００から入力される制御信号ＣＴＲＬ１、ＣＴＲＬ２には、チップイネーブル信号及び読み出し／書き込み信号などがある。

制御回路２２０は、第１ポート２１０を介して入力される制御信号ＣＴＲＬ１、アドレスＡＤＤＲ１そして／又はデータ信号ＤＡＴＡ１に応答してメモリアレイ２４０をアクセスし、第２ポート２３０を介して入力される制御信号ＣＴＲＬ２、アドレスＡＤＤＲ２そして／又はデータ信号ＤＡＴＡ２に応答してメモリアレイ２４０をアクセスする。すなわち、制御回路２２０は、メモリアレイ２４０にデータ信号ＤＡＴＡ１、ＤＡＴＡ２を書き込みするか、又はメモリアレイ２４０から読み出されたデータ信号ＤＡＴＡ１、ＤＡＴＡ２を第１及び第２ポート２１０、２３０に提供する。

メモリアレイ２４０は、複数のバンク２４１〜２４４を備える。それぞれのバンク２４１〜２４４は、複数の行と複数の列に配列された複数のメモリセルを含む。バンク２４１〜２４４のうち、何れか一つのバンク、この実施の形態では、バンク２４４の一部領域がメモリコントローラ３００の一時データを格納するためのワーキングメモリ領域として使用される。したがって、バンク２４１〜２４３、そしてバンク２４４のワーキングメモリ領域を除いた残りの領域は、ホスト１００によりアクセスされ、バンク２４４のワーキングメモリ領域は、メモリコントローラ３００によってアクセスされうる。

図３は、メモリバンク２４１〜２４４を具体的に示すブロック図である。
図３に示すように、バンク２４１は、ホスト１００のブートコードを格納するためのブートコード領域２０２を含む。ブートコードは、メモリアレイ２４０の特定領域に格納されなければ、パワーアップ時にホスト１００によってアクセスされることができない。バンク２４４は、ワーキングメモリ領域２０４を含む。ワーキングメモリ領域２０４の位置、サイズなどに関する情報は、メモリコントローラ３００内の不揮発性メモリ３２０及びフラッシュメモリ４００のブートコードに格納される。

パワーアップ時に、メモリコントローラ３００内のプロセッサ３１０は、不揮発性メモリ３２０に格納されたワーキングメモリ情報をホストインタフェース３３０内のレジスタ３３２に格納した後、メモリアレイ２４０内のワーキングメモリ領域２０４に一時データを格納するか、又はワーキングメモリ領域２０４から一時データを読み出す。

パワーアップ時に、フラッシュメモリ４００内のブートコード４０２は、デュアルポートＲＡＭ２００内のブートコード領域２０４にロードされる。パワーアップ時に、ホスト１００は、ブートコード４０２に含まれたワーキングメモリ領域２０２に対した情報を参照して、ノーマルモードの間にワーキングメモリ領域２０２に対したアクセスを制限する。したがって、ワーキングメモリ領域２０２は、メモリコントローラ３００によってのみアクセスされうる。

図４は、パワーアップ時に図１に示すメモリコントローラ３００内のプロセッサ３１０及びホスト１００の制御手順を示すフローチャートである。
図４に示すように、パワーアップ時にメモリコントローラ３００内のプロセッサ３１０は、不揮発性メモリ３２０に格納されたファームウェア３２２を実行する。ファームウェア３２２は、メモリコントローラ３００のブートに必要なブートコードを含む（４１０）。この実施の形態において、ファームウェア３２２は、不揮発性メモリ３２０に格納されたワーキングメモリ情報がホストインタフェース３３０内のレジスタ３３２にロードされるように制御するためのコードをさらに含む。プロセッサ３１０は、不揮発性メモリ３２０に格納されたワーキングメモリ情報を読み込んで、ホストインタフェース３３０内のレジスタ３３２に格納する（４２０）。ホストインタフェース３３０は、プロセッサ３１０の制御に応答して、レジスタ３３２に格納されたワーキングメモリ情報を参照して一時データをデュアルポートＲＡＭ２００内のワーキングメモリ領域２０４から／に読み出し／書き込みできる。

プロセッサ３１０は、ファームウェア３２２のメモリコントローラ３００のブートに必要なコードがすべて行われると、メモリコントローラ３００が正常動作を行うことができる諸般環境が用意したものと見なす（４３０）。プロセッサ３１０は、フラッシュメモリ４００の所定領域に格納されたブートコード４０２をデュアルポートＲＡＭ２００内のブートコード領域２００に送信する（４４０）。この実施の形態において、フラッシュメモリ４００に格納されたブートコード４０２は、デュアルポートＲＡＭ２００内のブートコード領域２０２にロードされることと説明されるが、ホスト１００によってアクセスされる他のメモリにロードされうる。また、この実施の形態において、ブートコード４０２は、フラッシュメモリ４００の所定領域に格納されるが、ブートコード４０２は、ハードディスクドライブ、ＣＤ−ＲＯＭドライブ、ＲＯＭなどのような多様な格納媒体に格納されることができる。ただし、多様な格納媒体に格納されるブートコード４０２は、ワーキングメモリ領域２０４に対した情報を含まなければならない。

ホスト１００は、デュアルポートＲＡＭ２００のブートコード領域２０２に格納されたブートコードを実行することによりブートされる（４５０）。ホスト４６０は、ブートコードを実行する途中にデュアルポートＲＡＭ２００内のワーキングメモリ領域２０４が存在することと判断されると（４６０）、ワーキングメモリ領域２０２に対したアクセスを制限するための制御を行う（４７０）。この後、ホスト１００は、ワーキングメモリ領域２０４に対したノーマルアクセスを行うことができない。ただし、必要に応じて別途の接近命令などによってホスト１００がワーキングメモリ領域２０４をアクセスするスキームが提供されることができる。

このような制御によって、メモリコントローラ３００は、内部にワーキングメモリを具備せずにデュアルポートＲＡＭ２００内の所定領域をワーキングメモリとして使用することができる。デュアルポートＲＡＭ２００内のワーキングメモリ領域２０４は、ホスト１００によるアクセスが制限されるので、ワーキングメモリ領域２０４は、メモリコントローラ３００専用で使用されることができる。

このような制御を行うメモリコントローラ３００及びホスト１００によってメモリコントローラ３００の回路構成が簡単になり、チップサイズが減少する。また、不揮発性メモリ３２０及びフラッシュメモリ４００のブートコード４０２に含まれるワーキングメモリ情報の変更によって、デュアルポートＲＡＭ２００内のワーキングメモリ領域のサイズを容易に調節できる。

図５は、本発明の他の実施の形態によるメモリシステムを示す。
図５に示すように、メモリシステムは、ホスト５２０とデュアルポートＲＡＭ５３０がワンチップ又はワンボード５１０で構成され、メモリコントローラ５５０とフラッシュメモリ５６０は、ワンチップ５４０で構成されて、コンパックフラッシュ（Ｃｏｍｐａｃｔ Ｆｌａｓｈ）、スマートメディア（Ｓｍａｒｔ Ｍｅｄｉａ（登録商標））、メモリスティック（Ｍｅｍｏｒｙ Ｓｔｉｃｋ）、ＳＤカード（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｃａｒｄ）、デュアルメディアカード（ＭｕｌｔｉＭｅｄｉａＣａｒｄ）などで具現されることができる。このようなメモリシステムでも、デュアルポートＲＡＭ５１０の一部メモリ領域をメモリコントローラ５５０のワーキングメモリ領域として使用することができる。

図６は、本発明のさらに他の実施の形態によるメモリシステムを示す。
図６に示すように、デュアルポートＲＡＭ６３０、メモリコントローラ６４０、及びフラッシュメモリ６５０がワンチップ６２０で構成される。メモリチップ６２０は、デュアルポートＲＡＭ６３０を介してホスト６１０と通信する。このようなメモリシステムでも、デュアルポートＲＡＭ６３０の一部メモリ領域をメモリコントローラ６４０のワーキングメモリ領域として使用することができる。

上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

本発明の好ましい実施の形態によるメモリシステムを示す図である。 図１に示すデュアルポートＲＡＭの具体的な構成を示すブロック図である。 メモリバンクを具体的に示すブロック図である。 パワーアップ時に図１に示すメモリコントローラ内のプロセッサ及びホストの制御手順を示すフローチャートである。 本発明の他の実施の形態によるメモリシステムを示すブロック図である。 本発明のさらに他の実施の形態によるメモリシステムを示す図である。

符号の説明

１００ ホスト
２００ デュアルポートＲＡＭ
２０２ ブートコード領域
２０４ ワーキングメモリ領域
３００ メモリコントローラ
３１０ プロセッサ
３２０ 不揮発性メモリ
３２２ ファームウェア
３３０ ホストインタフェース
３３２ レジスタ
３４０ メモリインタフェース
４００ フラッシュメモリ
４０２ ブートコード

Claims (25)

1. フラッシュメモリ装置と、
   前記フラッシュメモリ装置とデータをやりとりするデュアルポートメモリと、を備え、
   前記フラッシュメモリ装置は、前記デュアルポートメモリの一部領域をワーキングメモリとして使用することを特徴とするメモリシステム。
2. 前記デュアルポートメモリは、
   前記デュアルポートメモリのワーキングメモリ領域は、複数のメモリバンクを備え、前記デュアルポートメモリの前記ワーキングメモリ領域は、前記複数のメモリバンクのうちの何れか一つの一部領域に位置することを特徴とする請求項１に記載のメモリシステム。
3. 前記デュアルポートメモリは、
   前記フラッシュメモリ装置と通信するポートと、
   前記ポートを介して前記フラッシュメモリ装置から受信された制御信号に応答して、前記デュアルポートメモリの前記ワーキングメモリ領域に対するアクセスを制御する制御回路と、をさらに備えることを特徴とする請求項２に記載のメモリシステム。
4. 前記フラッシュメモリ装置は、
   フラッシュメモリと、
   前記デュアルポートメモリと前記フラッシュメモリとの間のインタフェースを行うメモリコントローラと、を備え、
   前記メモリコントローラは、前記デュアルポートメモリの前記ワーキングメモリ領域をアクセスすることを特徴とする請求項３に記載のメモリシステム。
5. 前記メモリコントローラは、
   前記フラッシュメモリ装置の動作に必要なファームウェア及びワーキングメモリ情報を格納する不揮発性メモリと、
   前記ファームウェアに従って動作するプロセッサと、
   前記デュアルポートメモリとのインタフェースのための第１インタフェースと、
   前記フラッシュメモリとのインタフェースのための第２インタフェースと、を備えることを特徴とする請求項４に記載のメモリシステム。
6. 前記メモリコントローラは、
   前記不揮発性メモリ、前記プロセッサ、そして前記第１及び第２インタフェースを接続するためのバスをさらに備えることを特徴とする請求項５に記載のメモリシステム。
7. 前記ワーキングメモリ情報は、前記デュアルポートメモリ内の前記ワーキングメモリの位置及び大きさを含むことを特徴とする請求項５に記載のメモリシステム。
8. 前記第１インタフェースは、
   前記ワーキングメモリ情報を格納するためのレジスタを備えることを特徴とする請求項７に記載のメモリシステム。
9. 前記プロセッサは、前記不揮発性メモリから読み出された前記ワーキングメモリ情報を前記第１インタフェース内の前記レジスタに格納することを特徴とする請求項８に記載のメモリシステム。
10. 前記第１インタフェースは、
    前記レジスタに格納された前記ワーキングメモリ情報を参照して、前記デュアルポートメモリ内の前記ワーキングメモリをアクセスすることを特徴とする請求項９に記載のメモリシステム。
11. 前記デュアルポートメモリは、デュアルポートＲＡＭであることを特徴とする請求項１に記載のメモリシステム。
12. ホストと、
    フラッシュメモリ装置と、
    前記ホスト及び前記フラッシュメモリ装置とデータをやりとりするデュアルポートメモリと、を備え、
    前記フラッシュメモリ装置は、前記デュアルポートメモリの一部領域をワーキングメモリとして使用することを特徴とするメモリシステム。
13. 前記デュアルポートメモリは、複数のメモリバンクを備え、
    前記デュアルポートメモリの前記ワーキングメモリ領域は、前記複数のメモリバンクのうちの何れか一つの一部領域内に位置することを特徴とする請求項１２に記載のメモリシステム。
14. 前記複数のメモリバンクは、前記ホストによってアクセスされ、
    前記複数のメモリバンクのうちの何れか一つの前記一部領域は、前記ホストによってアクセスされないように設定されることを特徴とする請求項１３に記載のメモリシステム。
15. 前記デュアルポートメモリは、
    前記ホストと通信する第１ポートと、
    前記フラッシュメモリ装置と通信する第２ポートと、をさらに備えることを特徴とする請求項１４に記載のメモリシステム。
16. 前記デュアルポートメモリは、
    前記第１ポートを介して前記ホストから受信された制御信号に応答して、前記デュアルポートメモリの前記ワーキングメモリ領域を除いた前記複数のメモリバンクに対するアクセスを制御し、
    前記第２ポートを介して前記フラッシュメモリ装置から受信された制御信号に応答して、前記デュアルポートメモリの前記ワーキングメモリ領域に対するアクセスを制御することを特徴とする請求項１５に記載のメモリシステム。
17. 前記フラッシュメモリ装置は、
    フラッシュメモリと、
    前記デュアルポートメモリと前記フラッシュメモリとの間のインタフェースを行うメモリコントローラと、を備え、
    前記メモリコントローラは、前記デュアルポートメモリの前記ワーキングメモリ領域をアクセスすることを特徴とする請求項１４に記載のメモリシステム。
18. 前記メモリコントローラは、
    前記フラッシュメモリ装置の動作に必要なファームウェア及びワーキングメモリ情報を格納する不揮発性メモリと、
    前記ファームウェアに従って動作するプロセッサと、
    前記デュアルポートメモリとのインタフェースのための第１インタフェースと、
    前記フラッシュメモリとのインタフェースのための第２インタフェースと、を備え、
    前記不揮発性メモリ、前記プロセッサ、そして前記第１及び第２インタフェースは、バスを介して接続されることを特徴とする請求項１７に記載のメモリシステム。
19. 前記ワーキングメモリ情報は、前記デュアルポートメモリ内の前記ワーキングメモリの位置及び大きさを含むことを特徴とする請求項１８に記載のメモリシステム。
20. 前記第１インタフェースは、
    前記ワーキングメモリ情報を格納するためのレジスタを備え、
    前記プロセッサは、前記不揮発性メモリから読み出された前記ワーキングメモリ情報を前記第１インタフェース内の前記レジスタに格納し、
    前記第１インタフェースは、前記レジスタに格納された前記ワーキングメモリ情報を参照して、前記デュアルポートメモリ内の前記ワーキングメモリをアクセスすることを特徴とする請求項１９に記載のメモリシステム。
21. 前記フラッシュメモリは、前記ホストのブートに必要なブートコードを格納することを特徴とする請求項２０に記載のメモリシステム。
22. パワーアップ時に、前記フラッシュメモリの前記ブートコードは、前記デュアルポートメモリにロードされ、前記ブートコードは、前記ワーキングメモリ情報を含み、
    前記ホストは、前記デュアルポートメモリに格納された前記ワーキングメモリ情報を参照して、前記デュアルポートメモリの前記ワーキングメモリに対するアクセスを制限することを特徴とする請求項２１に記載のメモリシステム。
23. 前記デュアルポートメモリは、デュアルポートＲＡＭであることを特徴とする請求項１２に記載のメモリシステム。
24. 前記メモリコントローラ及び前記フラッシュメモリは、単一チップに集積されることを特徴とする請求項１７に記載のメモリシステム。
25. 前記メモリコントローラ、前記フラッシュメモリ、そして前記デュアルポートメモリは、単一チップに集積されることを特徴とする請求項１７に記載のメモリシステム。

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