KR20140071641A - 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치 - Google Patents

Abstract

본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 복수의 메모리 장치들을 포함하는 멀티 칩 패키지 메모리 장치 및 그것의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 메모리 장치는, 메모리 셀에 데이터를 저장하거나, 메모리 셀로부터 데이터를 독출하도록 구성된 데이터 읽기/쓰기 블럭; 데이터 패드를 통해 입력된 입력 데이터와 제어 신호 패드를 통해 입력된 제어 신호를 버퍼링하고, 버퍼링된 입력 데이터와 제어 신호를 상기 데이터 읽기/쓰기 블럭에 제공하고, 상기 데이터 읽기/쓰기 블럭을 통해 독출된 독출 데이터를 버퍼링하고, 상기 버퍼링된 독출 데이터를 상기 데이터 패드를 통해 외부 장치로 출력하도록 구성된 입력/출력 버퍼 블럭; 및 상기 외부 장치로부터 입력된 어드레스에 근거하여 상기 입력/출력 버퍼 블럭을 활성화하거나 비활성화하도록 구성된 제어 로직을 포함한다.

Description

메모리 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치{MEMORY DEVICE, OPERATING METHOD THEREOF AND DATA STORAGE DEVICE INCLUDING THE SAME}

본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 복수의 메모리 장치들을 포함하는 멀티 칩 패키지 메모리 장치 및 그것의 동작 방법에 관한 것이다.

최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.

메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.

휴대용 전자 장치에서 음악, 동영상 등과 같은 대용량 파일들이 재생됨에 따라 데이터 저장 장치 역시 큰 저장 용량을 갖도록 요구된다. 데이터 저장 장치는 저장 용량을 증가시키기 위해서 복수의 메모리 장치들을 포함한다. 뿐만 아니라, 복수의 메모리 장치들은 메모리 장치들 각각의 저장 용량을 증가시키기 위해서 복수의 메모리 장치들(또는 메모리 다이들(dies), 또는 메모리 칩들(chips))을 포함한다. 복수의 메모리 장치들을 포함하는 메모리 장치는 내부적으로 몇 개의 메모리 장치들이 적층되더라도 외관상으로 하나의 메모리 장치로 보여지도록 패키지 된다. 복수의 메모리 장치들(또는 메모리 다이들, 또는 메모리 칩들)이 적층되어 하나의 메모리 장치로 패키징된 메모리 장치는 멀티-칩 패키지 메모리 장치라 불린다.

멀티-칩 패키지 메모리 장치에 있어서, 동작 전류(operating current)는 멀티-칩 패키지 메모리 장치가 읽기, 쓰기(또는 프로그램), 소거 동작과 같은 활성(active) 모드로 동작할 때 소모하는 전류를 말한다. 반면, 대기 전류(standby current)는 멀티-칩 패키지 메모리 장치가 대기 모드 또는 절전 모드로 동작할 때 소모하는 전류 또는 누설 전류를 말한다. 멀티-칩 패키지 메모리 장치에 포함된 메모리 장치들 중에서 활성화된 메모리 장치가 소모하는 동작 전류와, 비활성화된 메모리 장치가 소모하는 동작 전류 또는 대기 전류가 멀티-칩 패키지 메모리 장치 전체의 소모 전류를 구성한다. 즉, 멀티-칩 패키지 메모리 장치에 포함된 메모리 장치들 중에서 선택되지 않은 메모리 장치가 소모하는 동작 전류 또는 대기 전류가 멀티-칩 패키지 메모리 장치 전체의 소모 전류를 증가시키는 요인이 될 수 있다.

본 발명의 목적은 전력 소모가 감소된 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.

본 발명의 실시 예에 따른 메모리 장치는, 메모리 셀에 데이터를 저장하거나, 메모리 셀로부터 데이터를 독출하도록 구성된 데이터 읽기/쓰기 블럭; 데이터 패드를 통해 입력된 입력 데이터와 제어 신호 패드를 통해 입력된 제어 신호를 버퍼링하고, 버퍼링된 입력 데이터와 제어 신호를 상기 데이터 읽기/쓰기 블럭에 제공하고, 상기 데이터 읽기/쓰기 블럭을 통해 독출된 독출 데이터를 버퍼링하고, 상기 버퍼링된 독출 데이터를 상기 데이터 패드를 통해 외부 장치로 출력하도록 구성된 입력/출력 버퍼 블럭; 및 상기 외부 장치로부터 입력된 어드레스에 근거하여 상기 입력/출력 버퍼 블럭을 활성화하거나 비활성화하도록 구성된 제어 로직을 포함한다.

실시 예에 있어서, 상기 제어 로직은 상기 입력된 어드레스를 프리-디코딩하도록 구성된 어드레스 프리-디코더를 포함하되, 상기 제어 로직은 상기 어드레스 프리-디코더의 디코딩 결과에 근거하여 상기 입력된 어드레스가 상기 메모리 장치를 액세스하기 위해 할당된 동작 어드레스 범위 내에 있는지의 여부를 판단하도록 구성된다.

실시 예에 있어서, 상기 제어 로직은 상기 입력된 어드레스가 상기 동작 어드레스 범위를 벗어난 어드레스라고 판단된 경우, 상기 입력/출력 버퍼 블럭을 비활성화하도록 구성된다.

본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 어드레스를 수신하는 단계; 상기 수신된 어드레스를 프리-디코딩하는 단계; 상기 수신된 어드레스를 프리-디코딩한 결과에 근거하여 상기 수신된 어드레스가 상기 메모리 장치를 액세스하기 위해 할당된 동작 어드레스 범위 내에 있는지의 여부를 판단하는 단계; 및 상기 수신된 어드레스가 상기 동작 어드레스 범위 내에 있는지를 판단한 결과에 근거하여 상기 메모리 장치의 입력/출력 버퍼 블럭을 활성화하거나 비활성화하는 단계를 포함한다.

실시 예에 있어서, 상기 수신된 어드레스가 상기 동작 어드레스 범위를 벗어난 어드레스라고 판단된 경우, 상기 입력/출력 버퍼 블럭을 비활성화한다.

본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 메모리 장치들을 포함하는 멀티 칩 패키지 메모리 장치; 및 상기 멀티 칩 패키지 메모리 장치를 제어하도록 구성된 컨트롤러를 포함한다. 상기 복수의 메모리 장치들 각각은, 메모리 셀에 데이터를 저장하거나, 메모리 셀로부터 데이터를 독출하도록 구성된 데이터 읽기/쓰기 블럭; 데이터 패드를 통해 입력된 입력 데이터와 제어 신호 패드를 통해 입력된 제어 신호를 버퍼링하고, 버퍼링된 입력 데이터와 제어 신호를 상기 데이터 읽기/쓰기 블럭에 제공하고, 상기 데이터 읽기/쓰기 블럭을 통해 독출된 독출 데이터를 버퍼링하고, 상기 버퍼링된 독출 데이터를 상기 데이터 패드를 통해 외부 장치로 출력하도록 구성된 입력/출력 버퍼 블럭; 및 상기 외부 장치로부터 입력된 어드레스에 근거하여 상기 입력/출력 버퍼 블럭을 활성화하거나 비활성화하도록 구성된 제어 로직을 포함한다.

본 발명의 실시 예에 따르면, 메모리 장치 및 그것을 포함하는 멀티 칩 패키지 메모리 장치의 전력 소모가 감소될 수 있다.

도 1은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 칩들을 예시적으로 보여주는 사시도이다.
도 2는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 칩들의 액세스 어드레스를 구분하는 방법을 설명하기 위한 도표이다.
도 3은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 다이를 예시적으로 보여주는 블럭도이다.
도 4는 도 3에서 설명된 메모리 다이의 입력/출력 버퍼 블럭을 예시적으로 보여주는 블럭도이다.
도 5는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 다이의 동작 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 7은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다.
도 8은 도 7에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다.
도 9는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다.
도 10은 도 9에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.

본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.

이하, 도면들을 참조하여 본 발명의 실시 예에 대해서 상세히 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 칩들을 예시적으로 보여주는 사시도이다. 그리고 도 2는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 칩들의 액세스 어드레스를 구분하는 방법을 설명하기 위한 도표이다.

도 1을 참조하면, 멀티 칩 패키지 메모리 장치(500)는 복수의 메모리 칩들(100 및 200)을 포함한다. 메모리 칩은 메모리 장치로 불릴 수 있으며, 이하에서는, 메모리 칩을 메모리 다이(die)라 칭할 것이다. 설명의 간략화를 위해서 2개의 메모리 다이들(100 및 200)로 구성된 멀티 칩 패키지 메모리 장치(500)를 예시한다. 그러나, 멀티 칩 패키지 메모리 장치(500)에 포함되는 메모리 다이의 수는 멀티 칩 패키지 메모리 장치(500)의 저장 용량에 따라 달라질 수 있음은 잘 이해될 것이다.

메모리 다이들(100 및 200) 각각의 패드들은, 적층 신호를 인가하기 위한 적층(stack) 패드들을 제외하고, 서로 연결된다. 예를 들면, 메모리 다이들(100 및 200)의 칩 인에이블 신호(CE) 패드, 제어 신호 패드들, 데이터 패드들 및 전원 패드들(Vcc 및 GND)은 서로 연결된다. 이러한 연결 구조에 따르면, 멀티 칩 패키지 메모리 장치(500)가 외부 장치(예를 들면, 메모리 컨트롤러, 호스트 장치 등)로부터 제공되는 하나의 칩 인에이블 신호(CE)(또는, 칩 선택 신호)에 의해서 활성화되는 1-CE 멀티 칩 패키지 메모리 장치인 것을 의미한다.

1-CE 멀티 칩 패키지 메모리 장치(500)의 메모리 다이들(100 및 200)은 적층 패드들을 통해 인가되는 적층 신호에 따라 액세스 어드레스가 제어될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 서로 다른 적층 신호(즉, 전원 전압(Vcc) 및 접지 전압(GND))가 메모리 다이들(100 및 200) 각각에 인가된다. 적층 신호에 따라서 메모리 다이들(100 및 200)의 적층 상태가 결정된다. 그리고 적층 상태에 따라서 메모리 다이들(100 및 200)을 액세스하기 위한 어드레스가 구분될 수 있다. 예를 들면, 멀티 칩 패키지 메모리 장치(500)가 1~200의 어드레스에 의해서 액세스되는 경우, 메모리 다이(100)는 1~100의 어드레스에 의해서 그리고 메모리 다이(200)는 101~200의 어드레스에 의해서 액세스될 수 있다.

한편, 메모리 다이들(100 및 200)에 제공되는 제어 신호는 명령 및 어드레스와 같이 메모리 다이들(100 및 200)의 동작을 제어하기 위한 신호를 의미한다. 예시적으로, 제어 신호는 제어 신호 패드들을 통해 제공될 수 있다. 다른 예로서, 제어 신호는 입출력 멀티플렉싱(multiplexing) 방식으로 데이터 패드들을 통해 제공될 수 있다. 즉, 제어 신호는 데이터 패드들을 통해 제공되고, 제어 신호 패드들을 통해 제공되는 제어 신호에 따라 데이터 패드들을 통해 제공된 신호가 명령, 어드레스 또는 데이터인지 그 종류가 판별될 수 있다.

앞서 설명된 바와 같이, 메모리 다이들(100 및 200)의 칩 인에이블 신호(CE) 패드, 제어 신호 패드들, 데이터 패드들 및 전원 패드들(Vcc 및 GND)은 서로 연결된다. 즉, 메모리 다이들(100 및 200)은 칩 인에이블 신호(CE), 제어 신호들 및 데이터를 공유한다. 따라서, 메모리 다이들(100 및 200)은 메모리 다이들(100 및 200)을 선택하기 위한 어드레스가 제공되기 전까지 동일한 동작을 수행한다. 또한, 메모리 다이들(100 및 200)은 메모리 다이들(100 및 200)을 선택하기 위한 어드레스가 제공된 이후에 데이터를 프로그램하거나 독출하는 실질적인 동작을 제외하고 동일한 동작을 수행할 수 있다.

이는 어드레스에 따라 비활성화된, 즉, 선택되지 못한 메모리 다이가 공유된 칩 인에이블 신호 또는 제어 신호들에 따라 필요치 않은 전류를 소모할 수 있음을 의미한다. 본 발명의 실시 예에 따르면, 멀티 칩 패키지 메모리 장치(500)에 포함된 메모리 다이들 각각은, 어드레스를 프리-디코딩(pre-decoding)하고, 디코딩 결과에 따라 선택되지 못한 것으로 판단된 경우, 입력/출력 버퍼 블럭이 비활성화되도록 제어한다. 이러한 메모리 다이의 구성 및 동작이 이하의 도면을 참조하여 상세히 설명된다.

도 3은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 다이를 예시적으로 보여주는 블럭도이다. 멀티 칩 패키지 메모리 장치(500)에 포함된 메모리 다이(100)와 메모리 다이(200)는 동일한 구조로 구성되고, 동일한 동작을 수행하도록 구성된다. 따라서, 설명의 편의를 위해서, 메모리 다이(100)의 구성 및 동작이 예시적으로 설명된다.

도 3을 참조하면, 메모리 다이(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 입력/출력 버퍼 블럭(150) 및 제어 로직(160)을 포함한다.

메모리 셀 어레이(110)는 외부 장치(도시되지 않음)로부터 제공된 데이터를 저장하기 위한 메모리 셀들을 포함한다. 메모리 셀 어레이(110)에 포함된 메모리 셀들은 워드 라인들(WL0~WLm)과 비트 라인들(BL0~BLn)이 서로 교차된 영역에 배열될 수 있다. 메모리 셀 어레이(110)는 단층 어레이 구조(single-layer array structure)(또는, 2차원 어레이 구조라고 불림) 또는 다층 어레이 구조(multi-layer array structure)(또는, 3차원 어레이 구조라고 불림)를 갖도록 형성될 수 있다.

행 디코더(120)는 워드 라인들(WL0~WLm)을 통해서 메모리 셀 어레이(110)와 연결된다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작한다. 행 디코더(120)는 제어 로직(160)에 포함된 어드레스 프리-디코더(161)를 통해 프리-디코딩된 어드레스를 디코딩하도록 구성된다. 행 디코더(120)는 디코딩 결과에 따라 워드 라인들(WL0~WLm)에 대한 선택 동작 및 구동 동작을 수행하도록 구성된다. 예시적으로, 행 디코더(120)는 전압 발생기(도시되지 않음)로부터 제공된 동작 전압을 워드 라인들(WL0~WLm)에 각각 제공할 수 있다.

열 디코더(130)는 비트 라인들(BL0~BLn)을 통해서 메모리 셀 어레이(110)와 연결된다. 열 디코더(130)는 제어 로직(160)의 제어에 따라 동작한다. 열 디코더(130)는 제어 로직(160)에 포함된 어드레스 프리-디코더(161)를 통해 프리-디코딩된 어드레스를 디코딩하도록 구성된다. 열 디코더(130)는 디코딩 결과에 따라 비트 라인들(BL0~BLn)과 데이터 읽기/쓰기 블럭(140)를 정해진 단위에 따라 순차적으로 연결하도록 구성된다.

데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작한다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라 쓰기 드라이버로써 또는 감지 증폭기로써 동작하도록 구성된다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 프로그램 동작 시 외부 장치(도시되지 않음)로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하도록 구성된다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 감지 또는 독출하도록 구성된다.

입력/출력 버퍼 블럭(150)은 버퍼 차단(blocking) 블럭(151), 데이터 버퍼 블럭(153) 및 제어 신호 버퍼 블럭(155)을 포함한다. 버퍼 차단 블럭(151)은 제어 로직(160)으로부터 제공된 버퍼 제어 신호(BFC)에 따라 데이터 버퍼 블럭(153) 및 제어 신호 버퍼 블럭(155)의 동작을 비활성화하도록 구성된다. 이는 이후 상세히 설명된다.

데이터 버퍼 블럭(153)은 데이터 패드(도시되지 않음)를 통해 입력된 데이터를 버퍼링하고, 버퍼링된 데이터를 데이터 읽기/쓰기 블럭(140)으로 제공하도록 구성된다. 데이터 버퍼 블럭(153)은 데이터 읽기/쓰기 블럭(140)으로부터 제공된 데이터를 버퍼링하고, 버퍼링된 데이터를 데이터 패트를 통해 외부 장치로 출력하도록 구성된다. 이를 위해서 데이터 버퍼 블럭(153)은 래치 회로들(도시되지 않음) 및 출력 드라이빙 회로(도시되지 않음)를 포함할 수 있다.

제어 신호 버퍼 블럭(155)은 제어 신호 패드를 통해 입력된 제어 신호를 버퍼링하고, 버퍼링된 제어 신호를 데이터 읽기/쓰기 블럭(140) 또는 제어 로직(160)으로 제공하도록 구성된다. 예시적으로, 제어 신호는 메모리 다이(100)의 읽기, 쓰기(또는 프로그램), 소거 동작과 같은 동작을 제어하기 위한 모든 신호를 의미한다.

제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 응답하여 메모리 다이(100)의 제반 동작을 제어하도록 구성된다. 예를 들면, 제어 로직(160)은 메모리 다이(100)의 읽기, 쓰기(또는 프로그램), 소거 동작을 제어할 수 있다.

제어 로직(160)은 어드레스 프리-디코더(161)를 포함한다. 어드레스 프리-디코더(161)는 입력/출력 버퍼 블럭(150)을 통해 입력된 어드레스를 프리-디코딩하도록 구성된다. 제어 로직(160)은 프리-디코더(161)에 의해서 디코딩된 어드레스에 근거하여 입력된 어드레스가 동작 어드레스 범위에 포함된 어드레스인지를 판단한다. 여기에서, 동작 어드레스는 각각의 메모리 다이(도 1의 100 또는 200)를 액세스하기 위해서 메모리 다이들(100 및 200)에 할당된 어드레스로 정의한다. 다시 말해서, 제어 로직(160)은 디코딩된 어드레스에 근거하여 입력된 어드레스가 메모리 다이(100)를 액세스하기 위한 어드레스인지를 판단한다.

제어 로직(160)은 입력된 어드레스가 메모리 다이(100)를 액세스하기 위한 어드레스가 아닌 것으로 판단되면, 입력/출력 버퍼 블럭(150)을 비활성화한다. 예를 들면, 제어 로직(160)은 입력된 어드레스가 메모리 다이(100)를 액세스하기 위한 어드레스가 아닌 것으로 판단되면, 비활성화된 버퍼 제어 신호(BFC)를 버퍼 차단 블럭(151)으로 제공한다. 버퍼 차단 블럭(151)은 비활성화된 버퍼 제어 신호(BFC)에 따라 데이터 버퍼 블럭(153) 및 제어 신호 버퍼 블럭(155)을 비활성화한다.

버퍼 차단 블럭(151)에 의해서 비활성화된 데이터 버퍼 블럭(153)은 데이터 패드를 통해 데이터가 입력되더라도, 그러한 데이터를 버퍼링하거나, 데이터 패스를 통해 데이터 읽기/쓰기 블럭(140)에 전달하지 않는다. 또한, 데이터 패스를 통해 데이터가 전달되지 않기 때문에, 데이터 읽기/쓰기 블럭(140) 역시 데이터를 처리하기 위한 실질적인 동작을 수행하지 않는다.

버퍼 차단 블럭(151)에 의해서 비활성화된 제어 신호 버퍼 블럭(155)은 제어 신호 패드를 통해 제어 신호가 입력되더라도, 그러한 제어 신호를 버퍼링하거나, 제어 신호 패스를 통해 데이터 읽기/쓰기 블럭(140)에 전달하지 않는다. 또한, 제어 신호 패스를 통해 제어 신호가 전달되지 않기 때문에, 데이터 읽기/쓰기 블럭(140) 역시 제어 신호에 응답하기 위한 실질적인 동작을 수행하지 않는다.

즉, 메모리 다이들(도 1의 100 및 200) 간에 공유된 제어 신호들 또는 데이터가 패드를 통해 입력/출력 버퍼 블럭(150)에 입력되더라도, 입력/출력 버퍼 블럭(150)은 그러한 제어 신호들 또는 데이터에 응답하여 동작하지 않는다. 그리고, 입력/출력 버퍼 블럭(150)으로부터 데이터 또는 제어 신호를 제공받는 회로 블럭 역시 동작하지 않는다. 이는, 멀티-칩 패키지 메모리 장치에 포함된 메모리 다이들 중에서 선택되지 않은 메모리 다이가 소모하는 동작 전류 또는 대기 전류가 감소될 수 있음을 의미한다.

도 4는 도 3에서 설명된 메모리 다이의 입력/출력 버퍼 블럭을 예시적으로 보여주는 블럭도이다. 도 4에 도시된 버퍼 블럭은 도 3의 데이터 버퍼 블럭(153) 또는 제어 신호 버퍼 블럭(155) 중 어느 하나를 나타낸다. 버퍼 차단 블럭(151)은 비활성화된 버퍼 제어 신호(BFC)에 따라 버퍼 블럭(153 또는 155)을 비활성화하도록 구성된다. 예시적으로, 버퍼 차단 블럭(151)은 비활성화된 버퍼 제어 신호(BFC)에 따라 패드와 버퍼 블럭(153 또는 155) 간의 신호 전달 경로를 차단하도록 구성된다. 이러한 구성에 따르면, 패드를 통해 데이터 또는 제어 신호가 입력되더라도, 그러한 데이터 또는 제어 신호는 버퍼 블럭(153 또는 155)에 전달되지 않는다. 따라서, 버퍼 블럭(153 또는 155)은 아무런 동작을 수행하지 않을 수 있다. 버퍼 블럭(153 또는 155)이 아무런 동작을 수행하지 않기 때문에, 어떠한 신호도 데이터 패스 또는 제어 신호 패스를 통해 전달되지 않을 것이다.

도 5는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치에 포함된 메모리 다이의 동작 방법을 설명하기 위한 순서도이다. 도 5를 설명함에 있어서, 메모리 다이(도 1의 100 또는 200)는 어드레스를 수신하기 전에 동작을 수행하기 위한 명령을 수신하고, 수신된 명령에 따라 어드레스 또는 추가적인 명령을 수신하기 위한 절차에 진입한 것을 가정한다.

S110 단계에서, 메모리 다이는 어드레스를 수신한다. S120 단계에서, 메모리 다이는 수신된 어드레스를 프리-디코딩한다. 메모리 다이는 프리-디코딩 결과에 따라 수신된 어드레스가 동작 어드레스 범위 내에 포함되는지의 여부를 판단한다. 즉, 앞서 설명된 바와 같이, 메모리 다이는 디코딩된 어드레스에 근거하여 수신된 어드레스가 메모리 다이 자신에게 할당된 어드레스인지의 여부를 판단한다. 판단 결과에 따라, 절차는 S140 단계 및 S160 단계로 분기된다.

S140 단계에서, 수신된 어드레스가 동작 어드레스 범위 내에 포함되지 않는 것으로 판단된 경우(S130 단계의 No), 메모리 다이는 입력/출력 버퍼 블럭을 비활성화한다. 입력/출력 버퍼 블럭의 비활성화는, 버퍼 차단 블럭(도 2의 151)을 통해 패드와 버퍼 블럭 간의 신호 전달 경로를 차단함으로써 달성될 수 있다.

S150 단계에서, 메모리 다이는 입력/출력 버퍼 블럭이 비활성화된 이후에, 절전 모드로 진입한다. 즉, 메모리 다이는 입력/출력 버퍼 블럭을 비활성화하는 것과 더불어, 다른 회로 블럭의 불필요한 동작으로 인한 전력 소모를 방지하기 위해서, 절전 모드로 진입한다.

S160 단계에서, 수신된 어드레스가 동작 어드레스 범위 내에 포함된 것으로 판단된 경우(S130 단계의 Yes), 메모리 다이는 수신된 어드레스에 근거하여 해당 동작을 수행한다.

도 6은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 6을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함한다. 데이터 저장 장치(1200)는 컨트롤러(1210) 및 데이터 저장 매체(1220)를 포함한다. 데이터 저장 장치(1200)는 데스크톱 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, 게임기 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.

컨트롤러(1210)는 호스트 장치(1100) 및 데이터 저장 매체(1220)에 연결된다. 컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 데이터 저장 매체(1220)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1210)는 데이터 저장 매체(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(1210)는 데이터 저장 매체(1220)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1210)는 호스트 인터페이스(1211), 중앙 처리 장치(1212), 메모리 인터페이스(1213), 램(1214) 및 에러 정정 코드 유닛(1215)과 같은 잘 알려진 구성 요소들을 포함할 수 있다.

중앙 처리 장치(1212)는 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성된다. 램(1214)은 중앙 처리 장치(1212)의 동작 메모리(working memory)로써 이용될 수 있다. 램(1214)은 데이터 저장 매체(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장할 수 있다.

호스트 인터페이스(1211)는 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성된다. 예를 들면, 호스트 인터페이스(1211)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer System Interface) 프로토콜, SAS(Serial SCSI) 프로토콜 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.

메모리 인터페이스(1213)는 컨트롤러(1210)와 데이터 저장 매체(1220)를 인터페이싱하도록 구성된다. 메모리 인터페이스(1213)는 중앙 처리 장치(1212)의 제어에 따라 데이터 저장 매체(1220)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(1213)는 데이터 저장 매체(1220)와 데이터를 주고 받도록 구성된다.

데이터 저장 매체(1220)는 복수의 불휘발성 메모리 장치들(NVM0~NVMk)을 포함할 수 있다. 불휘발성 메모리 장치들(NVM0~NVMk) 각각은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치(도 1의 500)로 구성될 것이다. 불휘발성 메모리 장치들(NVM0~NVMk) 각각이 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치(도 1의 500)로 구성됨에 따라, 데이터 저장 장치(1200)의 전력 소모는 감소될 수 있다.

에러 정정 코드 유닛(1215)은 데이터 저장 매체(1220)로부터 읽어진 데이터의 오류를 검출하도록 구성된다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성된다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.

컨트롤러(1210) 및 데이터 저장 매체(1220)는 솔리드 스테이트 드라이브(solid state drive: SSD)로 구성될 수 있다.

다른 예로서, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어, 메모리 카드로 구성될 수 있다. 예를 들면, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(niversal flash storage) 등으로 구성될 수 있다.

다른 예로서, 컨트롤러(1210) 또는 데이터 저장 매체(1220)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(1200) 또는 데이터 저장 매체(1900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.

도 7은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다. 도 7은 메모리 카드 중에서 SD(secure digital) 카드의 외형을 보여준다.

도 7을 참조하면, SD 카드는 1개의 커맨드 핀(예를 들면, 2번 핀), 1개의 클럭 핀(예를 들면, 5번 핀), 4개의 데이터 핀(예를 들면, 1, 7, 8, 9번 핀), 그리고 3개의 전원 핀(예를 들면, 3, 4, 6번 핀)을 포함한다.

커맨드 핀(2번 핀)을 통해 커맨드 및 응답 신호(response signal)가 전달된다. 일반적으로, 커맨드는 호스트 장치로부터 SD 카드로 전송되고, 응답 신호는 SD 카드로부터 호스트 장치로 전송된다.

데이터 핀(1, 7, 8, 9번 핀)은 호스트 장치로부터 전송되는 데이터를 수신하기 위한 수신(Rx) 핀들과 호스트 장치로 데이터를 전송하기 위한 송신(Tx) 핀들로 구분된다. 수신(Rx) 핀들과 송신(Tx) 핀들 각각은 차동 신호를 전송하기 위해서 쌍으로 구비된다.

SD 카드는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치(도 1의 500) 및 그러한 메모리 장치를 제어하기 위한 컨트롤러를 포함한다. SD 카드에 포함되는 컨트롤러는 도 6에서 설명된 컨트롤러(1210)와 구성 및 기능이 동일할 수 있다. SD 카드가 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치(500)를 포함함에 따라 SD 카드의 전력 소모가 감소될 수 있다.

도 8은 도 7에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다. 도 8을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 카드(2200)를 포함한다. 호스트 장치(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 메모리 장치(2230)를 포함한다.

호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀들로 구성된다. 이러한 핀들은 커맨드 핀, 클럭 핀, 데이터 핀, 전원 핀을 포함한다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다.

호스트 장치(2100)는 메모리 카드(2200)에 데이터를 저장하거나, 메모리 카드(2200)에 저장된 데이터를 읽는다.

호스트 컨트롤러(2110)는 쓰기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK), 그리고 데이터(DATA)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 쓰기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 수신된 데이터(DATA)를 메모리 장치(2230)에 저장한다.

호스트 컨트롤러(2110)는 읽기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 읽기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 메모리 장치(2230)로부터 데이터를 읽고, 읽은 데이터를 호스트 컨트롤러(2110)로 전송한다.

도 9는 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다. 도 9를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 3200)를 포함한다.

SSD(3200)는 SSD 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치들(3231~323n), 전원 공급기(3240), 신호 커넥터(3250), 전원 커넥터(3260)를 포함한다.

SSD(3200)는 호스트 장치(3100)의 요청에 응답하여 동작한다. 즉, SSD 컨트롤러(3210)는 호스트 장치(3100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(3231~323n)을 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(3210)는 불휘발성 메모리 장치들(3231~323n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성된다.

버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 SSD 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~323n)로 전송된다.

불휘발성 메모리 장치들(3231~323n)은 SSD(3200)의 저장 매체로써 사용된다. 불휘발성 메모리 장치들(3231~323n) 각각은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치(도 1의 500)로 구성될 것이다. 따라서, SSD(3200)의 전력 소모는 감소될 수 있다.

불휘발성 메모리 장치들(3231~323n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결된다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 것이다.

전원 공급기(3240)는 전원 커넥터(3260)를 통해 입력된 전원(PWR)을 SSD(3200) 내부에 제공하도록 구성된다. 전원 공급기(3240)는 보조 전원 공급기(3241)를 포함한다. 보조 전원 공급기(3241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(3200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성된다. 보조 전원 공급기(3241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.

SSD 컨트롤러(3210)는 신호 커넥터(3250)를 통해서 호스트 장치(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 것이다. 신호 커넥터(3250)는 호스트 장치(3100)와 SSD(3200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 등의 커넥터로 구성될 수 있다.

도 10은 도 9에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, SSD 컨트롤러(3210)는 메모리 인터페이스(3211), 호스트 인터페이스(3212), ECC 유닛(3213), 중앙 처리 장치(3214), 그리고 램(3215)을 포함한다.

메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)과 데이터를 주고 받도록 구성된다. 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 버퍼 메모리 장치(3220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 버퍼 메모리 장치(3220)로 전달한다.

호스트 인터페이스(3212)는 호스트 장치(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공하도록 구성된다. 예를 들면, 호스트 인터페이스(3212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 프로토콜들 중 어느 하나를 통해 호스트 장치(3100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(3212)는 호스트 장치(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.

ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성된다. 생성된 패러티 비트는 불휘발성 메모리(3231~323n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터의 에러를 검출하도록 구성된다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성된다.

중앙 처리 장치(3214)는 호스트 장치(3100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성된다. 중앙 처리 장치(3214)는 호스트 장치(3100)의 요청에 응답하여 SSD 컨트롤러(3210)의 제반 동작을 제어한다. 중앙 처리 장치(3214)는 SSD(3200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(3220) 및 불휘발성 메모리 장치들(3231~323n)의 동작을 제어한다. 램(3215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용된다.

도 11은 본 발명의 실시 예에 따른 멀티 칩 패키지 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 11을 참조하면, 컴퓨터 시스템(4000)은 시스템 버스(4700)에 전기적으로 연결되는 네트워크 어댑터(4100), 중앙 처리 장치(4200), 데이터 저장 장치(4300), 램(4400), 롬(4500) 그리고 사용자 인터페이스(4600)를 포함한다. 여기에서, 데이터 저장 장치(4300)는 도 6에 도시된 데이터 저장 장치(1200) 또는 도 9에 도시된 SSD(3200)로 구성될 수 있다.

네트워크 어댑터(4100)는 컴퓨터 시스템(4000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(4200)는 램(4400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.

데이터 저장 장치(4300)는 컴퓨터 시스템(4000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(4000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(4300)에 저장된다.

램(4400)은 컴퓨터 시스템(4000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(4400)에는 데이터 저장 장치(4300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(4500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(4600)를 통해서 컴퓨터 시스템(2000)과 사용자 사이의 정보 교환이 이루어진다.

비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(4000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.

이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.

500 : 멀치 칩 패키지 메모리 장치
100 : 제1 메모리 다이
200 : 제2 메모리 다이

Claims (19)

1. 메모리 셀에 데이터를 저장하거나, 메모리 셀로부터 데이터를 독출하도록 구성된 데이터 읽기/쓰기 블럭;
   데이터 패드를 통해 입력된 입력 데이터와 제어 신호 패드를 통해 입력된 제어 신호를 버퍼링하고, 버퍼링된 입력 데이터와 제어 신호를 상기 데이터 읽기/쓰기 블럭에 제공하고, 상기 데이터 읽기/쓰기 블럭을 통해 독출된 독출 데이터를 버퍼링하고, 상기 버퍼링된 독출 데이터를 상기 데이터 패드를 통해 외부 장치로 출력하도록 구성된 입력/출력 버퍼 블럭; 및
   상기 외부 장치로부터 입력된 어드레스에 근거하여 상기 입력/출력 버퍼 블럭을 활성화하거나 비활성화하도록 구성된 제어 로직을 포함하는 메모리 장치.
2. 제1항에 있어서,
   상기 제어 로직은 상기 입력된 어드레스를 프리-디코딩하도록 구성된 어드레스 프리-디코더를 포함하되,
   상기 제어 로직은 상기 어드레스 프리-디코더의 디코딩 결과에 근거하여 상기 입력된 어드레스가 상기 메모리 장치를 액세스하기 위해 할당된 동작 어드레스 범위 내에 있는지의 여부를 판단하도록 구성된 메모리 장치.
3. 제2항에 있어서,
   상기 제어 로직은 상기 입력된 어드레스가 상기 동작 어드레스 범위 내에 포함된 어드레스라고 판단된 경우, 상기 입력/출력 버퍼 블럭을 활성화하도록 구성된 메모리 장치.
4. 제2항에 있어서,
   상기 제어 로직은 상기 입력된 어드레스가 상기 동작 어드레스 범위를 벗어난 어드레스라고 판단된 경우, 상기 입력/출력 버퍼 블럭을 비활성화하도록 구성된 메모리 장치.
5. 제1항에 있어서,
   상기 입력/출력 버퍼 블럭은 상기 입력 데이터를 버퍼링하도록, 그리고 상기 독출 데이터를 버퍼링하도록 구성된 데이터 버퍼 블럭;
   상기 제어 신호를 버퍼링하도록 구성된 제어 신호 버퍼 블럭; 및
   상기 제어 로직으로부터 제공되는 비활성화된 버퍼 제어 신호에 따라 상기 데이터 버퍼 블럭과 상기 제어 신호 버퍼 블럭을 비활성화하도록 구성된 버퍼 차단 블럭을 포함하는 메모리 장치.
6. 제5항에 있어서,
   상기 버퍼 차단 블럭은 상기 데이터 패드와 상기 데이터 버퍼 블럭의 신호 경로를 차단함으로써 상기 데이터 버퍼 블럭을 비활성화하도록 구성된 메모리 장치.
7. 제5항에 있어서,
   상기 버퍼 차단 블럭은 상기 제어 신호 패드와 상기 제어 신호 버퍼 블럭의 신호 경로를 차단함으로써 상기 제어 신호 버퍼 블럭을 비활성화하도록 구성된 메모리 장치.
8. 메모리 장치의 동작 방법에 있어서:
   어드레스를 수신하는 단계;
   상기 수신된 어드레스를 프리-디코딩하는 단계;
   상기 수신된 어드레스를 프리-디코딩한 결과에 근거하여 상기 수신된 어드레스가 상기 메모리 장치를 액세스하기 위해 할당된 동작 어드레스 범위 내에 있는지의 여부를 판단하는 단계; 및
   상기 수신된 어드레스가 상기 동작 어드레스 범위 내에 있는지를 판단한 결과에 근거하여 상기 메모리 장치의 입력/출력 버퍼 블럭을 활성화하거나 비활성화하는 단계를 포함하는 메모리 장치의 동작 방법.
9. 제8항에 있어서,
   상기 수신된 어드레스가 상기 동작 어드레스 범위 내에 포함된 어드레스라고 판단된 경우, 상기 입력/출력 버퍼 블럭을 활성화하는 메모리 장치의 동작 방법.
10. 제8항에 있어서,
    상기 수신된 어드레스가 상기 동작 어드레스 범위를 벗어난 어드레스라고 판단된 경우, 상기 입력/출력 버퍼 블럭을 비활성화하는 메모리 장치의 동작 방법.
11. 제10항에 있어서,
    상기 입력/출력 버퍼 블럭을 비활성화한 이후에, 절전 모드로 진입하는 단계를 더 포함하는 메모리 장치의 동작 방법.
12. 제8항에 있어서,
    상기 어드레스를 수신하는 단계 이전에, 상기 메모리 장치를 동작시키기 위한 명령을 수신하는 단계를 더 포함하는 메모리 장치의 동작 방법.
13. 복수의 메모리 장치들을 포함하는 멀티 칩 패키지 메모리 장치; 및
    상기 멀티 칩 패키지 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되,
    상기 복수의 메모리 장치들 각각은,
    메모리 셀에 데이터를 저장하거나, 메모리 셀로부터 데이터를 독출하도록 구성된 데이터 읽기/쓰기 블럭;
    데이터 패드를 통해 입력된 입력 데이터와 제어 신호 패드를 통해 입력된 제어 신호를 버퍼링하고, 버퍼링된 입력 데이터와 제어 신호를 상기 데이터 읽기/쓰기 블럭에 제공하고, 상기 데이터 읽기/쓰기 블럭을 통해 독출된 독출 데이터를 버퍼링하고, 상기 버퍼링된 독출 데이터를 상기 데이터 패드를 통해 외부 장치로 출력하도록 구성된 입력/출력 버퍼 블럭; 및
    상기 외부 장치로부터 입력된 어드레스에 근거하여 상기 입력/출력 버퍼 블럭을 활성화하거나 비활성화하도록 구성된 제어 로직을 포함하는 데이터 저장 장치.
14. 제13항에 있어서,
    상기 제어 로직은 상기 입력된 어드레스를 프리-디코딩하도록 구성된 어드레스 프리-디코더를 포함하되,
    상기 제어 로직은 상기 어드레스 프리-디코더의 디코딩 결과에 근거하여 상기 입력된 어드레스가 상기 메모리 장치를 액세스하기 위해 할당된 동작 어드레스 범위 내에 있는지의 여부를 판단하도록 구성된 데이터 저장 장치.
15. 제14항에 있어서,
    상기 제어 로직은 상기 입력된 어드레스가 상기 동작 어드레스 범위 내에 포함된 어드레스라고 판단된 경우, 상기 입력/출력 버퍼 블럭을 활성화하도록 구성된 데이터 저장 장치.
16. 제14항에 있어서,
    상기 제어 로직은 상기 입력된 어드레스가 상기 동작 어드레스 범위를 벗어난 어드레스라고 판단된 경우, 상기 입력/출력 버퍼 블럭을 비활성화하도록 구성된 데이터 저장 장치.
17. 제13항에 있어서,
    상기 입력/출력 버퍼 블럭은 상기 입력 데이터를 버퍼링하도록, 그리고 상기 독출 데이터를 버퍼링하도록 구성된 데이터 버퍼 블럭;
    상기 제어 신호를 버퍼링하도록 구성된 제어 신호 버퍼 블럭; 및
    상기 제어 로직으로부터 제공되는 비활성화된 버퍼 제어 신호에 따라 상기 데이터 버퍼 블럭과 상기 제어 신호 버퍼 블럭을 비활성화하도록 구성된 버퍼 차단 블럭을 포함하는 데이터 저장 장치.
18. 제17항에 있어서,
    상기 버퍼 차단 블럭은 상기 데이터 패드와 상기 데이터 버퍼 블럭의 신호 경로를 차단함으로써 상기 데이터 버퍼 블럭을 비활성화하도록 구성된 데이터 저장 장치.
19. 제17항에 있어서,
    상기 버퍼 차단 블럭은 상기 제어 신호 패드와 상기 제어 신호 버퍼 블럭의 신호 경로를 차단함으로써 상기 제어 신호 버퍼 블럭을 비활성화하도록 구성된 데이터 저장 장치.

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