JP2000122922A - 高速メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】安価なダイナミックＲＡＭ等を使用してもメモ
リに対する情報転送速度を高速化してＣＰＵの処理速度
を高速化すること。 【解決手段】並列にアクセスするよう配置された複数の
メモリ１〜４と、複数の各メモリに対しアドレスを割付
けるメモリインタフェース１５と、複数のメモリに対し
アクセス指令及び記憶または読出し情報を伝送するバス
９とからなり、メモリインタフェースが情報の記憶指令
を受けたときに記憶する情報を分割し、複数のメモリに
対し順次配分して並列に記憶するようにしたことによ
り、直列伝送するバスの全伝送時間を有効に使用して、
メモリに対する情報転送速度を高速化することができる
高速メモリ装置が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速メモリ装置に
関し、特に複数のメモリを並列に書込み／読出しするよ
うにした高速メモリ装置に関する。

【０００２】

【従来の技術】ＣＰＵシステムには、ダイナミックＲＡ
Ｍなどのメモリが使用され、大量に生産されている。Ｃ
ＰＵが高速化されるにつれ、ＣＰＵの速度に合わせてダ
イナミックＲＡＭも、ＥＤＯ（Enhanced data output)
やＳＤ−ＲＡＭ（シンクロナスダイナミックＲＡＭ）な
ど高速化されている。しかし、ＣＰＵの速度が３００Ｍ
Ｈｚ〜４００ＭＨｚで動作するのに対して、安価なダイ
ナミックＲＡＭは１５ＭＨｚ〜１００ＭＨｚ程度の速度
でしか動作しない。メモリの記憶素子の速度向上は困難
であり、ＣＰＵのような論理処理の素子に比べて処理速
度の向上が遅れているのが現状である。

【０００３】従って、ＣＰＵシステムの処理速度はダイ
ナミックＲＡＭの速度で制限されることになる。従来
は、ＣＰＵシステムの処理速度を向上させるため、キャ
ッシュメモリと称する高速メモリを使用してきた。すな
わち、ダイナミックＲＡＭからの情報を一度キャッシュ
メモリに転送して、ＣＰＵがキャッシュメモリとアクセ
スすることにより、高速処理することができる。このよ
うに、キャッシュメモリはＣＰＵ速度またはそれに近い
速度でアクセス可能なメモリであるが、高価なため小容
量しか搭載しない。

【０００４】従来、上記のようなＣＰＵの制御により読
出しまたは書込みを行なうメモリ装置としては、図５に
示すようなものがあった。図５は従来のメモリ装置の構
成を示すブロック図である。図５において、１はメモリ
（０）、２はメモリ（１）、３はメモリ（２）、４はメ
モリ（３）、５はメモリ（０） 1とバス９との間の接続
線路、６はメモリ（１）２とバス９との間の接続線路、
７はメモリ（２）３とバス９との間の接続線路、８はメ
モリ（３）４とバス９との間の接続線路、９はＣＰＵ等
他の装置との間の情報伝送手段としてのバスである。

【０００５】次に、図５を参照して、従来のメモリ装置
の構成をさらに詳細に説明する。メモリ（０）１はダイ
ナミックＲＡＭまたはＳＤ−ＲＡＭなどのメモリであ
る。メモリ（１）、メモリ（２）、メモリ（３）も同様
にダイナミックＲＡＭまたはＳＤ−ＲＡＭで構成され
る。さらに、図５において、バス９は情報伝送手段を示
し、接続線路５、接続線路６、接続線路 7および接続線
路８は、それぞれ各メモリの担当領域が、その１例とし
て、アドレス００００〜０３ｆｆ、０４００〜０７ｆ
ｆ、０８００〜０ｂｆｆ、０ｃ００〜０ｆｆｆになるよ
うに接続されている。この例において、アドレス００２
０から００３ｆの情報にアクセスすると、メモリ（０）
１のメモリが動作して、メモリ（１）２、メモリ（２）
３、メモリ（３）４の各メモリは休止状態を続ける。

【０００６】次に、図６を参照して、図５に示すメモリ
装置の読出し動作を説明する。図６は従来のメモリ装置
の読出し動作を示すタイミング図である。図６におい
て、２０はアドレス００２０の読出しコマンド、２１は
アドレス００２０の読出しデータ、２２はアドレス００
２１の読出しデータ、２３はアドレス００２２の読出し
データである。

【０００７】さらに、図６において、２０はアドレス０
０２０の情報を読み出す司令（コマンド）で、１個の波
形で示しているが、ダイナミックＲＡＭではアドレスは
２個に分割されたデータとして伝送され、読出し指令は
ＲＤなどの（図示は省略してある）信号線で与えられ
る。スタテイックＲＡＭではアドレス回線に１個の波形
で与えられるなど、ＲＡＭの種類で情報の与えかたが異
なる。またアドレス情報もバースト転送とワード単位の
アクセスでは異なるが、本発明では、波形に関するもの
が主旨ではないため、アドレスおよびコマンドを１個の
波形で示し、その後のアドレスの情報も明示せず、概念
図として動作の流れを示した。読出しデータ 2１はアド
レス００２０の読出し情報を示し、読出しデータ２２は
アドレス００２１の読出し情報であり、読出しデータ２
３はアドレス００２２の読出し情報を示す。このように
して、従来のメモリ装置においては、読出しデータは直
列に出力される。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来のメモリ装置にあっては、ＣＰＵで処理に必要な情報
がキャッシュメモリにある場合、ＣＰＵはキャッシュメ
モリの速度で、またはキャッシュメモリが十分に高速で
あればＣＰＵの処理速度で処理を実行することができ
る。しかし、キャッシュメモリは小容量であるため、Ｃ
ＰＵがキャッシュメモリに記憶された情報以外の情報を
必要とする場合が発生する。このときは、キャッシュメ
モリのなかで、処理が済んだ領域に、必要とする情報を
ダイナミックＲＡＭから転送して実行を継続する。その
際、ダイナミックＲＡＭからキャッシュメモリへの転送
はダイナミックＲＡＭの速度で伝送されるため、やはり
ダイナミックＲＡＭの低い伝送速度でＣＰＵの処理速度
が制限されるという問題があった。

【０００９】また、上記従来のメモリ装置にあっては、
複数のメモリのそれぞれのアドレスを各メモリの容量の
単位ごとに分割して割付けるようにしている。このた
め、あるアドレス領域にアクセスすると、その領域を担
当するメモリのみが動作して、他のメモリは休止のまま
である。そのため、さらに処理速度が低いという問題が
あった。

【００１０】本発明は、上記従来の問題を解決するため
になされたもので、安価なダイナミックＲＡＭまたはＳ
Ｄ−ＲＡＭを使用してもメモリに対する情報転送速度を
高速化してＣＰＵの処理速度を高速化することをを目的
とする。

【００１１】

【課題を解決するための手段】本発明は、上記の問題を
解決するため、並列にアクセスするよう配置された複数
のメモリと、複数の各メモリに対しアドレスを割付ける
アドレス制御手段と、複数のメモリに対しアクセス指令
及び記憶または読出し情報を伝送する情報伝送手段とか
らなり、前記アドレス制御手段が情報の記憶指令を受け
て記憶する情報を分割し、複数のメモリに対し順次配分
して並列に記憶するようにしたものである。

【００１２】本発明は、複数のメモリに対して並列に情
報を書込みまたは読出すようにして、複数の他のメモリ
及び直列伝送するバスを遊休させずに、高速バスの全伝
送時間を有効に使用するようにしたことにより、メモリ
に対する情報転送速度を高速化することができる高速メ
モリ装置が得られる。

【００１３】次に、本発明の概念を概略説明する。本発
明は、複数のダイナミックＲＡＭを並列に動作させて、
高速化を図るものである。大容量のメモリを構築するた
めに、複数のダイナミックＲＡＭまたはＳＤ−ＲＡＭを
使用する。本発明の実施の形態では、メモリとバス（情
報伝送手段）との間にアドレス制御手段を設け、アドレ
スをバイト単位またはワード単位に分割して、それぞれ
複数のメモリ（例えば、メモリ（０）〜（３））に割り
付ける。１例として、メモリ（０）乃至メモリ（３）の
４個のメモリに対し、アドレスの末尾数が０の情報をメ
モリ（０）に割付、アドレスの末尾数１の情報をメモリ
（１）に割り付ける。同様にして、アドレスの末尾数３
の情報をメモリ（３）に割付、末尾数４のアドレスはメ
モリ（０）に割り付ける。以下同様にして各メモリの担
当アドレスを割り付ける。上記の例で、連続アドレスで
複数バイトの情報を読み出すと、メモリ（０）〜（３）
の４個のメモリが並列に動作して、一定時間内に読み出
す情報量は、従来例と比べて４倍となる。アドレス制御
手段は高速化が可能な論理回路で構成されるため、ＣＰ
Ｕと同様な高速処理が可能である。従って、本発明によ
り、安価なダイナミックＲＡＭを使用して高速メモリ装
置を構築することができる

【００１４】

【発明の実施の形態】本発明の請求項１に記載の発明に
おける高速メモリ装置は、並列にアクセスするよう配置
された複数のメモリと、前記複数の各メモリに対しアド
レスを割付けるアドレス制御手段と、前記複数のメモリ
に対しアクセス指令及び記憶または読出し情報を伝送す
る情報伝送手段とからなり、アドレス制御手段が情報の
記憶指令を受けたときに記憶する情報を分割し、前記複
数のメモリに対し順次配分して並列に記憶するようにし
たものであり、複数のメモリに対して並列に情報を書込
みまたは読出すようにして、直列伝送する高速バスの伝
送時間を有効に使用するようにしたことにより、メモリ
に対する情報転送速度を高速化することができるという
作用を有する。

【００１５】本発明の請求項２に記載の発明における高
速記憶方法は、複数のメモリを並列にアクセスするよう
配置し、情報の記憶指令を受けたときに記憶する情報を
分割し、前記分割した情報をそれぞれ複数のメモリに記
憶するよう前記分割した情報のアドレスを割付け、前記
分割した各情報を前記複数のメモリに割付けたアドレス
に対し順次配分して並列に記憶するようにしたものであ
り、複数のメモリに対し並列にアクセスするようにし
て、直列伝送する高速バスの伝送時間を有効に使用する
ようにしたことにより、メモリに対する情報転送速度を
高速化することができるという作用を有する。

【００１６】本発明の請求項３に記載の発明における高
速記憶方法は、前記複数のメモリの各１の２周期目のア
クセス時間は前記メモリの固有のアクセス時間に対応す
るようにしたものであり、複数のメモリに対し並列にア
クセスするようにして、直列伝送する高速バスの全伝送
時間を有効に使用するようにしたことにより、メモリに
対する情報転送速度を高速化することができるという作
用を有する。

【００１７】以下、添付図面、図１乃至図４に基づき、
本発明の一実施の形態を詳細に説明する。 （実施の形態１）まず、図１を参照して、本発明の実施
の形態１における高速メモリ装置の構成を説明する。図
１は本発明の実施の形態１における高速メモリ装置の構
成を示すブロック図である。図１において、１はメモリ
（０）、２はメモリ（１）、３はメモリ（２）、４はメ
モリ（３）、９はＣＰＵ等他の装置とメモリインタフェ
ース１５との間でアドレス及びデータを転送する情報伝
送手段としてのバス、１１はメモリ（０）１とメモリイ
ンタフェース１５との間の接続線路、１２はメモリ
（１）２とメモリインタフェース１５との間の接続線
路、１３はメモリ（２）３とメモリインタフェース１５
との間の接続線路、１４はメモリ（３）４とメモリイン
タフェース１５との間の接続線路、１５はメモリ１、
２、３、４とバス９との間に配置されたアドレス制御手
段としてのメモリインタフェース、１６はバス９とメモ
リインタフェース１５との間の接続線路である。

【００１８】次に、図１を参照して、本発明の実施の形
態１における高速メモリ装置の構成をさらに詳細に説明
する。図１において、メモリ（０）１ないしメモリ
（３）４は、図５と同様なダイナミックＲＡＭまたはＳ
Ｄ−ＲＡＭである。メモリインタフェース１５は、バス
９とメモリ（０）１乃至メモリ（３）４との間でメモリ
アドレスの割付け及び高速情報転送の作業を実行する。
接続線路１１はメモリ（０）１とメモリインタフェース
１５との間、接続線路１２はメモリ（１）２とメモリイ
ンタフェース１５との間、接続線路１３はメモリ（２）
３とメモリインターフェス１５との間、接続線路１４は
メモリ（３）４とメモリインタフェース１５との間を接
続し、接続線路１６はメモリインタフェース１５とバス
９との間を接続する。１例として、メモリインタフェー
スはメモリ（０）１の物理アドレス００００にバス９で
のアドレス００００の情報を割付け、メモリ（１）２の
物理アドレス００００にバス９でのアドレス０００１の
情報を割付け、同様に、メモリ（２）３にバス９での０
００２の情報を割付け、メモリ（３）４にバス９でのア
ドレス３を割り付けるように構成する。同様に、メモリ
（０）１の物理アドレス０００１には、バス９でのアド
レス０００４を割り付ける。このように、各アドレス毎
に順次次のメモリを指定する。

【００１９】ここで、メモリインタフェース１５がアド
レスを割り付けるとは、バス９でのアドレス０００２に
情報を書き込むまたは読み出す場合は、メモリ（２）３
の物理アドレス００００に情報を書き込むまたは読み出
すように論理回路が構成されていることをいう。メモリ
（０）１のアドレス割付けは、その物理アドレス０００
０にバス９のアドレス００００が、同様にメモリ（０）
１の物理アドレス０００１にバス９のアドレス０００４
が、・・・、メモリ（０）１の物理アドレス０３ｆｆに
バス９のアドレス０ｆｆｃ（１６進数）が割付けられ
る。メモリ（１）２に対してはバス９のアドレス０００
１から０ｆｆｄ、メモリ（２）３に対してはバス９のア
ドレス０００２から０ｆｆｅ、メモリ（３）４に対して
はアドレス０００３から０ｆｆｆが割付けられる。

【００２０】次に、図２を参照して、本発明の実施の形
態１における高速メモリ装置の動作を詳細に説明する。
図２は本実施の形態１における高速メモリ装置の動作を
示すタイミング図である。図２において、３１はメモリ
（０）１乃至メモリ（３）４に対するアドレス０００８
の読出し指令、３２はメモリ（０）１乃至メモリ（３）
４からの読出しデータの順次出力、３３はメモリ（０）
１の読出しタイミング、３４はメモリ（１）２の読出し
タイミング、３５はメモリ（２）３の読出しタイミン
グ、３６はメモリ（３）４の読出しタイミング、３７は
読出しデータのバス９への出力、３８はクロック、３９
は遅延時間である。

【００２１】図２においては、例としてアドレス００２
０乃至００２７からの情報読出し動作を説明する。図２
において、メモリ（０）１の読出しタイミング３３は図
６の従来のメモリの読出しタイミングと同じである。同
様に、メモリ（１）２の読出しタイミング３４、メモリ
（２）３の読出しタイミング３５、メモリ（３）４の読
出しタイミング３６はクロック３８に同期して１クロッ
クづつずれたタイミングである。読出し情報のバスへの
出力３７はバス９上の読出し情報のタイミングを示す。
メモリインタフェース１５は、バス９に対するアドレス
００２０からの読出しの指令にたいして、メモリ（０）
１乃至メモリ（３）４に対しアドレス００２０（１６進
数）÷４ ＝ アドレス０００８（１６進数）の読出し
指令３１をを出力する。

【００２２】クロック３８はバス９のクロックで、従来
のメモリ装置における速度では追従できず、例えば３ク
ロックは待ち状態で作業をせず、４クロックに１回の割
合で情報を伝送するようにした。従来技術における３ク
ロック待ちの設定は、ＣＰＵ立ち上げ時の初期設定にお
いてメモリの速度に合わせて行なわれる。各メモリの読
出し情報は順次１クロックづつ、各メモリからの読出し
情報を切り替えてバス９に出力される。読出し指令から
情報出力するまでの遅延時間３９はメモリの種類により
設定可能な時間で、ＣＰＵ立ち上げ時の初期設定で設定
される。バス９から読出し指令を出してから遅延時間３
９経過後に読出しパルス（ＲＤ）を出力する。

【００２３】図２に示す本実施の形態では、バス９上で
各メモリに対する読出し待ち状態の設定は０であり、読
出し指令パルスＲＤはクロック３８に同期して連続出力
される。図２に例示したタイミング図では、４個のメモ
リ（０）、（１）、（２）、（３）を使用して、概略４
倍の情報伝送量が得られることを示している。図２で
は、メモリ読出しのタイミング図を示したが、メモリへ
の書込みの場合も情報の流れが逆向きになる以外は同様
である。図２の例では４個のメモリの並列動作とした
が、メモリの並列動作数はメモリの情報伝送速度と、バ
スの情報伝送速度で自由に設定することができる。例え
ば、１０ＭＨｚで動作する安価なメモリを１６個並列に
動作をさせて、約１６０ＭＨｚで動作するメモリを構築
することができる。

【００２４】また、１００ＭＨｚで動作するＳＤ−ＲＡ
Ｍを４個並列動作させ、概略４００ＭＨｚで動作するメ
モリを構築することもできる。ただし、メモリの情報伝
送量が高速化できるのは連続情報の場合のみで、１ワー
ドづつ連続していないアドレスの情報をアクセスした場
合は（ランダムアクセス）、４個のメモリの並列動作で
読出した情報の１個の情報しか有効情報とならないた
め、１個のＲＡＭの伝送能力と同等程度の伝送能力とな
る。メインメモリとキャッシュメモリとの間の情報転送
は連続情報による転送となるため、情報伝送の高速化が
可能である。メモリの記憶容量は、従来の様式で動作さ
せた場合も、本発明により並列動作させた場合も同じ容
量である。

【００２５】次に、図３を参照して、本発明の実施の形
態１におけるメモリインタフェースについて説明する。
図３は本実施の形態１におけるメモリインタフェースの
内部構成を示すブロック図である。図３において、１、
２、３、４はメモリ（０）、（１）、（２）、（３）、
９はバス、１５はメモリインタフェース、１６はメモリ
インタフェース（バストランシーバ）とバスとの間の接
続線路、４１はコマンドレジスター、４２はアドレスレ
ジスター、４３はコマンドレジスター及びアドレスレジ
スターとバスとの間の接続線路、４５はアドレス出力線
路、４６はバストランシーバ、４７は読出しまたは書込
み指令、４８はメモリとバストランシーバとの間の接続
線路である。

【００２６】次に、図３を参照して、本実施の形態１に
おけるメモリインタフェースの動作を説明する。図３に
おいて、コマンドレジスタ４１はバス９からの書込みま
たは読出しコマンドを記憶して、メモリ（０）１乃至メ
モリ（３）４に対し読出しまたは書込み指令４７を出力
する。アドレスレジスタ４２はバス９からのアドレス情
報を記憶し、このアドレス情報をメモリの個数（この例
では４）で割った値のアドレスを出力する。並列に動作
させるメモリの個数が４の場合は、記憶したアドレス情
報の下位２ビットを削除した上位の情報が４で割った値
となる。並列動作させるメモリの個数は２の倍数にする
のがよい。

【００２７】割算結果のアドレス情報はアドレス出力線
路４５を介して各メモリ（０）〜（３）に出力する。各
メモリ（０）〜（３）に対し読出し指令する物理アドレ
スは皆同じ値となるが、１クロックづつずれて出力す
る。コマンドレジスター４１及びアドレスレジスター４
２とバス９との間の接続線路４３は、書込みまたは読出
しコマンドをコマンドレジスタ４１に伝送し、アドレス
情報をアドレスレジスタ４２に伝送するものである。バ
ストランシーバ４６は、読出しの時はメモリ（０）１〜
（３）４の読出し情報をバス９に伝送し、書込みの時は
バス９の情報をメモリ（０）１〜（３）４に伝送する。
バストランシーバ４６の伝送方向と伝送タイミングはコ
マンドレジスタ４１からの読出しまたは書込み指令４７
によって決められる。バストランシーバ４６とバス９と
の間の接続線路１６は、バス９とバストランシーバ４６
との間で読出しまたは書込みデータを伝送する。接続線
路４８はメモリ（０）１〜（３）４とバストランシーバ
４６とを接続して、読出しまたは書込みデータを伝送す
る。

【００２８】次に、図４を参照して、本発明の実施の形
態１における高速メモリ装置を適用したＣＰＵシステム
について説明する。図４は本発明の実施の形態１におけ
る高速メモリ装置を適用したＣＰＵシステムの構成を示
すブロック図である。図４において、９はバス、６１は
ＣＰＵ、６２はキャッシュメモリ、６３は本発明のメモ
リ、６４はＨＤＤ、６５はＣＰＵ６１とバス９との間の
接続線路、６６はキャッシュメモリ６２とバス９との間
の接続線路、６７はメモリ６３とバス９との間の接続線
路、６８はＨＤＤ６４とバス９との間の接続線路であ
る。

【００２９】次に、図４を参照して、本実施の形態１に
おけるメモリインタフェースの動作を説明する。まず、
ＣＰＵ６１はＨＤＤ６４に記憶されているプログラムを
メモリ６３に読出し、メモリ６３に読出されたプログラ
ムのうち必要とする部分をキャッシュメモリ６２に転送
して、キャッシュメモリ６２を順次読み込みながらその
プログラムの内容を実行する。キャッシュメモリ６２に
取り込んだ情報の処理が終了して次の情報を必要とする
ときは、再びメモリ６３から次の情報をキャッシュメモ
リ６２に転送して、処理を継続実行する。

【００３０】ＨＤＤ６４からメモリ６３へのプログラム
の伝送およびメモリ６３からキャッシュメモリ６２への
プログラムの伝送、または処理結果のデータの上記と逆
方向への伝送は、全てＣＰＵ６１がそれらの状態を管理
し、必要に応じて伝送指令を発生する。本発明では、連
続アドレスの情報伝送の高速化を図ることができ、ラン
ダムアクセスに対しては、キャッシュメモリが有効であ
る。

【００３１】

【発明の効果】本発明は、上記のように構成し、特に複
数のメモリとバスとの間にメモリインタフェースを接続
して、各メモリのアクセスタイミングを少しづつずら
し、実質上並列アクセス処理することにより、直列伝送
するバスを遊休させることなく、高速バスの全伝送時間
を有効に使用するようにしたことにより、安価なダイナ
ミックＲＡＭまたはＳＤ−ＲＡＭを使用しても、メモリ
に対する情報伝送速度を高速化することができる高速メ
モリ装置が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における高速メモリ装置
の構成を示すブロック図、

【図２】本実施の形態１における高速メモリ装置の動作
を示すタイミング図、

【図３】実施の形態１におけるメモリインタフェースの
内部構成を示すブロック図、

【図４】本発明の実施の形態１における高速メモリ装置
を適用したＣＰＵシステムの構成を示すブロック図、

【図５】従来のメモリ装置の構成を示すブロック図、

【図６】従来のメモリ装置の読出し動作を示すタイミン
グ図。

【符号の説明】

１ メモリ（０） ２ メモリ（１） ３ メモリ（２） ４ メモリ（３） ５ メモリ（０）とバスとの間の接続線路 ６ メモリ（１）とバスとの間の接続線路 ７ メモリ（２）とバスとの間の接続線路 ８ メモリ（３）とバスとの間の接続線路 ９ バス １１ メモリ（０）とメモリインタフェースとの間の接
続線路 １２ メモリ（１）とメモリインタフェースとの間の接
続線路 １３ メモリ（２）とメモリインタフェースとの間の接
続線路 １４ メモリ（３）とメモリインタフェースとの間の接
続線路 １５ メモリインタフェース １６ バストランシーバとバスとの間の接続線路 ２０ アドレス００２０の読出しコマンド ２１ アドレス００２０の読出しデータ ２２ アドレス００２１の読出しデータ ２３ アドレス００２２の読出しデータ ３１ メモリ（０）乃至メモリ（３）に対するアドレス
０００８の読出し指令 ３２ メモリ（０）乃至メモリ（３）からの読出しデー
タの順次出力 ３３ メモリ（０）の読出しタイミング ３４ メモリ（１）の読出しタイミング ３５ メモリ（２）の読出しタイミング ３６ メモリ（３）の読出しタイミング ３７ 読出しデータのバスへの出力 ３８ クロック ３９ 遅延時間 ４１ コマンドレジスター ４２ アドレスレジスター ４３ コマンドレジスター及びアドレスレジスターとバ
スとの間の接続線路 ４５ アドレス出力線路 ４６ バストランシーバ ４７ 読出しまたは書込み指令 ４８ メモリとバストランシーバとの間の接続線路 ６１ ＣＰＵ ６２ キャッシュメモリ ６３ 本発明のメモリ ６４ ＨＤＤ ６５ ＣＰＵとバスとの間の接続線路 ６６ キャッシュメモリとバスとの間の接続線路 ６７ メモリとバスとの間の接続線路 ６８ ＨＤＤとバスとの間の接続線路

Claims (3)

【特許請求の範囲】
1. 【請求項１】並列にアクセスするよう配置された複数の
   メモリと、前記複数の各メモリに対しアドレスを割付け
   るアドレス制御手段と、前記複数のメモリに対しアクセ
   ス指令及び記憶または読出し情報を伝送する情報伝送手
   段とからなり、アドレス制御手段が情報の記憶指令を受
   けたときに記憶する情報を分割し、前記複数のメモリに
   対し順次配分して並列に記憶するようにしたことを特徴
   とする高速メモリ装置。
2. 【請求項２】複数のメモリを並列にアクセスするよう配
   置し、情報の記憶指令を受けたときに記憶する情報を分
   割し、前記分割した情報をそれぞれ複数のメモリに記憶
   するよう前記分割した情報のアドレスを割付け、前記分
   割した各情報を前記複数のメモリに割付けたアドレスに
   対し順次配分して並列に記憶する各工程からなることを
   特徴とする高速記憶方法。
3. 【請求項３】前記複数のメモリの各１の２周期目のアク
   セス時間は前記メモリの固有のアクセス時間に対応する
   ことを特徴とする請求項２記載の高速記憶方法。