JPS6129906A - プログラマブルロジツクコントロ−ラ - Google Patents
プログラマブルロジツクコントロ−ラInfo
- Publication number
- JPS6129906A JPS6129906A JP15123584A JP15123584A JPS6129906A JP S6129906 A JPS6129906 A JP S6129906A JP 15123584 A JP15123584 A JP 15123584A JP 15123584 A JP15123584 A JP 15123584A JP S6129906 A JPS6129906 A JP S6129906A
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- JP
- Japan
- Prior art keywords
- image memory
- plc
- address
- data
- signal
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- Granted
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はシーケンサの１態様である。プログラマブルロ
ジックコントローラ（以下ＰＬＣと略す）に係り、特に
複数台のＰＬＣから構成される場谷に、Ｐ工／Ｏイメー
ジメモリの読み出し書き替えを行う装置に関する。
ジックコントローラ（以下ＰＬＣと略す）に係り、特に
複数台のＰＬＣから構成される場谷に、Ｐ工／Ｏイメー
ジメモリの読み出し書き替えを行う装置に関する。
ＰＬＣに於てｕ、ＰＩｌｏ（プロセス入出力装置）の各
入出力１組（各点）が、それぞれの制御対象に対応して
おり、各１点がデジタル信号により制御されている。こ
のデジタル信号を記憶するＰＩ／Ｏイメージメモリに於
ては、１点が１ビツト１アドレスの情報として扱われる
。すなわち、とのＰＩ／Ｏイメージメモリの内容を制御
演算装置がアクセスする場合、１回のアクセスでＰ ｌ
／Ｏ１点分の読出、又は書替を行うのみという特徴があ
る。このだめアクセスの高速化が難しくなるが、本発明
は応答速度の早いＰＬＣ提供を目的としている。
入出力１組（各点）が、それぞれの制御対象に対応して
おり、各１点がデジタル信号により制御されている。こ
のデジタル信号を記憶するＰＩ／Ｏイメージメモリに於
ては、１点が１ビツト１アドレスの情報として扱われる
。すなわち、とのＰＩ／Ｏイメージメモリの内容を制御
演算装置がアクセスする場合、１回のアクセスでＰ ｌ
／Ｏ１点分の読出、又は書替を行うのみという特徴があ
る。このだめアクセスの高速化が難しくなるが、本発明
は応答速度の早いＰＬＣ提供を目的としている。
加工設備を複数台のＰＬＣにより制御する場合 。
を第１図に、当該ＰＬＣの内部構成を第２図に示す。
ここで実際の情報の流れを例にして説明する。
加工設備すＯのスイッチの情報はＰＬＣ≠θ内の加工設
備駆動回路３を経由してＰＬＣ内に取り込まれ、ＰＩ／
Ｏイメージメモリ５０入力領域に格納される。制御演算
装置ｌは主記憶装置２内のプログラムによシ、入力され
たスイッチ情報を演算し、内部レジスタとして再度ＰＩ
／Ｏイメージメモリ内ワークエリアに格納する。この内
部レジスタの情報は、制御演算装置ｌの制御のもと、Ｐ
ＬＣ間通信制御装置７を介して回線１１に送出され、隣
接するＰＬＣすＩＩＣで受信される。ＰＬＣφ１は、こ
の受信データを自分のＰＩ／Ｏイメージメモリの内部ン
ジスタ領域に格納し、演算後ＰＩ／Ｏイメージメモリの
出力領域に一旦格納し、この出力領域から加工設備駆動
回路３を介して、加工設備のリレーをＯＮ、ＯＦＦさせ
る。このように複数台のＰＬＣが有機的にかつ効率よく
結合されて動作する為には、上記一連の動作に高速応答
性が要求され、／Ｏ０ｍ５Ｅ！０以下という場合も珍し
くない。
備駆動回路３を経由してＰＬＣ内に取り込まれ、ＰＩ／
Ｏイメージメモリ５０入力領域に格納される。制御演算
装置ｌは主記憶装置２内のプログラムによシ、入力され
たスイッチ情報を演算し、内部レジスタとして再度ＰＩ
／Ｏイメージメモリ内ワークエリアに格納する。この内
部レジスタの情報は、制御演算装置ｌの制御のもと、Ｐ
ＬＣ間通信制御装置７を介して回線１１に送出され、隣
接するＰＬＣすＩＩＣで受信される。ＰＬＣφ１は、こ
の受信データを自分のＰＩ／Ｏイメージメモリの内部ン
ジスタ領域に格納し、演算後ＰＩ／Ｏイメージメモリの
出力領域に一旦格納し、この出力領域から加工設備駆動
回路３を介して、加工設備のリレーをＯＮ、ＯＦＦさせ
る。このように複数台のＰＬＣが有機的にかつ効率よく
結合されて動作する為には、上記一連の動作に高速応答
性が要求され、／Ｏ０ｍ５Ｅ！０以下という場合も珍し
くない。
この様な場合には、ＰＬＣ◆０のＰＩ／Ｏイメージメモ
リの情報を読み出し、ＰＬＣ間通信制御装置を介してＰ
ＬＣφｌのＰＩ／Ｏイメージメモリに書き込まれるまで
の許容時間は、１５〜２０ｍ！ｌｅｃとなる。
リの情報を読み出し、ＰＬＣ間通信制御装置を介してＰ
ＬＣφｌのＰＩ／Ｏイメージメモリに書き込まれるまで
の許容時間は、１５〜２０ｍ！ｌｅｃとなる。
以上のように、ＰＬＣ間で転送される情報が多くなると
、回線１１上の転送速度及びＰＩ／Ｏイメージメモリへ
のアクセスに高速性が要求される。
、回線１１上の転送速度及びＰＩ／Ｏイメージメモリへ
のアクセスに高速性が要求される。
しかし、ＰＩ／Ｏイメージメモリへのアクセスには、１
ビット単位で行っていたのでは高速化が図れない。他方
、Ｐ Ｌ Ｃ間通信制御装置７が、ダイレクトメモリア
クセス方式（以下、ＤＭＡ方式と略す）によｆｉ Ｐ
Ｉ／Ｏイメージメモリ５をアクセスすると１−て本惠凍
什には限安九あｈ−ｒ）Ｍムｊよシ制御演算装置１のバ
スを使用することで、制御演算装置１の処理速度を低下
させることも、高速化の障害となっていた。
ビット単位で行っていたのでは高速化が図れない。他方
、Ｐ Ｌ Ｃ間通信制御装置７が、ダイレクトメモリア
クセス方式（以下、ＤＭＡ方式と略す）によｆｉ Ｐ
Ｉ／Ｏイメージメモリ５をアクセスすると１−て本惠凍
什には限安九あｈ−ｒ）Ｍムｊよシ制御演算装置１のバ
スを使用することで、制御演算装置１の処理速度を低下
させることも、高速化の障害となっていた。
本発明の目的は、ＰＩ／Ｏイメージメモリの内容を高速
に読み書きすることにより、複数台のＰＬＣ間に渡った
演算応答速度の早いＰＬＣを提供することにある。
に読み書きすることにより、複数台のＰＬＣ間に渡った
演算応答速度の早いＰＬＣを提供することにある。
本発明は、データ交換用情報はＰＩ／Ｏイメージメモリ
内に連続アドレスとして設定可能であることに着目し、
アクセスしたい先頭番地を設定することによ１）ＰＩ／
ＯイメージメモリとＰＬＣ間通信制御装置が同期をとシ
、連続に所定のビット情報数を読み書きすることに特徴
を有する。
内に連続アドレスとして設定可能であることに着目し、
アクセスしたい先頭番地を設定することによ１）ＰＩ／
ＯイメージメモリとＰＬＣ間通信制御装置が同期をとシ
、連続に所定のビット情報数を読み書きすることに特徴
を有する。
この結果として、相関を持った複数台のＰＬＣによって
制御され、全体が一つのまとまった機能を持った装置に
おいて、自分自身のＰＬＣとしての演算実行時間に与え
る影響を少なくシ、かつ接続された他のＰＬＣと高速に
ＰＩ／Ｏデータの交換を行うことが可能となる。
制御され、全体が一つのまとまった機能を持った装置に
おいて、自分自身のＰＬＣとしての演算実行時間に与え
る影響を少なくシ、かつ接続された他のＰＬＣと高速に
ＰＩ／Ｏデータの交換を行うことが可能となる。
以下本発明の実施例を図面に従って説明する。
第３図は、本発明のＰＩ／Ｏイメージメモリ装置の一実
施例を示す構成図であシ、第４図はＰＬＣ間通信制御装
置側の実施例を示す構成図である。
施例を示す構成図であシ、第４図はＰＬＣ間通信制御装
置側の実施例を示す構成図である。
第５図は本実施例における信号のタイムチャートである
。
。
ＰＩ／Ｏイメージメモリ５は、加工設備のＯＮ。
ＯＦＦ情報や内部レジスタ情報を記憶するメモリアレイ
６１を中心として、ＰＬＣ間通信制御装置７から１６ビ
ツト連続にアクセスする為の回路と、ＰＬＣ全体の制御
演算を行う制御演算装置１からアクセスする為の回路及
び、これら２系統の同期化セレクタ回路よυ成っている
。
６１を中心として、ＰＬＣ間通信制御装置７から１６ビ
ツト連続にアクセスする為の回路と、ＰＬＣ全体の制御
演算を行う制御演算装置１からアクセスする為の回路及
び、これら２系統の同期化セレクタ回路よυ成っている
。
制御演算装置１からアクセスする場合、アドレスバス９
とステータスバス８をデコードするアクセス同期化回路
５６よシの出力によってメモリアレイ６１に対するアド
レス及びデータ入力などのセレクタ５８，５９．６０は
、制御演算装置側入力を選択し、メモリアレイ６１に対
するアクセスが行−われる。
とステータスバス８をデコードするアクセス同期化回路
５６よシの出力によってメモリアレイ６１に対するアド
レス及びデータ入力などのセレクタ５８，５９．６０は
、制御演算装置側入力を選択し、メモリアレイ６１に対
するアクセスが行−われる。
次にＰＬＣ間通信制御装置７からアクセスする場合には
、ＰＬＣ間通信制御装置７内のコントローラ７０は、通
信回線１１との応答によりｐｘ；。
、ＰＬＣ間通信制御装置７内のコントローラ７０は、通
信回線１１との応答によりｐｘ；。
イメージメモリ５の情報をアクセスする時になるとイン
タフェース回路７１を通してＰＬＣ内システムバスを一
時占有し、ＤＭＡ方式にてＰＩ／Ｏイメージメモリ内ア
ドレアドレスレジスタ５４セスしたい情報の先頭番地を
書き込む。この時、メモリアレイ６１は１ビツト巾Ｘ８
１９２アドレスとするとメモリアレイ６１に対するアド
レス巾は１３ビツトとなる。連続にアクセスするピット
数を１６ビツトとすると、ＤＭＡ方式にてアドレスレジ
スタ５４にセットされるデータは下４ビットは０とし、
上位９ビツトを七ッ卜し、さらにデータバス最上位ビッ
トにて、メモリアレイ６１に対する読み出し又は書き替
えの指定に割轟て、このデータの方向指定はファンクシ
ョンフリップフロップ５３に設定される。上記設定デー
タフォーマットを第６図に示す。又、上記アクセス信号
６８は、連続データアクセスのスタート信号（ＬＩＮＫ
ＳＴＡＲＴ−Ｐ）の機能も持たせている。内部同期タイ
ミング発生回路５７の出力であるＬＩＮＫＴＩＭＩＮＧ
信号６４の立上シエツジによシ、１６ビツト連続アクセ
ス中を示すＬＩＮＫ ＳＴＳの７リツプ７四ツブ５２が
セットされ、ＬＩＮＫＴＩＭＩＮＧ信号６４との論理積
によ、９ＰＬＣ間通信制御装置７内シフトレジスタ７３
に対する同期信号ＬＩＮＫ ＣＬＫ−Ｎ６５が出力され
る。
タフェース回路７１を通してＰＬＣ内システムバスを一
時占有し、ＤＭＡ方式にてＰＩ／Ｏイメージメモリ内ア
ドレアドレスレジスタ５４セスしたい情報の先頭番地を
書き込む。この時、メモリアレイ６１は１ビツト巾Ｘ８
１９２アドレスとするとメモリアレイ６１に対するアド
レス巾は１３ビツトとなる。連続にアクセスするピット
数を１６ビツトとすると、ＤＭＡ方式にてアドレスレジ
スタ５４にセットされるデータは下４ビットは０とし、
上位９ビツトを七ッ卜し、さらにデータバス最上位ビッ
トにて、メモリアレイ６１に対する読み出し又は書き替
えの指定に割轟て、このデータの方向指定はファンクシ
ョンフリップフロップ５３に設定される。上記設定デー
タフォーマットを第６図に示す。又、上記アクセス信号
６８は、連続データアクセスのスタート信号（ＬＩＮＫ
ＳＴＡＲＴ−Ｐ）の機能も持たせている。内部同期タイ
ミング発生回路５７の出力であるＬＩＮＫＴＩＭＩＮＧ
信号６４の立上シエツジによシ、１６ビツト連続アクセ
ス中を示すＬＩＮＫ ＳＴＳの７リツプ７四ツブ５２が
セットされ、ＬＩＮＫＴＩＭＩＮＧ信号６４との論理積
によ、９ＰＬＣ間通信制御装置７内シフトレジスタ７３
に対する同期信号ＬＩＮＫ ＣＬＫ−Ｎ６５が出力され
る。
まずメモリアレイ６１に対し読み出しの場合を説明する
。前記ＬＩＮＫ ＣＬＫ−Ｎ６５によシアドレスセレク
タ６０は、メモリアレイ６１に対するアドレスＭＥＭ
ＡＤＤ−Ｐ６３は第５図の様になる。第５図においては
、カウンタ５５の内容を１６進数にてＭＥＭ ＡＤＤの
欄に記入している。この様にＭＥＭ ＡＤＤ−Ｐ６３を
時分割に分けると、１６ビツト連続アクセス動作の間に
おいても制御演算装置ｌからのアクセスが時分割方式に
てアクセスすることも可能である。メモリアレイ６１か
ら読み出されたデータは一旦データラツチ６２にラッチ
され、几ＤＡＴＡ−Ｐ６７としてＰＬＣ間通信制御装置
７内シフトレジスタ７３のシリアル入力に与えられる。
。前記ＬＩＮＫ ＣＬＫ−Ｎ６５によシアドレスセレク
タ６０は、メモリアレイ６１に対するアドレスＭＥＭ
ＡＤＤ−Ｐ６３は第５図の様になる。第５図においては
、カウンタ５５の内容を１６進数にてＭＥＭ ＡＤＤの
欄に記入している。この様にＭＥＭ ＡＤＤ−Ｐ６３を
時分割に分けると、１６ビツト連続アクセス動作の間に
おいても制御演算装置ｌからのアクセスが時分割方式に
てアクセスすることも可能である。メモリアレイ６１か
ら読み出されたデータは一旦データラツチ６２にラッチ
され、几ＤＡＴＡ−Ｐ６７としてＰＬＣ間通信制御装置
７内シフトレジスタ７３のシリアル入力に与えられる。
シフトレジスタ７３は１６ビツトから成シ、ＬＩＮＫ
ＣＬＫ−Ｎ６５によシ読み出されたデータＲＤＡＴＡ−
Ｐ６７を連続に取り込む。最後の１６ビツト目アクセス
時には、カウンタ５５は内容が４ビツト全て１であるこ
とを検出し終了信号ＥＮＤ−Ｎ８１を出力し、ＬＩＮＫ
ＳＴＳフリップ７０ツブ５２０入力であるフリップフ
ロップ５１をクリアする。ＬＩＮＫ ８ＴＳフリツプフ
ロツプ５２は連続１６ビツト目の終了時にＬＩＮＫ Ｔ
ＩＭＩＮＧ６４によシフリアされる。フリップフロップ
５２がクリアされると、出力信号８２ （ＬＩＮＫ Ｓ
ＴＳ −Ｐ ）はカウンタ５５をクリアし、次のアクセ
スに対し備えるようになる。ＰＬＣ間通信制御装置７内
においては、読み出し完了したシフトレジスタ７３の内
容を通信バッファ７４に一旦格納し、回線インタフェー
ス部７５よ多回線へデータを送シ出す。
ＣＬＫ−Ｎ６５によシ読み出されたデータＲＤＡＴＡ−
Ｐ６７を連続に取り込む。最後の１６ビツト目アクセス
時には、カウンタ５５は内容が４ビツト全て１であるこ
とを検出し終了信号ＥＮＤ−Ｎ８１を出力し、ＬＩＮＫ
ＳＴＳフリップ７０ツブ５２０入力であるフリップフ
ロップ５１をクリアする。ＬＩＮＫ ８ＴＳフリツプフ
ロツプ５２は連続１６ビツト目の終了時にＬＩＮＫ Ｔ
ＩＭＩＮＧ６４によシフリアされる。フリップフロップ
５２がクリアされると、出力信号８２ （ＬＩＮＫ Ｓ
ＴＳ −Ｐ ）はカウンタ５５をクリアし、次のアクセ
スに対し備えるようになる。ＰＬＣ間通信制御装置７内
においては、読み出し完了したシフトレジスタ７３の内
容を通信バッファ７４に一旦格納し、回線インタフェー
ス部７５よ多回線へデータを送シ出す。
次ＫＰＩ／Ｏイメージメモリへの書き込みの楊合ニハ、
アドレスレジスタ５４、ファンクションレジスタ５３へ
のデータセットと共に起動がかがると、シフトレジスタ
７３は、初めコントローラ７０によシ書き込まれていた
データを同期信号ＬＩＮＫ ＣＬＫ−Ｎ６５により１ビ
ツトずつ、ＷＤＡＴＡ−Ｐ６６としてＰＩ／Ｏイメージ
メモリへ出力する。
アドレスレジスタ５４、ファンクションレジスタ５３へ
のデータセットと共に起動がかがると、シフトレジスタ
７３は、初めコントローラ７０によシ書き込まれていた
データを同期信号ＬＩＮＫ ＣＬＫ−Ｎ６５により１ビ
ツトずつ、ＷＤＡＴＡ−Ｐ６６としてＰＩ／Ｏイメージ
メモリへ出力する。
メモリアレイ６１に対する書き替えパルスは、メモリ書
き込みタイミングセレクタ５８にょ多出力される。
き込みタイミングセレクタ５８にょ多出力される。
本実施例によれば、Ｐ■／ＯイメージメモリとＰＬＣ間
通間通側制御装置間本の信号ＬＩＮＫＣＬＫ−Ｎ、ＲＤ
ＡＴＡ−Ｐ、ＷＤＡＴＡ−Ｐを設け、連続した１６ビツ
トの情報をアクセスできるようにすることにより、ＰＩ
／Ｏイメージメモリアクセス時におけるシステムバスに
対する負荷は１６ビツト当シ１回のＤＭＡのみですむ。
通間通側制御装置間本の信号ＬＩＮＫＣＬＫ−Ｎ、ＲＤ
ＡＴＡ−Ｐ、ＷＤＡＴＡ−Ｐを設け、連続した１６ビツ
トの情報をアクセスできるようにすることにより、ＰＩ
／Ｏイメージメモリアクセス時におけるシステムバスに
対する負荷は１６ビツト当シ１回のＤＭＡのみですむ。
ＰＬＣ間通信のデータ交換量が、１５ｍ秒に１回／Ｏ２
４点分の情報の場合、ＤＭＡ転送に要する時間を約ｌμ
秒とすると、従来方式による全／Ｏ２４点分を１ビツト
ずつＤＭＡ方式にてアクセスすると、 （ｌμ秒Ｘ／Ｏ２４点）÷１５ｍ秒＝ １／１５となり
、制御演算装置にとってはＰＬＣ間通信回線は、１／１
５のバス負荷を占めることになる。
４点分の情報の場合、ＤＭＡ転送に要する時間を約ｌμ
秒とすると、従来方式による全／Ｏ２４点分を１ビツト
ずつＤＭＡ方式にてアクセスすると、 （ｌμ秒Ｘ／Ｏ２４点）÷１５ｍ秒＝ １／１５となり
、制御演算装置にとってはＰＬＣ間通信回線は、１／１
５のバス負荷を占めることになる。
ところが本実施例によれば、ＤＭＡアクセスは１６ビツ
トに対し１回と減少するため、バス負荷はさらに１／１
６されｌ／２４０とかなシ軽減される。ＰＬＣ間通信制
御装置７にとってＰＩ／Ｏイメージメモリ５のアクセス
に要する時間の軽減量は次のようになる。従来例による
と、１ビツトずつのアクセスにコントローラ７ｏの動作
が介在する為１ビツトアクセスに／Ｏμ秒程度要する。
トに対し１回と減少するため、バス負荷はさらに１／１
６されｌ／２４０とかなシ軽減される。ＰＬＣ間通信制
御装置７にとってＰＩ／Ｏイメージメモリ５のアクセス
に要する時間の軽減量は次のようになる。従来例による
と、１ビツトずつのアクセスにコントローラ７ｏの動作
が介在する為１ビツトアクセスに／Ｏμ秒程度要する。
したがって／Ｏ２４点では
／Ｏμ秒Ｘ ／Ｏ２４点＝／Ｏ．２４ｍ秒と転送サイク
ル時間１５ｍ秒の２／３までを占めることになる。しか
しながら本実施例によれば、１６ビツト連続アクセス中
には１μ秒／１ビット以上の速度は簡単に得られ、 （１μ秒Ｘ１６ビツト＋／Ｏｔｔ秒）Ｘ／Ｏ２４点／１
６点＝１．６４４ｍ秒 と転送サイクルの１割強にてＰＩ／Ｏイメージメモリア
クセスが完了する。
ル時間１５ｍ秒の２／３までを占めることになる。しか
しながら本実施例によれば、１６ビツト連続アクセス中
には１μ秒／１ビット以上の速度は簡単に得られ、 （１μ秒Ｘ１６ビツト＋／Ｏｔｔ秒）Ｘ／Ｏ２４点／１
６点＝１．６４４ｍ秒 と転送サイクルの１割強にてＰＩ／Ｏイメージメモリア
クセスが完了する。
第３図、第４図に於いて、ＲＤＡＴＡ−ＰとＷＤＡＴＡ
−Ｐは、相方向信号とすることによ９１本化でき、ＰＩ
／Ｏイメージメモリ５とＰＬＣ間通信制御装置７を結ぶ
専用信号は２本（ＬＩＮＫＣＬＫ−Ｐ、ＤＡＴＡ−Ｐ）
にて行うことも可能である。
−Ｐは、相方向信号とすることによ９１本化でき、ＰＩ
／Ｏイメージメモリ５とＰＬＣ間通信制御装置７を結ぶ
専用信号は２本（ＬＩＮＫＣＬＫ−Ｐ、ＤＡＴＡ−Ｐ）
にて行うことも可能である。
又カウンタ５５は４ビツトカウンタとし、１６ビツト連
続にアクセスとしだが、この連続アクセス回数は必ずし
も１６ビツトする必要はなく、システムによシ適当なビ
ット数に増減させることも簡単である。
続にアクセスとしだが、この連続アクセス回数は必ずし
も１６ビツトする必要はなく、システムによシ適当なビ
ット数に増減させることも簡単である。
アドレスレジスタ５４とカウンタ５５を１つのカウンタ
とすることによｉ）、ＰＩ／Ｏイメージメモリ５アクセ
スの先頭番地を任意にし、任意のアドレスから１６ビツ
ト連続にアクセスするように変形することも可能である
。しかしながら、この変形例の場合には、アクセス回数
を数え、終了信号ＥＮＤ−Ｎを発生させるカウンタがさ
らに１つ必要となる。
とすることによｉ）、ＰＩ／Ｏイメージメモリ５アクセ
スの先頭番地を任意にし、任意のアドレスから１６ビツ
ト連続にアクセスするように変形することも可能である
。しかしながら、この変形例の場合には、アクセス回数
を数え、終了信号ＥＮＤ−Ｎを発生させるカウンタがさ
らに１つ必要となる。
ｒ登叩の粕Ｓ）
本発明の実施例によれば、ＰＬＣの演算動作を行う制御
演算装置のバス負荷を軽減するとともに、高速にＰＩ／
Ｏイメージメモリの内容をアクセスすることが可能にな
るという効果が得られる。
演算装置のバス負荷を軽減するとともに、高速にＰＩ／
Ｏイメージメモリの内容をアクセスすることが可能にな
るという効果が得られる。
第１図は４つの加工設備を分散された４台のＰＬＣにて
制御するシステム図である。第２図はＰＬＣ内部のブロ
ック図である。第３図は本発明の実施例を示すブロック
図でＰＩ／Ｏイメージメモリ内部を示す。第４図は本発
明の実施例でＰＬＣ間通信制御装置内のブロック図を示
す。第５図は第３図、第４図の実施例におけるタイムチ
ャートを示す。第６図は第３図のレジスタにＤＭＡ方式
にて設定するデータフォーマットの例である。 １・・・制御演算装置、５・・・ＰＩ／Ｏイメージメモ
リ、７・・・ＰＬＣ間通信制御装置、５２・・・ＬＩＮ
Ｋ ＳＴ８フリップフロップ、５３・・・ファンクショ
ンフリップフロップ、５４・・・アドレスレジスタ、５
５・・・ア６５ ・ＬＩＮＫ ＣＬＫ信号、６６−ＷＤ
ＡＴＡ 信号、６７・・・ＲＤＡＴＡ信号、６８川起動
信号、７ｏ・・・コントローラ、７１・・・インタフェ
ース回路、７３・・・シフトレジスタ、８１・・・終了
信号。
制御するシステム図である。第２図はＰＬＣ内部のブロ
ック図である。第３図は本発明の実施例を示すブロック
図でＰＩ／Ｏイメージメモリ内部を示す。第４図は本発
明の実施例でＰＬＣ間通信制御装置内のブロック図を示
す。第５図は第３図、第４図の実施例におけるタイムチ
ャートを示す。第６図は第３図のレジスタにＤＭＡ方式
にて設定するデータフォーマットの例である。 １・・・制御演算装置、５・・・ＰＩ／Ｏイメージメモ
リ、７・・・ＰＬＣ間通信制御装置、５２・・・ＬＩＮ
Ｋ ＳＴ８フリップフロップ、５３・・・ファンクショ
ンフリップフロップ、５４・・・アドレスレジスタ、５
５・・・ア６５ ・ＬＩＮＫ ＣＬＫ信号、６６−ＷＤ
ＡＴＡ 信号、６７・・・ＲＤＡＴＡ信号、６８川起動
信号、７ｏ・・・コントローラ、７１・・・インタフェ
ース回路、７３・・・シフトレジスタ、８１・・・終了
信号。
Claims (1)
- 【特許請求の範囲】 １、相関を持つ複数台の加工設備に対して、前記加工設
備を制御する制御演算装置と、 前記加工設備の駆動回路と、 前記加工設備に用いられる入出力デジタル情報を１接点
１アドレスとして記憶するＰＩ／Ｏイメージメモリ部と
、 前記イメージメモリ部の情報を、接続された他のプログ
ラムブルロジックコントローラ（以下ＰＬＣと称す）に
伝達する通信制御装置とから成る前記加工設備のＰＬＣ
に於いて、 前記記憶されたデジタル情報のアドレスを設定すること
により、 前記イメージメモリ部と前記通信制御装置とが同期をと
り、 所定の情報を連結して読み書きすることに特徴を有する
ＰＬＣ。 ２、特許請求の範囲第１項記載のＰＬＣに於て、前記Ｐ
Ｉ／Ｏイメージメモリ部は、 該ＰＩ／Ｏイメージメモリの一連のデータであつて、読
み出し書き替えに係るものの先頭番地を設定する手段と
、 該手段によりＰＩ／Ｏイメージメモリに対しアクセス中
であることを示すアクセス情報手段と、前記ＰＩ／Ｏイ
メージメモリの動作に同期した信号を発生させ、該信号
によつて前記先頭番地から所定数のデータを読み出し書
き替える手段と、前記所定のデータのアクセスの終了に
伴い前記アクセス情報手段をリセットする手段とを有し
、前記通信制御装置は、 前記ＰＩ／Ｏイメージメモリに対して前記先頭番地を設
定し、前記アクセス情報手段に対して起動信号を発する
手段と、 前記ＰＩ／Ｏイメージメモリからのデータの読み出し書
き替えを行う手段とを有することを特徴とするＰＬＣ。 ３、特許請求の範囲第２項記載のＰＬＣに於て、前記先
頭番地からの所定数のデータは、前記設定先頭番地から
連続アドレスデータとなつていることを特徴とするＰＬ
Ｃ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59151235A JPH0766284B2 (ja) | 1984-07-23 | 1984-07-23 | プログラマブルロジツクコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59151235A JPH0766284B2 (ja) | 1984-07-23 | 1984-07-23 | プログラマブルロジツクコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6129906A true JPS6129906A (ja) | 1986-02-12 |
| JPH0766284B2 JPH0766284B2 (ja) | 1995-07-19 |
Family
ID=15514201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59151235A Expired - Lifetime JPH0766284B2 (ja) | 1984-07-23 | 1984-07-23 | プログラマブルロジツクコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766284B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170046256A (ko) * | 2015-10-20 | 2017-05-02 | 엘에스산전 주식회사 | Plc 위치 결정 시스템의 축별 제어주기 독립 할당 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745606A (en) * | 1980-08-29 | 1982-03-15 | Toshiba Mach Co Ltd | Sequence controller having function extending performance |
| JPS5769305A (en) * | 1980-10-13 | 1982-04-28 | Omron Tateisi Electronics Co | Programmable logic controller |
-
1984
- 1984-07-23 JP JP59151235A patent/JPH0766284B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745606A (en) * | 1980-08-29 | 1982-03-15 | Toshiba Mach Co Ltd | Sequence controller having function extending performance |
| JPS5769305A (en) * | 1980-10-13 | 1982-04-28 | Omron Tateisi Electronics Co | Programmable logic controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170046256A (ko) * | 2015-10-20 | 2017-05-02 | 엘에스산전 주식회사 | Plc 위치 결정 시스템의 축별 제어주기 독립 할당 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766284B2 (ja) | 1995-07-19 |
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