JPH03216775A - スタガ格子配列型メモリの直線描画におけるアクセス方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、ワークステーションやデスクトップパブリ
ッシングなどのビットマップメモリとして用いられるス
タガ格子配列型メモリに直線を描画す′る，ＪｉＩ合の
アクセス方法に関する。

く従来の技術〉 従来、フレームバッファのビットマップメモリとしては
第６図に示すような走査線配列型メモリが用いられてい
た。このメモリは走査線の方向のみアクセスできるメモ
リであり、図の例では、横１６ドット×縦ｌドットを１
ワードとしてアクセスするメモリ配列をしている。すな
わち、コラムアドレス（ｉ）とローアドレス（Ｄで指定
されるアドレス（ｉ．Ｄ領域に４ドットのデータを格納
するＲＡＭＯ，ＲＡＭＩ，ＲＡＭ２，ＲＡＭ３の４つの
ＲＡＭを並列に接続し、走査線方向の一度のアクセスで
、各ＲＡＭの同一アドレス（ｉ，Ｄ領域を、ＲＡＭＯ，
ＲＡＭＩ　．ＲＡＭ２，ＲＡＭ３の順にアクセスするよ
うになっている。従って、直線描画においては、水平線
を描画する場合は高速描画が可能であるが、斜線や垂直
線を描画する場合にはメモリのアクセスがネックになる
。つまり、垂直方向は１ドットに１回、メモリをアクセ
スしなければならないので、描画データの作成速度が速
くても、メモリのサイクルタイムが速度ネックになって
しまうのである。

この欠点をなくしたのが第７図に示すような正方格子型
配列メモリであり、図の例では横４ドット×縦４ドット
の面単位でアクセスできるようになっている。このメモ
リ配列では、直線を描画する場合に水平線でも垂直線で
も４ドットを１回にアクセスすることができる。４ドッ
トのデータ作成とメモリアクセスの両方の時間が同じく
らいだと、描画速度が直線の方向に依存されないので非
常に効率的である。しかし、このメモリ配列にも欠点が
ある。例えば、ホストＣＰＵからフレームバッファをア
クセスする場合、通常のホストＣＰＵは、例えば１６ビ
ットＣＰＵなら横１６ドットＸｗ！１ドットでアクセス
するようになっているが、フレームバッファがこの正方
格子配列型メモリの場合、ホストＣＰＵからのメモリア
クセスは４回しなければならない。このように、正方格
子配列型メモリは、直線描画には適しているがホストＣ
ＰＵからのメモリアクセスには適していないという欠点
がある。

直線描画にもホストＣＰＵからのメモリアクセスにも適
しているのが第８図に示すスタガ格子配列型メモリであ
る。このメモリは、ホストＣＰＵからアクセスする場合
は走査線の方向に横１６ドット×縦１ドットでアクセス
でき、直線を描画する場合は１４ドットＸ縦４ドットで
アクセスできるメモリ配列をしている。すなわち、横１
６ド・ント×縦１ドットでアクセスする場合は、４つの
ＲＡＭとも同じローアドレスでアクセスし、横４ドット
×縦４ドットでアクセスする場合は、４つのＲＡＭを下
位２ビットが一つづつ異なるローアドルスでアクセスす
るようになっている。

このようにスタガ格子配列型メモリは直線の描画に適し
ており、またホストＣＰＵからのアクセスにも適してい
るので、例えばＤＤＡ（デジタル微分解析器）の外部メ
モリとして用いられる。上記ＤＤＡで作成された直線デ
ータは、一旦ＤＤＡバッファにプロットされ、このＤＤ
Ａバツファから外部メモリに書き込まれる。この外部メ
モリが第８図に示すスタガ格子配列型メモリの場合は横
４ドット×縦４ドットの面書きができるので、上記ＤＤ
Ａバッファが横４ドット×縦４ドットー１６ドットのバ
ッファであれば、このＤＤＡバッファにプロットされた
データを一回のアクセスで上記外部メモリに書き込むこ
とができる。

く発明が解決しようとする課題〉 ところで、従来のアクセス方法では、上記ＤＤＡバッフ
ァとして、ＤＤＡで作成された直線データをプロットす
るためのプロット専用のバッファと、外部メモリに出力
するための外部メモリ専用のバッファとの２組のバッフ
ァを有し、上記プロット専用のバッファのデータを一定
のタイミングで上記外部メモリ専用のバッファにコピー
するようにしていた。このため、コピーに余分な時間が
かかるのみならず、また、例えばＤＤＡからプロット専
用バッファに１プロットする場合と４プロットする場合
とではプロットする時間が違うにもかかわらず、コピー
間隔が同じなので、ｌプロットする場合の効率が悪くな
り、外部メモリに折角直線描画に適したスタガ格子配列
型メモリを用いても高速描画ができないという問題があ
った。

そこで、この発明の目的は、上記のようなコピーを必要
とせず、高速描画が可能な、スタガ格子配列型メモリの
直線描画におけるアクセス方法を提供することにある。

く課題を解決するための手段〉 上記目的を達成するため、この発明は、複数個のメモリ
を並列に接続し、一度のアクセスで、上記各メモリの同
一コラムアトレスと同一ローアドレスで指定される領域
をアクセスできる一方、上記各メモリの同一コラムアド
レスとそれぞれ異なるローアドレスで指定される領域を
アクセスできるようにしたスタガ格子配列型メモリの直
線描画におけるアクセス方法であって、上記一度のアク
セスで上記スタガ格子配列型メモリに描画される直線デ
ータを格納できるバッファを２組有し、上記スタガ格子
配列型メモリをアクセスして上記２組のバッファのうち
のいずれか一方のバッファに格納された直線データを上
記スタガ格子配列型メモリに書き込む一方、新たに作成
された直線データを上記２組のバッファのうちのいずれ
か他方のバッファに格納し、上記一方のバッファからの
直線データの上記スタガ格子配列型メモリへの書き込み
と上記他方のバッファへの直線データの格納のいずれも
が終了した時に、上記２組のバッファを切り替え、上記
スタガ格子配列型メモリをアクセスして上記２組のバッ
ファのうちの直線データの格納されているバッファから
のその直線データの上記スタガ格子配列型メモリへの書
き込みを開．始すると共に、上記２組のバッファのうち
の上記スタガ格子配列型メモリへの直線データの書き込
みを終了したバッファへの新たに作成された直線データ
の格納を開始するようにしたことを特徴としている。

〈作用〉 最初は、例えばＤＤＡで作成された直線データを上記２
組のバッファのいずれか一方に格納する。

そして、この格納が終了すると、このバッファに格納さ
れたデータの上記スタガ格子配列型メモリへの書き込み
を開始すると共に、上記２組のバッファのいずれか他方
のバッファへの新たに作成されたデータの格納を開始す
る。そして、上記スタガ格子配列型メモリへのデータの
書き込みと上記新たに作成されたデータの格納のいずれ
もが終了したときに、上記２組のバッファを切り替え、
直線データを格納したバッファからのその直線データの
上記スタガ格子配列型メモリへの書き込みを開始すると
共に、直線データの上記スタガ格子配列型メモリへの書
き込みを終了したバッファへの新たに作成された直線デ
ータの格納を開始する。

以下、同様にして２組のバッファを切り替えてスタガ格
子配列型メモリへの直線データの描画を行つ。

従って、従来例におけるように一方のバッファから他方
のバソファへデータをコピーする必要がなく、スタガ格
子配列型メモリへの高速描画が可能となる。

く実施例〉 以下、この発明を図示の実施例により詳細に説明する。

第１図はこの発明の一実施例を実現するための回路の構
成を示すブロック図である。

第１図において、ｌはプレーゼンハムの前処理部であり
、与えられたパラメータ（図形の輪郭を表すベクトルの
始点と終点のＸ座標とｙ座標など）に基づいて、周知の
プレーゼンハムのアルゴリズムに必要なパラメータ（△
ｘ１△ｙ，誤差関数ｅの初期値等）を作成する。２はブ
レー゛ゼンハムの処理部２であり、上記前処理部ｌが作
成したパラメータに基づきプレーゼンハムのアルゴリズ
ムに従って直線描画のためのプロットされるデータを作
成する。そして、作成したデータをデマルチブレクサ（
ＤＥＭＵＸ）３に出力する。：のＤＥＭＵＸ３をンーケ
ンス部７が制御し、上記処理部２から出力されたデータ
をＤ　Ｅ　Ｍ　Ｕ　Ｘ　３を介して、４ドット×４ドッ
トのバヅフ７であるデータバッファＡまたはＢにプロッ
トする。また、このシーケンサ部７はマルチプレクサ６
を制御して上記データバツファＡまたはＢにプロットさ
れたデータを外部メモリｔカすると共に、上記外部メモ
リへ上記データを書き込むのに必要なアドレス信号やＲ
ＡＳ（ロー・アドレス・ストローブ），ＣＡＳ（カラム
・アドレス・ストローブ），ＷＥ（ライト・イネーブル
），ＯＥ（アウトプット・イネーブル）などの信号を出
力する。

この外部メモリは第３図に示すようにＲＡＭＯＲＡＭ１
，ＲＡＭ２，ＲＡＭ３の４個のＲＡＭを並列に接続した
ものであり、そのビットマップ構成を第２図（ａ）に示
す。すなわち、この外部メモリは第８図に示すメモリと
同様、４ビット構成のＲＡＭを４個使ったスタガ格子配
列型メモリであり、１６ビットのデータパスに接続する
ことにより、横４ドット×縦４ドットのデータを一度に
書き込むことができる。第１図のシーケンサ部７から出
力された上記アドレス信号および各種制御信号とＭＵＸ
６からのデータは第３図に示すように各ＲＡＭに入力さ
れる。ここで、Ａ＊−ｓはアドレス信号、Ａ０。−。（
　，　Ａ　ｌａ　−　ｌｌ＊　Ａ　ｔ。−ｘ　１＋　Ａ
　ｓ。−，１はローアドレスの下位２ビットを表わす信
号である。このメモリのアドレスの指定は、例えば第２
図（ａ）のＡ領城では、コラムアドレスについては４個
のＲＡＭ共同じであり、ローアドレスについては下位２
ビットが、ＲＡＭＯでは００（２進）、ＲＡＭＩでは０
１（２進）、ＲＡＭ２ではｌＯ（２進）、ＲＡＭ３では
ｌ１（２進）とそれぞれ異なる。Ｂ領域，Ｃ領域．Ｄ領
域についても第２図（ｂ）に示すようにそれぞれローア
ドレスの下位２ビットが異なっている。つまり、４個の
ＲＡＭにそれぞれ異なる口−アドレスを出力することに
より、例えば第４図（ａ）および（ｂ）に示すように、
横４ドット×縦４ドットを一度にアクセスできるのであ
る。

次に、この外部メモリへのデータのプロットについて説
明する。

第１図に示すプレーゼンハムの処理部２で作成されたデ
ータはまずデータバッファＡにプロットされる。そして
、プロットされる点がデータバッファＡをオーバーフロ
ーした場合、すなわち、４ドット×４ドットの領域から
はみ出した場合は、シーケンサ部７は上記ＤＥＭＵＸ３
を制御して、次からのデータのデータバッファＢへのプ
ロットを開始する同時に、上記ＭＵＸ６を制御して上記
データバッファＡにプロットされたデータの外部メモリ
への書き込みを開始する。そして、上記データバッファ
Ｂからのデータのオーバーフローと、上記データバッフ
ァＡから外部メモリへのデータの書き込みの終了のいず
れか遅く発生した時に、二つのバッファの役割を切り換
えて、データバッファＡにはプレーゼンハムの処理部２
からのデータをプロットし、データバッファＢからは外
部メモリへのデータの出力を行う。

データバッファＡとデータバッファＢとの役割の切り換
えは次のように行う。

いま、データバッファＡまたはＢからの外郎メモリへの
データの出力がシステムクロックで８クロックかかり、
データバッファＡまたはＢへのデータのプロットが１プ
ロット３クロツクかかるとする。例えば、第５図に示す
ビットマップの場合、プロットについては、■の場合は
３クロツク×２＝６クａツク、■の場合は３クロツクｘ
４＝１２クロック、■の場合は３クロツク×３＝９クロ
ック、■の場合は３クロツクＸｌ＝３クロツクかかる。

外郎メモリへの書き込みはいずれの場合も８クロツクで
ある。データバッファＡまたはＢからのデータのオーバ
ーフローの検出にｌクロックかかるとすると、■の場合
、オーバーフローの発生までに７クロック、外部メモリ
への書き込み終了までに８クロツクかかるので、８クロ
ックでデータバッファの切り換えを行う。同様に、■の
場合はｌ３〉８で１３クロツク、■の場合はｌＯ〉８で
１０クロック、■の場合は４〈８で８クロツクでそれぞ
れデータバッファの切り換えを行う。上記判定とデータ
バッファの切り換えは、たとえば、オーバーフローを検
出したことを表す信号と書き込み終了を表す信号との論
理積をとり、その論理積を第１図のＤＥＭＵＸ３とＭＵ
Ｘ６の選択信号に用いることにより行うことができる。

このように、一方のデータバッファへのプロットと、他
方のデータバッファから外部メモリへのデータの書き込
みのいずれもが終了したときに、データバッファの切り
換えを行うようにしているので、従来例のように例えば
データバッファＡをプロット専用に、データバッファＢ
を出力専用にして、データバッファＡからデータバッフ
ァＢにデータをコピーする方法や、データバッファＡと
Ｂの切り換えを一定のサイクル（上記の例では１３クロ
ツク）で行う方法に比べて外部メモリへのデータの描画
を高速に行うことができる。

〈発明の効果〉 以上より明らかなように、この発明のスタガ格子配列型
メモリの直線描画におけるアクセス方法は、スタガ格子
配列型メモリに一度のアクセスで描画される直線データ
を格納できるバッファを２組有し、上記スタガ格子配列
型メモリをアクセスして上記２組のバッファのうちのい
ずれか一方のバッファに格納された直線データを上記ス
タガ格子配列型メモリに書き込む一方、新たに作成され
た直線データを上記２組のパッファのうちのいずれか他
方のバッファに格納し、上記一方のバッファからの直線
データの上記スタガ格子配列型メモリへの書き込みと上
記他方のバッファへの直線データの格納のいずれらが終
了した時に、上記２組のバッファを切り替え、上記スタ
ガ格子配列型メモリをアクセスして上記２組のバッファ
のうちの直線データの格納されているバッファからのそ
の直線データの上記スタガ格子配列型メモリへの書き込
みを開始すると共に、上記２組のバッファのうちの上記
スタガ格子配列型メモリへの直線データの書き込みを終
了したバッファへの新たに作成された直線データの格納
を開始するようにしているので、スタガ格子配列型メモ
リへの直線データの描画を高速に行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を実現するための回路の構
成を示すブロック図、第２図は上記実施例におけるスタ
ガ格子配列型メモリのメモリ配列を示す図、第３図は上
記スタガ格子配列型メモリの接続を説明する図、第４図
は上記スタガ格子配列型メモリのアクセスを説明する図
、第５図はビットマップの一例を示す図、第６図は走査
線配列型メモリを説明する図、第７図は正方格子配列型
メモリを説明する図、第８図はスタガ格子配列型メそり
を説明する図である。 ３・・・ＤＥＭＵＸ，４．５・・・データバッファ、６
・・・ＭＬＩＸ．７・・・シーケンサ部。 特 代 許 理 出 人 願人

Claims (1)

【特許請求の範囲】
1. （１）複数個のメモリを並列に接続し、一度のアクセス
   で、上記各メモリの同一コラムアドレスと同一ローアド
   レスで指定される領域をアクセスできる一方、上記各メ
   モリの同一コラムアドレスとそれぞれ異なるローアドレ
   スで指定される領域をアクセスできるようにしたスタガ
   格子配列型メモリの直線描画におけるアクセス方法であ
   って、上記一度のアクセスで上記スタガ格子配列型メモ
   リに描画される直線データを格納できるバッファを２組
   有し、上記スタガ格子配列型メモリをアクセスして上記
   ２組のバッファのうちのいずれか一方のバッファに格納
   された直線データを上記スタガ格子配列型メモリに書き
   込む一方、新たに作成された直線データを上記２組のバ
   ッファのうちのいずれか他方のバッファに格納し、上記
   一方のバッファからの直線データの上記スタガ格子配列
   型メモリへの書き込みと上記他方のバッファへの直線デ
   ータの格納のいずれもが終了した時に、上記２組のバッ
   ファを切り替え、上記スタガ格子配列型メモリをアクセ
   スして上記２組のバッファのうちの直線データの格納さ
   れているバッファからのその直線データの上記スタガ格
   子配列型メモリへの書き込みを開始すると共に、上記２
   組のバッファのうちの上記スタガ格子配列型メモリへの
   直線データの書き込みを終了したバッファへの新たに作
   成された直線データの格納を開始するようにしたことを
   特徴とするスタガ格子配列型メモリの直線描画における
   アクセス方法。