JPH01201780A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH01201780A JPH01201780A JP2643188A JP2643188A JPH01201780A JP H01201780 A JPH01201780 A JP H01201780A JP 2643188 A JP2643188 A JP 2643188A JP 2643188 A JP2643188 A JP 2643188A JP H01201780 A JPH01201780 A JP H01201780A
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- bits
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 30
- 230000010365 information processing Effects 0.000 claims description 2
- 230000015654 memory Effects 0.000 abstract description 42
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000035922 thirst Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル情報処理技術に関し、特に多値画像処
理に関する。
理に関する。
デジタル画像処理は、量子化されたＸＹ座標空間上の座
標点（以下、画素と呼ぶ）と一対重対応、または、一対
多対応をする単位記憶素子（以下、この記憶素子単位を
ビットと呼ぶ）に対して読み出し、書き込みをすること
によって成す。前者を「二値画像処理」、後者を「多値
画像処理」と呼ぶ。上記記憶素子に対しての読み出し、
書き込みにおいて、処理行為の主体（以下、プロセッサ
と呼ぶ）が、−度に処理できるビット数はさまざまであ
るが、通常は、８，１６．３２ビツトなどを処理単位（
以下、ワードと呼ぶ）として上記記憶素子の集合体（以
下、メモリと呼ぶ）に対して読み出し、書き込みを実行
する。メモリ内では各記憶素子はワードを単位として、
アドレスにより１次元配列される。
標点（以下、画素と呼ぶ）と一対重対応、または、一対
多対応をする単位記憶素子（以下、この記憶素子単位を
ビットと呼ぶ）に対して読み出し、書き込みをすること
によって成す。前者を「二値画像処理」、後者を「多値
画像処理」と呼ぶ。上記記憶素子に対しての読み出し、
書き込みにおいて、処理行為の主体（以下、プロセッサ
と呼ぶ）が、−度に処理できるビット数はさまざまであ
るが、通常は、８，１６．３２ビツトなどを処理単位（
以下、ワードと呼ぶ）として上記記憶素子の集合体（以
下、メモリと呼ぶ）に対して読み出し、書き込みを実行
する。メモリ内では各記憶素子はワードを単位として、
アドレスにより１次元配列される。
多値画像処理の分野では、ＸＹ座標空間上に２次元配列
された各画素、ひいては、それに対応する、メモリ空間
内の各記憶素子を、アドレスによってどのように１次元
配列するかという観点から、すなわち、処理データの配
列形式として、２種類の配列方法に大別される。ひとつ
は、隣接した各画素の１ビツト情報をワードとして配列
する方法（以下、ブレーナ型と呼ぶ）である。もうひと
つは、１画素を構成するビット情報を１ワードとして配
列する方法（以下、パックドピクセル型と呼ぶ）である
。
された各画素、ひいては、それに対応する、メモリ空間
内の各記憶素子を、アドレスによってどのように１次元
配列するかという観点から、すなわち、処理データの配
列形式として、２種類の配列方法に大別される。ひとつ
は、隣接した各画素の１ビツト情報をワードとして配列
する方法（以下、ブレーナ型と呼ぶ）である。もうひと
つは、１画素を構成するビット情報を１ワードとして配
列する方法（以下、パックドピクセル型と呼ぶ）である
。
図を使って具体的に説明する。Ｘ方向に４．Ｙ方向に４
の大きさを持った、１画素が４ビツトで構成されるメモ
リ空間を第５図に示す。１画素に対応するビットを２方
向に配列しである。１ワードが１６ビツトの場合には、
４ビツト×４ビツト×４ビツト、総計６４ビツトで構成
されるこのメモリ空間を１６ビツト×４ワードとして配
列する。
の大きさを持った、１画素が４ビツトで構成されるメモ
リ空間を第５図に示す。１画素に対応するビットを２方
向に配列しである。１ワードが１６ビツトの場合には、
４ビツト×４ビツト×４ビツト、総計６４ビツトで構成
されるこのメモリ空間を１６ビツト×４ワードとして配
列する。
プレーナ型では、第５図の最前段（Ｚ＝Ｏ）の１６ビツ
トが第１ワードとして配列される。第１ワード内の各ビ
ット構成は第３図のようになる。
トが第１ワードとして配列される。第１ワード内の各ビ
ット構成は第３図のようになる。
以下第２段（Ｚ＝１）が第２ワード、第３段（２＝２）
が第３ワード、第４段（Ｚ＝３）が第４ワードとなる。
が第３ワード、第４段（Ｚ＝３）が第４ワードとなる。
パックドピクセル型では、第５図の最上段（Ｘ＝Ｏ）の
１６ビツトが１ワードとして配列される。第１ワード内
の各ビット構成は第４図のようになる。以下第２段（Ｘ
＝１）が第２ワード、第３段（Ｘ＝２）が第３ワード、
第４段（Ｘ−＝３）が第４ワードとなる。
１６ビツトが１ワードとして配列される。第１ワード内
の各ビット構成は第４図のようになる。以下第２段（Ｘ
＝１）が第２ワード、第３段（Ｘ＝２）が第３ワード、
第４段（Ｘ−＝３）が第４ワードとなる。
上述のプレーナ型に配列されたデータをパックドピクセ
ル型に配列しなおす、あるいは、そのパックドピクセル
型に配列されたデータをプレーナ型に配列しなおす変換
処理は従来汎用プロセッサなどの高度なソフトウェアに
よって成されていた。
ル型に配列しなおす、あるいは、そのパックドピクセル
型に配列されたデータをプレーナ型に配列しなおす変換
処理は従来汎用プロセッサなどの高度なソフトウェアに
よって成されていた。
上述の変換処理を汎用プロセッサなどの高度なソフトウ
ェアによって成す場合には、メモリ空間に対する、１回
の読み出し動作と１回の書き込み動作で１ワードの変換
が実現できない。例えば、ｌワードが１６ビツトの場合
において、１回の読み出し動作と１回の書き込み動作時
に変換の対象となるビット数は１６ビツト未満である。
ェアによって成す場合には、メモリ空間に対する、１回
の読み出し動作と１回の書き込み動作で１ワードの変換
が実現できない。例えば、ｌワードが１６ビツトの場合
において、１回の読み出し動作と１回の書き込み動作時
に変換の対象となるビット数は１６ビツト未満である。
すなわち、変換処理速度が遅い。１回の読み出し動作と
１回の書き込み動作で１６ビツトの変換処理が可能とな
れば、処理速・度が向上することは明白である。
１回の書き込み動作で１６ビツトの変換処理が可能とな
れば、処理速・度が向上することは明白である。
本発明は、メモリに対する、１回の読み出し動作と１回
の書き込み動作で１ワードの変換処理を可能とする。
の書き込み動作で１ワードの変換処理を可能とする。
本発明は、メモリに対する、１回の読み出し動作と１回
の書き込み動作で１ワードの変換処理を可能とするため
に、データ入出力機構として、Ｍビット （Ｍは自然数
）の入出力データ・バスと、Ｎビット （Ｎは自然数）
の入出力データ・バスとを持ち、データ配列変換用バッ
ファとして、行方向からＮビットのデータ書き込み及び
読み出し、また、列方向からＭビットのデータ書き込み
及び読み出しが可能な、Ｍ×Ｎの行列形式の記憶素子群
を具備している。
の書き込み動作で１ワードの変換処理を可能とするため
に、データ入出力機構として、Ｍビット （Ｍは自然数
）の入出力データ・バスと、Ｎビット （Ｎは自然数）
の入出力データ・バスとを持ち、データ配列変換用バッ
ファとして、行方向からＮビットのデータ書き込み及び
読み出し、また、列方向からＭビットのデータ書き込み
及び読み出しが可能な、Ｍ×Ｎの行列形式の記憶素子群
を具備している。
本発明について図面を参照して説明する。
第１図は本発明の一実施例の装置構成例である。
１０１は処理装置、１０２はデータ配列変換用バッファ
の行アドレス、列アドレス発生装置。
の行アドレス、列アドレス発生装置。
１０３は１６ビツト×１６ビツト構成のデータ配列変換
用バッファ、１０４はブレーナ型メモリとデータ配列変
換用バッファ間の１６ビツト・データ・バス、１０５は
プレーナ型のビット配列を持つメモリ、１０６はパック
ドピクセル型メモリとデータ配列変換用バッファ間の１
６ビツト・データ・バス、１０７はパックドピクセル型
のビット配列を持つメモリ、１０８はメモリに対する読
み出しアドレス、書き込みアドレスの発生装置である。
用バッファ、１０４はブレーナ型メモリとデータ配列変
換用バッファ間の１６ビツト・データ・バス、１０５は
プレーナ型のビット配列を持つメモリ、１０６はパック
ドピクセル型メモリとデータ配列変換用バッファ間の１
６ビツト・データ・バス、１０７はパックドピクセル型
のビット配列を持つメモリ、１０８はメモリに対する読
み出しアドレス、書き込みアドレスの発生装置である。
第２図はデータ配列変換用バッファを抽出したものであ
る。行方向には、第１行から第１６行まで、列方向には
、第１列から第１６列までの１６ビツト×１６ビツトの
行列形式の記憶素子群から構成される。
る。行方向には、第１行から第１６行まで、列方向には
、第１列から第１６列までの１６ビツト×１６ビツトの
行列形式の記憶素子群から構成される。
第６図は、１画素が４ビツトで構成されるパックドピク
セル型メモリ空間のデータを読み出し、配列変換を施し
た後に、１画素が４ビツトで構成されるプレーナ型メモ
リ空間へ書き込む処理を示すフローチャートである。
セル型メモリ空間のデータを読み出し、配列変換を施し
た後に、１画素が４ビツトで構成されるプレーナ型メモ
リ空間へ書き込む処理を示すフローチャートである。
以下、フローチャートに従って、パックドピクセル型ビ
ット配列からプレーナ型ビット配列への変換処理を説明
する。
ット配列からプレーナ型ビット配列への変換処理を説明
する。
まず最初に第１図の、１０２：バッファ・アドレス発生
装置、１０３：データ配列変換用バッファ、１０８：メ
モリ・アドレス発生装置、１０１ ：処理装置によって
初期化されているものとする。
装置、１０３：データ配列変換用バッファ、１０８：メ
モリ・アドレス発生装置、１０１ ：処理装置によって
初期化されているものとする。
〈ステップ１〉
メモリ・アドレス発生装置によって発生された読み出し
アドレスに従って、ｌワードのデータをパックドピクセ
ル型メモリから読み出し、バッファ・アドレス発生装置
によって発生された書き込み列アドレスに従って、バッ
ファのある列に格納する。
アドレスに従って、ｌワードのデータをパックドピクセ
ル型メモリから読み出し、バッファ・アドレス発生装置
によって発生された書き込み列アドレスに従って、バッ
ファのある列に格納する。
〈ステップ２〉
パックドピクセル型メモリから読み出したワード数が１
６ワードでなければ、〈ステップ１〉を実行する。
６ワードでなければ、〈ステップ１〉を実行する。
くステップ３〉
バッファ・アドレス発生装置によって発生された行アド
レスに従って、１ワードのデータをノ（ツファから読み
出し、メモリ・アドレス発生装置によって発生された書
き込みアドレスに従って、プレーナ型メモリに格納する
。
レスに従って、１ワードのデータをノ（ツファから読み
出し、メモリ・アドレス発生装置によって発生された書
き込みアドレスに従って、プレーナ型メモリに格納する
。
くステップ４〉
バッファから読み出したワード数が１６ワードでなけれ
ば、くステップ３〉を実行する。
ば、くステップ３〉を実行する。
くステップ１〉からくステップ４〉までの実行により、
１６ワードのパックドピクセル型データを１６ワードの
プレーナ型データに配列変換する処理が、１６回の読み
出し動作と１６回の書き込み動作のみによって実行でき
た。
１６ワードのパックドピクセル型データを１６ワードの
プレーナ型データに配列変換する処理が、１６回の読み
出し動作と１６回の書き込み動作のみによって実行でき
た。
処理装置が総計にワードの配列変換を実行するという認
識を持てば、任意ワード数の配列変換が可能である。た
だし、Ｋを１６で割った剰余が０でない場合には、くス
テップ２〉及びくステップ４〉における判定条件を考慮
する必要がある。
識を持てば、任意ワード数の配列変換が可能である。た
だし、Ｋを１６で割った剰余が０でない場合には、くス
テップ２〉及びくステップ４〉における判定条件を考慮
する必要がある。
以上、パックドピクセル型からプレーナ型への配列変換
処理について述べたが、プレーナ型からパックドピクセ
ル型への配列変換処理についても読み出し、書き込み方
向を逆にするだけで同様に実行できる。
処理について述べたが、プレーナ型からパックドピクセ
ル型への配列変換処理についても読み出し、書き込み方
向を逆にするだけで同様に実行できる。
上述の実施例では、１６回の読み出し動作と１６回の書
き込み動作とによって、１６ワードのデータを配列変換
できた。すなわち、メモリに対する、１回の読み出し動
作と１回の書き込み動作で１ワードの変換処理が可能に
なるために、従来よりも高速に、プレーナ型配列からパ
ックドピクセル型配列への、または、パックドピクセル
型配列からプレーナ型配列からプレーナ型配列への配列
変換処理が実行できる。
き込み動作とによって、１６ワードのデータを配列変換
できた。すなわち、メモリに対する、１回の読み出し動
作と１回の書き込み動作で１ワードの変換処理が可能に
なるために、従来よりも高速に、プレーナ型配列からパ
ックドピクセル型配列への、または、パックドピクセル
型配列からプレーナ型配列からプレーナ型配列への配列
変換処理が実行できる。
データ配列変換用バッファの行数Ｎと列数ＭがＭ＝Ｎの
関係にある時は、行方向データ・バスと列方向データ・
バスとを共有させることにより、プレーナ型メモリとパ
ックドピクセル型メモリを同一メモリ上に構築できる。
関係にある時は、行方向データ・バスと列方向データ・
バスとを共有させることにより、プレーナ型メモリとパ
ックドピクセル型メモリを同一メモリ上に構築できる。
この場合も本発明を応用することにより、同様の効果が
期待できる。
期待できる。
さらに、プレーナ型メモリの代わりに、他の装置から供
給されるプレーナ型ワード・データを考えた場合や、パ
ックドピクセル型メモリの代わりに、他の装置から供給
されるプレーナ型ワード・データを考えた場合でも、や
はり同様の効果が期待できる。
給されるプレーナ型ワード・データを考えた場合や、パ
ックドピクセル型メモリの代わりに、他の装置から供給
されるプレーナ型ワード・データを考えた場合でも、や
はり同様の効果が期待できる。
第１図は本発明の一実施例の装置構成例である。
１０１は処理装置、１０２はデータ配列変換用バッファ
の行アドレス、列アドレス発生装置、１０３は１６ビツ
ト×１６ビツト構成のデ−タ配列変換用バッファ、１０
４はプレーナ型メモリとデータ配列変換用バッファ間の
１６ビツト・データ・バス、１０５はプレーナ型のビッ
ト配列を持つメモリ、１０６はパックドピクセル型メモ
リとデータ配列変換用バッファ間の１６ビツト・データ
・バス、１０７はパックドピクセル型のビット配列を持
つメモリ、１０８はメモリに対する読み出しアドレス、
書き込みアドレスの発生装置である。 第２図はデータ配列変換用バッファを抽出したものであ
る。行方向には、第１行から第１６行まで、列方向には
、第１列から第１６列までの１６ビツ）Ｘ１６ビツトの
行列形式の記憶素子群から構成される。 第３図は、１ワードが１６ビツトであるという仮定のも
とで、１画素が４ビツトで構成されるプレーナ型メモリ
空間を読み書きする場合の１ワード内のビット構成を表
わしたものである。 第４図は、１ワードが１６ビツトであるという仮定のも
とで、１画素が４ビツトで構成されるパックドピクセル
型メモリ空間を読み書きする場合の１ワード内のビット
構成を表わしたものである。 第５図は、Ｘ方向に４．Ｙ方向に４の大きさを持った。 １画素が４ビツトで構成されるメモリ空間を、単位記憶
素子を立方体で表わすことによりイメージ化したもので
ある。１画素に対応する４ビツトを２方向に配列しであ
る。 第６図は、一実施例における、パックドピクセル型ビッ
ト配列からプレーナ型ビット配列への変換処理を示すフ
ローチャートである。 代理人 弁理士 内 原 音 消１ 凹 第２図 渇り図 呆２図
の行アドレス、列アドレス発生装置、１０３は１６ビツ
ト×１６ビツト構成のデ−タ配列変換用バッファ、１０
４はプレーナ型メモリとデータ配列変換用バッファ間の
１６ビツト・データ・バス、１０５はプレーナ型のビッ
ト配列を持つメモリ、１０６はパックドピクセル型メモ
リとデータ配列変換用バッファ間の１６ビツト・データ
・バス、１０７はパックドピクセル型のビット配列を持
つメモリ、１０８はメモリに対する読み出しアドレス、
書き込みアドレスの発生装置である。 第２図はデータ配列変換用バッファを抽出したものであ
る。行方向には、第１行から第１６行まで、列方向には
、第１列から第１６列までの１６ビツ）Ｘ１６ビツトの
行列形式の記憶素子群から構成される。 第３図は、１ワードが１６ビツトであるという仮定のも
とで、１画素が４ビツトで構成されるプレーナ型メモリ
空間を読み書きする場合の１ワード内のビット構成を表
わしたものである。 第４図は、１ワードが１６ビツトであるという仮定のも
とで、１画素が４ビツトで構成されるパックドピクセル
型メモリ空間を読み書きする場合の１ワード内のビット
構成を表わしたものである。 第５図は、Ｘ方向に４．Ｙ方向に４の大きさを持った。 １画素が４ビツトで構成されるメモリ空間を、単位記憶
素子を立方体で表わすことによりイメージ化したもので
ある。１画素に対応する４ビツトを２方向に配列しであ
る。 第６図は、一実施例における、パックドピクセル型ビッ
ト配列からプレーナ型ビット配列への変換処理を示すフ
ローチャートである。 代理人 弁理士 内 原 音 消１ 凹 第２図 渇り図 呆２図
Claims (1)
- 【特許請求の範囲】 データ入出力機構として、Ｍビット（Ｍは自然数）の入
出力データ・バスと、Ｎビット（Ｎは自然数）の入出力
データ・バスとを持ち、 データ配列変換用バッファとして、行方向からＮビット
のデータ書き込み及び読み出し、また、列方向からＭビ
ットのデータ書き込み及び読み出しが可能な、Ｍ×Ｎの
行列形式の記憶素子群を備えることを特徴とする情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2643188A JPH01201780A (ja) | 1988-02-05 | 1988-02-05 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2643188A JPH01201780A (ja) | 1988-02-05 | 1988-02-05 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01201780A true JPH01201780A (ja) | 1989-08-14 |
Family
ID=12193322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2643188A Pending JPH01201780A (ja) | 1988-02-05 | 1988-02-05 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01201780A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0454569A (ja) * | 1990-06-21 | 1992-02-21 | Seiko Instr Inc | 画像処理装置 |
| JPH05150738A (ja) * | 1991-11-27 | 1993-06-18 | Rhythm Watch Co Ltd | 液晶表示板用画像デ−タ処理方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61273675A (ja) * | 1985-05-29 | 1986-12-03 | Nippon Hoso Kyokai <Nhk> | ３次元アドレス発生回路 |
| JPS62133575A (ja) * | 1985-12-06 | 1987-06-16 | Canon Inc | メモリ装置 |
| JPS62271184A (ja) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | 画像用メモリのアクセス方式 |
| JPH01113791A (ja) * | 1987-10-27 | 1989-05-02 | Pfu Ltd | アドレス線およびデータ線の接続システム |
-
1988
- 1988-02-05 JP JP2643188A patent/JPH01201780A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61273675A (ja) * | 1985-05-29 | 1986-12-03 | Nippon Hoso Kyokai <Nhk> | ３次元アドレス発生回路 |
| JPS62133575A (ja) * | 1985-12-06 | 1987-06-16 | Canon Inc | メモリ装置 |
| JPS62271184A (ja) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | 画像用メモリのアクセス方式 |
| JPH01113791A (ja) * | 1987-10-27 | 1989-05-02 | Pfu Ltd | アドレス線およびデータ線の接続システム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0454569A (ja) * | 1990-06-21 | 1992-02-21 | Seiko Instr Inc | 画像処理装置 |
| JPH05150738A (ja) * | 1991-11-27 | 1993-06-18 | Rhythm Watch Co Ltd | 液晶表示板用画像デ−タ処理方法 |
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