JPH0454569A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、イメージスキャナ、プリンタ、複写機等の画
像機器に用いられる画像処理装置に関し、特にカラー画
像を扱う画像処理装置に関す。

〔従来の技術〕

従来、２次元で構成されるカラー画像データを扱う画像
処理装置においては、扱われるデータ形式としてイメー
ジスキャナでは線順次データが、プリンタや複写機では
面順次データが多用されている。例えば、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）の３原色に色分解された入力データを
例とすると、点順次データでは第２８図に、線順次デー
タでは第２９図に、面順次データでは第３０図に示すよ
うなデータ配列となり、主走査方向に関しては点順次デ
ータでは２画素おきに、線順次データ及び面順次データ
では全画素が同色データとなり、また、副走査方向に関
しては点順次データ及び面順次データでは全ラインが、
線順次データでは２ラインおきに同色データとなる。こ
の様にデータ形式によりデータの配列が異なり、この為
それぞれデータ形式に応じて特定の画像処理回路が構成
されている。

〔発明が解決しようとする課題〕

上記のような従来の技術では、画像処理装置の汎用性が
乏しく、データ形式の異なる他の装置との接続が困難で
あった。例えば、データ形式として線順次が多用される
イメージスキャナで用いられる画像処理装置は、面順次
データが多用されているプリンタや複写機では用いるこ
とが出来ず、面順次データの扱える画像処理装置を用意
しなければならなかった。

そこで本発明は複数のデータ形式に対応できる画像処理
装置を提供することを目的とする。

〔課題を解決するための手段〕 上記の問題点を解決するために、本発明においては、画
素に対応し演算に用いられる画像データあるいは係数を
記憶するデータ記憶手段と、データ形式に応じ前記デー
タ記憶手段を制御する制御手段と、前記データ記憶手段
のデータを用い、目的に応じて入力データに演算処理を
施し出力する演算処理回路を設けた。また、Ｎ＋Ｍ＞２
の場合には、上記の構成に加え、データ記憶手段に接続
し領域内の画素データを演算処理回路に供給するための
順序回路を設けた。更に、前記順序回路を直列に接続さ
れた３個以上のフリツプフロツプ（以下、ＦＦで表記す
る。）と前記フリツプフロツプのそれぞれの出力のうち
いずれかの出力を選択する少なくとも１個以上のデータ
選択手段から構成した。

〔作用〕

上記のような構成によれば、制御手段の基にデータ形式
に応じてデータ記憶手段より読み出すデータを選択し、
さらに、Ｎ＋Ｍ＞２の場合には順序回路により画像デー
タを並び替えることにより、データ形式に関わらず演算
処理が可能となる。

〔実施例〕

以下に、本発明の実施例を図面に基づいて説明する。

第１図は、本発明の実施例の構成ブロック図（Ｎ＋Ｍ＞
２の場合）である。

制御手段１は、各データ形式間でのデータ配列の違いに
よる演算への影響、例えば、同色データ間の演算時に他
色のデータを用いてしまう等の悪影響をなくすためのも
ので、レジスタ、セレクタカウンタ等で構成され、入力
画像データの形式が点順次データ、ｗＡ点順次データ面
順次データのいずれかを示すデータ形式信号６と、デー
タの有効範囲を示すライン信号５と、入力データと同期
するクロック８を入力することにより、各色のデータ配
列に応じ、アドレス９の発生方法を変えてデータ記憶手
段４へ出力する。また、データ記憶手段４が複数のテー
ブルデータや複数の記憶素子で構成されている場合には
、必要に応じてテーブルデータや記憶素子を選択する選
択信号が出力される。

制御手段１を第３図に基づき説明すると、３ライン分の
ライン信号を計数する為のラインカウンタ４０．Ａ入力
、Ｂ入力を有し、セレクト端子に入力される信号に基づ
きいずれかの信号を出力するセレクタ４１クロツクに同
期してアドレスを計数するアドレスカウンタ４２がら構
成され、ラインカウンタ４０のカウンタ入力、セレクタ
４１の六入力、アドレスカウンタ４２のエネーブル端子
Ｅにはそれぞれライン信号５が入力されており、セレク
タ４１のＢ入力には前記ラインカウンタ４０のＱ出力４
３が、またセレクト端子Ｓにはデータ形式信号６が入力
されている。前記アドレスカウンタ４２のリセット端子
Ｒにはセレクタ４１のＹ出力４４が接続され、またクロ
ック端子にはクロック８が入力されている。これらの構
成によりアドレスカウンタ４２のリセット端子４４にラ
イン信号５と３ライン分のライン信号を１ラインとする
３ライン信号４３のどちらを用いるがデータ形式信号６
で選択し、データ記憶手段４のアドレス９を発生させる
や 点順次データ及び面順次データではアドレス９はライン
信号５をアドレスカウンタ４２のリセット信号４４とし
第４図のようにライン信号がアサートの期間、クロック
の入力に同期してインクリメントされ、ライン信号がネ
ゲートになる毎にリセットされる。！？！順次データで
は３ライン信号４３をアドレスカウンタ４２のリセット
信号４４とし第５図のようにライン信号がアサートの期
間、クロックの入力に同期してインクリメントされ、３
ライン信号がネゲートになる毎にリセットされる。第３
図で、アドレスカウンタはカウンタで、ラインカウンタ
２９はカウンタとゲートで構成できる。

本例ではアドレスカウンタからの出力をそのままデータ
記憶手段のアドレスとして使用しているが、データ記憶
手段４が複数のテーブルデータや複数の記憶素子で構成
されている場合には、アドレス９の上位ピントを用いて
、テーブルデータや記憶素子を選択することも可能であ
る。

順序回路２は、２個以上の画素データが演算に必要な場
合に入力データフに加えて必要な画素データを演算処理
回路に受は渡すもので、必要な場合は演算に必要な係数
の受は渡しも行っている。

該順序回路は複数段のフリップフロツプ（以下ＦＦと言
う）とセレクタ等の公知のもので構成されデータ形式信
号６に従って特定ＯＦＦの出力の選択を行い、入力デー
タ７あるいはメモリデータ１０を演算処理回路３に出力
する。その詳細な構成はデータに施される処理により種
々異なっており、後に詳述する。アドレス９を前述した
ように発生させる事により、線順次データと面順次デー
タは同一のデータ配列と見なせるので、データ形式信号
６は１ピントの信号で点順次データ、線順次データ、面
順次データのすべてに対応できる。

演算処理回路３は加算器や除算器等で構成され、前記順
序回路２からの演算データ１１に所望の演算を施し出力
する回路であり、施すべき演算に応じて種々のものが用
いられる。

データ記憶手段４はＲＡＭ、ＲＯＭ等の記憶素子で構成
でき、演算に用いられる画像データあるいは係数を記憶
するもので、アドレス９により指定されるメモリデータ
ｌＯを順序回路２に出力したり、入力データや演算結果
等の新たなデータをメモリデータ１０として記憶する。

演算処理回路３を注目画素Ｚ！１、にその周辺画素のＺ
！＋ｊ−１とＺｉ−＋＋ｊで演算を施し出力するものと
すると、順序回路２は第６図に示すように、記憶手段４
からの１ライン前のデータ４５が入力されるＦＦ４６と
入力データ７が入力され４段ＯＦＦで構成されるシフト
レジスタと、前記シフトレジスタの最終段のＦＦ４９の
Ｑ出力と２段目のＦＦのＱ出力を入力としデータ形式信
号に基づきいずれかを出力するセレクタ５０で構成され
、ＦＦ４６のＱ出力を画素Ｚｉ−１＋ｊの、セレクタ５
０の出力を画素Ｚ！＋ｊ−１の、シフトレジスタの初段
のＦＦ４７のＱ出力を画素Ｚ１１の互いに同色のデータ
、たとえばＲｉ−１＋　ｊ　％　Ｒｉ。−ｌ　、Ｒｉ＋
ｊとしてそれぞれ演算処理回路に出力する。またＦＦ４
７のＱ出力は１ライン前のデータとして記憶手段に格納
される。制御手段１と順序回路２にデータ形式信号６を
入力することにより、制御手段１で点順次データと面順
次データではライン信号５を、線順次データでは３ライ
ン信号４３をアドレス９のリセット信号４４として選択
し、制御手段１よりアドレス９が出力されデータ記憶手
段４より画素に対応したメモリデータｌＯが１ライン前
のデータ４５としてＦＦ４６に書き込まれる。順序回路
２ではクロック８でデータを順次シフトさせ、Ｒｉ、ｊ
−１に相当するデータに点順次データではＦＦ４９のデ
ータを、線順次データ及び面順次データではＦＦ４Ｂの
データをセレクタ５０で選択する。

これにより、演算に必要なデータが揃い、これらのデー
タを演算処理回路３に入力することにより、所望の演算
が施され出力される。

第７図は本発明の実施例を示す構成ブロック図（Ｎ＋Ｍ
＞２の場合）であり、注目画素と周辺画素データを用い
て、２次微分を施す輪郭強調回路である。

制御手段１は既述したようにデータ形式信号６に応じ、
ラインメモリのアドレスを出力する。

順序回路２１は後に詳述するように入力画素データに加
え周辺の４画素をデータとして出力するもので第８図に
示すようにラインメモリ２２からの２ライン前のデータ
５１を入力とし４段ＯＦＦで構成される第１のシフトレ
ジスタと、ラインメモリ２３からの１ライン前のデータ
５２を入力とし７段のＦＦで構成される第２のシフトレ
ジスタと、入力データ７を入力とし４段ＯＦＦで構成さ
れる第３のシフトレジスタと、第２のシフトレジスタの
初段のＦＦ５４のＱ出力か同じく３段目のＦＦ５６のＱ
出力かをデータ形式信号に基づき選択する第１のセレク
タ５７と、第２のシフトレジスタの５段目のＦＦ５Ｂの
Ｑ出力か同じく最終段のＦＦ６０のＱ出力かをデータ形
式信号に基づき選択する第２のセレクタ６１とからなり
、第１のシフｌレジスタの最終段のＦＦのＱ出力をＺト
、。

１の、第１のセレクタ５７の出力をａ素Ｚｔ＋＝＊＋、
第２のシフトレジスタの４段目のＦＦ５８の出力を画素
Ｚ！９、の、第２のセレクタ６１の出力を画素２．、、
−＋の、第２のシフトレジスタの最終段ＯＦＦのＱ出力
を画素２１　＊　＋　、ｊの互いに同色のデータ、たと
えばＲｉ−＋＋ｊ　−、Ｒｔ、＝−１、Ｒｉ＋ｊ−＋、
Ｒ４，ｊ　＋　Ｒｉ　＋Ｉ＋　ｊ　としてそれぞれラプ
ラシアン回路に出力するとともに前記第２のシフトレジ
スタの初段のＱ出力を新たな２ライン前のデータとして
ラインメモリ２２に、前記第３のシフトレジスタの初段
のＱ出力を新たな１ライン前のデータとしてラインメモ
リ２３に出力する。

ラインメモリ２２．２３はデータ記憶手段４に相当する
。

ラプラシアン回路２４は演算処理回路３に相当するもの
で、式（１）で示す演算を実現する公知の回路である。

Ｚ’ｔ、Ｊ＝Ｚｔ、Ｊ＋Ｋ　（４Ｚｔ、Ｊ（Ｚｔ−＋、
Ｊ”　Ｚ　Ｉ−Ｊ−＋　　”　Ｚ　ｔ＋　；や、＋Ｚい
、、Ｊ））・　・　（１） ここで、Ｋは任意の実数で、注目画素Ｚ　ｉ　＋　ｊと
周辺画素の位置関係は第９図に示すとおりである。

次に、第７図の動作について説明する。

入力データ形式が面順次データの場合には、注目画素の
ＲデータをＲｉ、ｊ　とすると、周辺画素との関係は第
１０図のように副走査方向は各ラインとも同色データと
なるため、データ形式信号６でアドレスカウンタ４２の
リセント信号４４にライン信号５を選択して第３図に示
すように１ライン毎にアドレスを初期化し、ラインメモ
リ２２．２３より、２ライン前のデータ５１と１ライン
前のデータ５２を読み出し、ＦＦ５３とＦＦ５４にデー
タをストアする。また、ＦＦ５４の出力を２ライン前の
データ６２．ＦＦ５５の出力を１ライン前のデータ６３
とし、各ラインメモリに書き込む。

そして、データ形式信号６により、セレクタ５７でＦＦ
５６の出力を、セレクタ６１でＦＦ５９の出力を選択す
ることにより、注目画素と周辺画素が選択され、ラプラ
シアン回路２４で演算が施され出力される。

線順次データの場合には、注目画素のＲデータをＲｉ、
ｊ　とすると、周辺画素との関係は第１１図のように副
走査方向は２ラインおきに同色データとなるため、デー
タ形式信号６でアドレスカウンタ４２のリセント信号４
４に３ライン信号４３を選択して第５図に示すように３
ライン毎にアドレスを初期化する。そして、他の動作に
関しては面順次データ処理時と同様である。

点順次データの場合には、注目画素のＲデータをＲ８１
、とすると、周辺画素との関係は第１２図のようになる
ため面順次データ処理時と同様にアドレスを制御するが
、セレクタ５７でＦＦ５４の出力を、セレクタ６１でＦ
Ｆ６０の出力を選択し、注目画素と周辺画素を選択する
。そして、これらのデータにラプラシアン回路９が演算
を施し出力する。

第１３図は本発明の実施例の構成ブロック図（Ｎ＋Ｍ＞
２の場合）であり、多値データを２値化する際に発生す
る周辺画素の誤差量を注目画素演算時に用い全体の誤差
量を少なくする誤差拡散回路である。

制御手段１は第３図に示す構成となっており、データ形
式に応じ既述したように、ラインメモリ２９のアドレス
９の制御を行う。

ラインメモリ２９は少なくともｌライン（１ライン分の
画素数×色数大画素のビー／　ト長）以上の容量を持つ
。

順序回路３０は後に詳述するように入力画素データに加
え周辺の３画素の誤差データを出力するもので第１４図
に示すようラインメモリ２９よりの１ライン前の誤差量
７２を入力とし４段ＯＦＦで構成される第１のシフトレ
ジスタと、誤差演算部３１からの入力データの誤差量３
２を入力とし同じく４段のＦＦで構成される第２のシフ
トレジスタと、入力データ７が入力されるＦＦと、前記
第１のシフトレジスタの２段目のＦＦ７６のＱ出力か、
終段のＦＦ７ＢのＱ出力かをデータ形式信号に基づき選
択する第１のセレクタ８０と、前記第２のシフトレジス
タの２段目のＦＦ７７のＱ出力か、終段のＦＦ７９のＱ
出力かをデータ形式信号に基づき選択する第２のセレク
タ８０とから構成され、前記第１のシフトレジスタの初
段ＯＦＦのＱ出力を画素Ｚｒ−１＋ｊの、第１のセレク
タ８０の出力を画素Ｚ　Ｉ　−１＋　ａ　−＋の、第２
のセレクタ８１の出力を画素Ｚｉ＋ｊ−１の互いに同色
なデータ、たとえばＲｉ−１＋　ｊ　、Ｒｉ−１＋　ｊ
−１％　Ｒｉ＋’ｊ−１の誤差量Δｉ−１＋ｊ　、Δｉ
−１＋ｊ−１　、Δ、１−３として、また入力データ７
が入力されるＦＦのＱ出力を画素Ｚ、。

１の同色データＲ１，１として誤差演算部に出力してい
る。またＦＦ７５のＱ出力は新たなｌライン前の誤差量
としてラインメモリに格納される。誤差演算部３１は演
算処理回路３に相当し、公知の誤差拡散法のアルゴルズ
ムを実現するもので、アダーやシフトレジスタ等で構成
できる。ここでは、第１５図のデジタルフィルタにより
周囲画素の誤差に重み付けを行う。

次に、第１３図の動作を説明する。

入力データ形式が点順次データの場合には、注目画素の
ＲデータをＲ，、、とすると、周辺画素との関係は第１
６図のように副走査方向は各ラインとも同色データとな
るため、データ形式信号６によりセレクタ４１でライン
信号５を選択し、第４図に示すように１ライン毎にアド
レスを初期化する。そして、アドレス９はラインメモリ
６１より、画素に対応したメモリデータｌＯを１ライン
前の誤差量７２として読み出し、ＦＦ７４にデータをス
トアする。また、順序回路３０ではデータ形式信号６に
基づきセレクタ８０でＦＦ７８の一出力を、セレクタ８
１でＦＦ７９の出力を選択し、ＦＦ７４の出力とあわせ
、演算に必要な周辺画素の誤差量を選択する。誤差演算
部３１はこのようにして得られた誤差量を用いて入力デ
ータフに演算を施し出力する。また、この時に生じた誤
差量３２をＦＦ７５に書き込むと共に、新たな１ライン
前の誤差データとしてラインメモリ２９に書き込む。

線順次データの場合には、注目画素のＲデータをＲｉ、
Ｊとすると、周辺画素との関係は第１７図のように副走
査方向は２ラインおきに同色データとなるため、第３図
でデータ形式信号６によりセレクタ４１で３ライン信号
４３を選択し、第５図に示すように３ライン毎にアドレ
ス９を初期化する。そして、アドレス９はラインメモリ
６１より、画素に対応したメモリデータ１０を１ライン
前の誤差量７２として読み出し、ＦＦ７４にデータをス
トアする。他の動作に関しては面順次データ処理時と同
様で良い。

面順次データの場合には、注目画素のＲデータをＲ４＋
ｊとすると、周辺画素との関係は第１８図のように副走
査方向は各ラインとも同色データとなるため、データ形
式信号６によりセレクタ４１でライン信号５を選択し、
点順次データと同様に１ライン毎にアドレスを初期化す
る。そして、アドレス９はラインメモリ６１より、画素
に対応したメモリデータ１０を１ライン前の誤差量７２
として読み出し、ＦＦ７４にデータをストアする。

また、順序回路３０ではデータ形式信号６はセレクタ８
０でＦＦ７６の出力を、セレクタ８１でＦＦ７７の出力
を選択し、ＦＦ７４の出力とあわせ、演算に必要な周辺
画素の誤差量を選択する。誤差演算部３１はこのように
して得られた誤差量を用いて入力データフに演算を施し
出力する。また、この時に生じた誤差量３２をＦＦ７５
と１ライン前の誤差データとしてラインメモリ２９に書
き込む。

第２図は本発明の実施例の構成ブロック図（Ｎ十Ｍ＝２
の場合）であり、メモリデータ１０と入力データフで演
算を施し出力するものである。このため、第１図と異な
り順序回路２が不用となり、入力データは演算処理回路
３に人力される。また、制御手段１．演算処理回路３．
データ記憶手段４とも第１図と同様に構成できる。

次に、第２図の動作について説明する。

制御手段１に入力画像のデータ形式を示すデータ形式信
号６と、データの有効範囲を示すライン信号５と、デー
タと同期するクロツク７を入力し、既述したようにアド
レスカウンタ３１のリセット信号３２をデータ形式信号
６で選択し、アドレス９０発生方法を制御する。

データ記憶手段４は、演算に用いられる画像データある
いは係数を記憶するもので、アドレス９により指定され
るメモリデータ１０を順序回路２に出力したり、入力デ
ータや演算結果等を新たなデータをメモリデータ１０と
して記憶する。

演算処理回路３は画素に対応したメモリデータｌＯをも
ちい、入力データに所望の演算を施し出力する。

第１９図は本発明の実施例の構成ブロック図（Ｎ＋Ｍ＝
２の場合）であり、光源の照度／ｓｌラツキやイメージ
センサ、レンズ等の感度バラツキを補正するシェーディ
ング補正回路である。

制御手段ｌは先に説明したとおり第３図のような構成と
なっており、アドレスカウンタ４２のリセット信号４４
にライン信号５と３ライン分のライン信号を１ラインと
する３ライン信号４３のどちらを用いるかをデータ形式
信号６で選択し、既述したようにアドレスを制御する。

白基準データＲＡＭ１４及び黒基準データＲＡＭ１５は
データ記憶手段手段４に相当するもので、少なくとも１
ライン（１ライン分の画素数×色数×画素のビット長）
以上の容量を持ち、補正データを記憶するスタティック
ＲＡＭである。

シェーディング補正部７は演算処理回路３に相当するも
ので、演算方法は公知のものである。以下にその演算式
を示す。

Ｄ。。、、Ｄｚｓ　　Ｄｓ−×Ｃ・・（２）Ｄ６１　　
０Ｉ 上記の式において、Ｃは規格化定数であり、データ長が
８ビ、トならば２５６である。またＤム。

は入力データ＋　Ｄｏｏｉは出力データ、Ｄ＠は白基準
データ、Ｄｓは黒基準データを示す。

次に、第１９図の動作について説明する。

まず、白基準データ１６を白基準データＲＡＭ１４に、
黒基準データ１７を黒基準データＲＡＭ１５に書き込む
ために、予め、データ形式信号６を制御手段１に入力し
ておき、白基準データＲＡＭ１４を選択し、アドレスで
指定される番地に白基準データ１６を書き込む、黒基準
データ１７も同様に黒基準データＲＡＭ１５に書き込む
、この際に制御手段ｌはデータ形式によりアドレスの発
生方法を変える０点順次データではアドレスカウンタ４
２のリセット信号４４にライン信号５を選択し、第４図
に示すように１ライン毎にアドレスを初期化する。線順
次データでは３ライン信号４３を選択し、第５図に示す
ように３ライン毎にアドレスを初期化する０面順次デー
タは点順次データと同様に動作する。

上記のように補正データを記憶し、そして、画像データ
が入力されるとデータ形式に応じて、制御手段ｌにより
アドレス９が出力され、白基準データＲＡＭ５及び黒基
準データＲＡＭ６から各画素に対応した補正データが読
み出され、画像データの補正演算が行われる。この場合
、アドレス９の発生法は補正データをＲＡＭへ書き込む
時と同様である。

第２０図は本発明の実施例の変倍回路の構成ブロック図
（Ｎ＋Ｍ＝２の場合）であり、副走査方向の変倍を行う
。

制御手段１は第３図に示す構成となっており、データ形
式に応じ既述したように、ラインメモリ２０のアドレス
９の制御を行う。

ラインメモリ２０は少なくとも１ライン（１５４７分の
画素数×色数×画素のビット長）以上の容量を持つ。

線形補間回路１９は演算処理回路３に相当し、公知の線
形補間回路のアルゴリズムを実現するものである。変倍
率により決定されるある一定の周期に、それをはさむ最
も近い変倍率１００％に相当する原周期の２つのデータ
を用いて、データをつくり画素密度変換する。

次に、第２０図の動作について説明する。

データ形式信号６を制御手段ｌに入力し、アドレスカウ
ンタ４２のリセット信号４４にライン信号５と３ライン
分のライン信号を１ラインとする３ライン信号４３のど
ちらを用いるか選択する。

点順次データ及び面順次データではアドレス９はライン
信号５をアドレスカウンタ２．４２のリセット信号４４
とし第４図のようにインクリメントされ、線順次デー１
では３ライン信号４３をアドレスカウンタ４２のリセッ
ト信号４４とし第５図のようにインクリメントされる。

上記により、同じアドレスにはデータ形式に関わらず同
色データが並べられる。

入力データ７が線形補間回路１９に入力されると、制御
手段１はデータ形式に応じてアドレス９を発生し、ライ
ンメモリ２０から１ライン前の同色データをメモリデー
タ１０として出力させ、且つ、入力データ７を同一のア
ドレスでラインメモリ２０に書き込む、線形補間回路１
９は倍率を２００％に設定されているとすると、入力デ
ータとラインメモリ２０から読みだしたメモリデータ１
０と入力データフの平均データを出力する。

また第１図に示した構成に基づき適宜な順序回路をもち
いれば、主走査方向の変倍回路も同様に構成できること
は言うまでもない。

第２１図は本発明の実施例のの構成ブロック図（Ｎ＋Ｍ
＝２の場合）であり、中間調を作るためのデイザ回路の
構成ブロック図である。

制御手段ｌは第２２図に示すように上位２ビツト、下位
２ビツトを出力する構成となっており、上位２ビツトを
出力する部分は第３図に示した制御回路と同一で、ライ
ンカウンタ４０、セレクタ６６、上位アドレスカウンタ
６４で構成される。

下位２ビツトを出力する部分はクロックカウンタ７０と
、クロックとクロックカウンタ７０の出力のいずれかを
データ形式信号に基づき出力するセレクタ６７と、セレ
クタ６７からの信号がリセット端子に入力される下位ア
ドレスカウンタ６５より構成される。データ形式信号６
により２ビツトの上位アドレスカウンタ６４及び２ビツ
トの下位アドレスカウンタ６５のリセット信号６８．６
９を選択する。上位アドレスカウンタ６４のリセット信
号６８はライン信号５、もしくは３ライン分のライン信
号を１ラインとする３ライン信号４３のいずれかであり
、下位アドレスカウンタ６５のリセット信号６９はクロ
ック８、もしくは３クロツクを１クロツクとする３クロ
ック信号７１のいずれかである。これにより、制御手段
ｌはデータ形式に応じＲＯＭ２５にアドレス９を出力す
る。

ＲＯＭ２５はデータ記憶手段４に相当し、デイザパター
ンを記憶するもので例えば、第２３図に示す４×４デイ
ザパターンを、第２４図に示すアドレスマツプに従い記
憶させたものとする。

コンパレータ２６は演算処理回路３に相当し、ＲＯＭ２
５の８ピント出力ヲコンパレートレベルとし、８ビツト
の入力データ７を２値化する。

次に、第２３図の動作について説明する。

点順次データの場合、データ形式信号６によりセレクタ
６６でライン信号５と、セレクタ６７で３クロック信号
７エを選択し、第２５図に示すように４ラインを周期と
してアドレス９を発生しＲＯＭ２５よりコンパレートレ
ベル２７を出力させる。

線順次データの場合、データ形式信号６によりセレクタ
６６で３ライン信号４３と、セレクタ６７でクロック信
号８を選択し、第２６図に示すように１２ラインを周期
としてアドレス９を発生しＲＯＭ２５よりコンパレート
レベル２７を出力させる。

面順次データの場合、データ形式信号６によりセレクタ
６６でライン信号５と、セレクタ６７でクロック信号８
を選択し、第２７図に示すように４ラインを周期として
アドレス９を発生しＲＯＭ２５よりコンパレートレベル
２７を出力させる。

上記により得られたコンパレートレベル２７を用い、入
力データ７を２値化し出力する。

〔発明の効果〕

本発明は、以上説明したように、各データ形式に対し演
算処理を可能とし画像処理装置の汎用性を著しく向上さ
せ、他の装置との接続を容易とした。

【図面の簡単な説明】

第１図は本発明の実施例の構成ブロック図（Ｎ＋Ｍ〉２
の場合）で、第２図は本発明の実施例の構成ブロック図
（Ｎ＋Ｍ＝２の場合）で、第３図は制御手段１の構成ブ
ロック図で、第４図は本発明の実施例の点順次データ処
理時におけるタイミングチャート、第５図は本発明の実
施例の線順次データ処理時におけるタイミングチャート
、第６図は順序回路の構成ブロック図で、第７図は本発
明の実施例の輪郭強調回路の構成ブロック図で、第８図
は順序回路（輪郭強調回路）の構成ブロック図で、第９
図は実施例に用いた輪郭強調回路のデジタルフィルタで
、第１０図は面順次データのデジタルフィルタで、第１
１図は線順次データのデジタルフィルタで、第１２図は
点順次データのデジタルフィルタで、第１３図は本発明
の実施例の誤差拡散回路の構成ブロック図で、第１４図
は順序回路（誤差拡散回路）の構成ブロック図で、第１
５図は実施例に用いた誤差拡散回路の重み付はフィルタ
で、第１６図は面順次データ処理時における第１５図の
重み付はフィルタで、第１７回は線順次データ処理時に
おける第１５図の重み付はフィルタで、第１８図は点順
次データ処理時における第１５図の重み付はフィルタで
、第１９図は本発明の実施例のシェーディング補正回路
の構成ブロック図で、第２０図は本発明の実施例の変倍
回路の構成ブロック図（Ｎ＋Ｍ＝２の場合）で、第２１
図は本発明の実施例のデイザ回路の構成ブロック図で、
第２２図はデイザ回路の制御手段の構成ブロック図で、
第２３図は本発明の実施例のデイザ回路に用いたデイザ
パターンで、第２４図はＲＯＭ２５のアドレスマツプで
、第２５図は本発明の実施例のデイザ回路における点順
次データ処理時のタイミングチャートで、第２６図は本
発明の実施例のデイザ回路における線順次データ処理時
のタイミングチャートで、第２７図は本発明の実施例の
デイザ回路における面順次データ処理時のタイミングチ
ャートで、第２８図は点順次データのデータ配列を示す
説明図で、第２９図は線順次データのデータ配列を示す
説明図で、第３０図は面順次データのデータ配列を示す
説明図である。 ２６・・コンパレータ ３１・・誤差演算部 ４０・・ラインカウンタ ４１・・セレクタ ４２・・アドレスカウンタ 以上 出願人　セイコー電子工業株式会社 代理人　弁理士　林　　敬　之　助 １・・・制御回路 ２・・・順序回路 ３・・・演算処理回路 ４・・・データ記憶手段 ６・・・データ形式信号 ７・・・シェーディング補正回路 ８・・・線形補間回路 １８・・シェーディング補正部 １９・・線形補間回路 ２４・・ラプラシアン回路 １ト 第 図 ｉ（！ｆｆ１ｌ言問） 第 図 第 １゜ 図 ｐｉ−ＩＪ−２Ｒｉ４．ｉ−１■Ｒｉ−＋、ｉｎ　Ｒｉ
４＋ｉ＋ｚＧ；−Ｉ、ｉ−２Ｇｉ為ｉ−Ｉ　Ｇｉ４．ｉ
　ｅ−＋が１幌１，３・２Ｇ＋、１−２Ｇｉ、ｒ＋　Ｇ
＋、Ｉ　Ｇｉ、１＋＋　　Ｇｉ＋ｉ”２第 図 第 図 第 図 第 図 Ｇ＋−＋、）−１Ｇ；−ｚ、ｊ 第 図 第１８ 図 第 図 第 図 −一傘主走査方向 方 （ｑ　Ｒｍｏ　Ｇｍｏ　Ｂｍ□　Ｒｍ＋　Ｇｒｒ＋＋　
Ｂｍ＋　Ｒｍｚ　Ｇｒｎ２　Ｂｒｎ２−−−　Ｒｍｎ　
Ｇｍｎ　Ｂｍｎ第２８図 主り責方旬 ＲｍＯＲｍｌＲｍ２Ｒｍ３　−−−−−−−−−−−−
−−−　　　Ｒｒｒ＋ｎＧｒｎＯＧｒｎ＋Ｇｍ２Ｇｒｎ
３　　−−−−−−−−−−−−−−　　　Ｇｒｒ＋ｎ
ＥｋｎＯＢｍｌＢｍ２Ｂｍ３　　−−−　−−−−一−
−−−−−Ｂｒｎｎ主人ｉ方向 Ｇｌｏ　　Ｇ１１ＧＩ２　Ｇ１３　−−−−　　Ｇ１ｎ
Ｇ２０　Ｇ２１　Ｇ２２　Ｇ２３　−−−−　６２ｎＧ
ｍｏ　Ｇｍ＋　Ｇｍ＋　Ｇｍ３ Ｇｍｎ Ｂｏｏ　　ＢＯＩ　　Ｂ０２　ＢＯ３−−−−ＢＯｎＢ
ｌｏ　　Ｂｎ　　Ｂ１０　　Ｂ１３　−−−−　　Ｂ１
ｎＢ２ＯＢ２１　Ｂ２２　Ｂ２３−−−−　　ＢｚｎＢ
ｍｏ　Ｂｍ＋　８ｍ２８ｍ３ ｍｎ

Claims (3)

【特許請求の範囲】
1. （１）２次元で構成されるカラー画像データのＮ×Ｍ（
   Ｎ、Ｍ≧１）の領域に注目して演算処理を行う画像処理
   装置において、 画素に対応し演算に用いられる画像データあるいは係数
   を記憶するデータ記憶手段と、データ形式に応じ前記デ
   ータ記憶手段を制御する制御手段と、前記データ記憶手
   段のデータを用い、目的に応じて入力画素データに演算
   処理を施し出力する演算処理回路から成ることを特徴と
   する画像処理装置。
2. （２）データ記憶手段に接続し領域内の画素データを前
   記演算処理回路に供給するための順序回路を有すことを
   特徴とする請求項１に記載の画像処理装置。
3. （３）前記順序回路は直列に接続された３個以上のフリ
   ップフロップと前記フリップフロップのそれぞれの出力
   のうちいずれかの出力を選択する少なくとも１個以上の
   データ選択手段から成ることを特徴とする請求項２に記
   載の画像処理装置。