JPH07144445A

JPH07144445A - データ転送制御装置

Info

Publication number: JPH07144445A
Application number: JP31737093A
Authority: JP
Inventors: Akihiro Nozawa; 明弘野沢
Original assignee: Star Micronics Co Ltd
Current assignee: Star Micronics Co Ltd
Priority date: 1993-11-24
Filing date: 1993-11-24
Publication date: 1995-06-06

Abstract

(57)【要約】【目的】ＲＡＭからデータ保持回路へのデータ転送を
容易化及び迅速化したデータ転送制御装置を提供する。【構成】転送すべきデータが書き込まれるＲＡＭ
（４）とともに、前記データを前記ＲＡＭから転送すべ
き印字データ保持回路（１４）を備えて、前記ＲＡＭか
ら印字データ保持回路へのデータ転送を制御するデータ
転送制御装置であって、前記ＲＡＭに対する前記データ
の書込み及び読出しを行なうデータ処理手段（ＣＰＵ
２）と、このデータ処理手段から前記ＲＡＭに対するデ
ータ読出し信号（リード信号１２）を受け、このデータ
読出し信号に同期して前記印字データ保持回路へのデー
タ書込みを指令するデータ転送タイミング信号（データ
ライトクロック２４）を出力するデータ転送制御手段
（転送方式切換回路２０）を備えて、前記ＲＡＭの前記
データの読出しと同時に前記印字データ保持回路に前記
データを転送させて書込みを行なっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ転送制御装置に
係り、例えば、シリアルプリンタの印字データを展開す
るＲＡＭからデータ出力側のデータ保持手段に対するデ
ータ転送制御等に用いられるデータ転送制御装置に関す
る。

【０００２】

【従来の技術】例えば、シリアルプリンタでは、ホスト
コンピュータから転送された印字データをＲＡＭに展開
し、印字に先立って、その印字データを印字データ保持
回路に転送する。その場合、従来では、ＲＡＭの印字デ
ータを一旦ＣＰＵ内のレジスタに取り込んでから、印字
データ保持回路に転送している。

【０００３】図８は、例えば、２４ドットの印字ヘッド
を持つ従来のシリアルプリンタの構成を示している。Ｃ
ＰＵ１００は、図示しないホストコンピュータと連携さ
れ、ホストコンピュータからの印字データを受ける。こ
のＣＰＵ１００は、内部にレジスタ１０２を有する。Ｒ
ＡＭ１０４は、随時書込み可能なメモリであり、逐次印
字データが展開される。アドレスデコーダ１０６は、Ｒ
ＡＭ１０４に割り当てられた番地をアクセスされたと
き、ＲＡＭセレクト信号１０７を立ち上げ、ＲＡＭ１０
４を選択する。印字データ保持回路１０８は、ＲＡＭ１
０４からの印字データを印字回路１１０に付与する前に
その印字データを保持するバッファである。印字回路１
１０は、印字データを出力するゲート回路であって、Ｃ
ＰＵ１００が出力する出力イネーブル信号１１２がＨ
（高レベル）出力の間、印字データ保持回路１０８に保
持されている印字データを印字ヘッド、即ち、ドットプ
リントヘッドに出力する。そして、このシリアルプリン
タにおいて、８ビットのデータバス１１４、アドレスバ
ス１１６によって連携され、印字データの読出しにはリ
ード（ＲＤ）信号１１８、印字データの書込みにはライ
ト（ＷＲ）信号１２０が用いられている。

【０００４】そして、印字データ保持回路１０８には、
６組の４ビットフリップフロップ回路１２１、１２２・
・・１２６が設置されている。２４ビットの印字データ
は、４ビット毎に別けて４ビットフリップフロップ回路
１２１、１２２・・・１２６に保持される。フリップフ
ロップ回路１２１、１２２、１２３にはデータバス１１
４の偶数ビットが接続され、また、フリップフロップ回
路１２４、１２５、１２６にはデータバス１１４の奇数
ビットが接続されている。また、ライトアドレス選択回
路１３０は、ライト信号１２０及びアドレスデータを受
けて各フリップフロップ回路１２１、１２２、１２３・
・・１２６を選択するため、データライトクロックバス
１３２にデータ書込み信号を出力し、各フリップフロッ
プ回路１２１、１２２・・・１２６に加える。

【０００５】次に、図９は、一般的２４ドット印字ヘッ
ドのピン配列を示している。１２本の奇数ピン１３４と
１２本の偶数ピン１３６とは１／２０インチだけ離間し
て２列に配置されている。そこで、１２０ＤＰＩの印字
を例に取ると、奇数ピン１３４と偶数ピン１３６との間
には、６ビット分のタイミングのずれが生じる。

【０００６】図１０は、印字データのＲＡＭ１０４への
展開を示している。ａ番地の０〜７ビットの順に１番〜
８番ピンの印字データ、ｂ番地に９番ピン〜１６番ピン
の印字データ、ｃ番地に１７番ピン〜２４番ピンの印字
データが展開され、ａ、ｂ、ｃ番地の３バイトで１列分
の印字データを構成する。

【０００７】ところが、奇数ピン１３４と偶数ピン１３
６の間には６ビット分のタイミングのずれがあるため、
ａ〜ｃ番地の印字データをそのまま出力した場合には、
実際の印字にずれが生じることになる。そこで、ａ〜ｃ
番地からは奇数ピンデータ（奇数ピン１３４に対する印
字データ）だけを転送し、偶数ピンデータ（偶数ピン１
３６に対する印字データ）は１８バイト（６ドット分）
だけ離れたｄ〜ｆ番地に展開されているデータから転送
している。

【０００８】図１１は、ＲＡＭ１０４から印字データ保
持回路１０８へのデータ転送の１サイクル動作を示して
いる。

【０００９】ステップＳ２１では、ａ番地のリードをす
ると、アドレスデコーダ１０６の出力であるＲＡＭセレ
クト信号１０７がＬ（低レベル）になり、ＲＡＭ１０４
が選択されてＲＤ信号１１８がＬになるタイミングで、
ＲＡＭ１０４のａ番地の１番〜８番ピンの印字データが
ＣＰＵ１００に読み込まれて、一時的にＣＰＵ１００内
部のレジスタ１０２に待機させる。ステップＳ２２で
は、ＣＰＵ１００内のレジスタ１０２に待機している印
字データを４ビットフリップフロップ回路１２１に転送
すると、ＷＲ信号１２０がＬになることに同期して、ラ
イトアドレス選択回路１３０からデータライトクロック
バス１３２が出力されて、４ビットフリップフロップ回
路１２１に印字データの偶数ビット（１、３、５、７番
ピン）が書き込まれる。

【００１０】また、同様にステップＳ２３ではｂ番地の
９〜１６番ピンの印字データをＣＰＵ１００内のレジス
タ１０２に書き込み、ステップＳ２４で読み込んだ印字
データの偶数ビット（９〜１６番の奇数ピン１３４）を
４ビットフリップフロップ回路１２２に転送して、ステ
ップＳ２５でｃ番地の１７〜２４番ピンの印字データを
ＣＰＵ１００内のレジスタ１０２に読み込み、ステップ
Ｓ２６では読み込んだ印字データの偶数ビット（１７〜
２４番の奇数ピン１３４）を４ビットフリップフロップ
回路１２３に転送して、奇数ピン１３４のデータ転送を
終了する。

【００１１】また、ステップＳ２７でｄ番地からａ番地
の印字データより６ビットずれた１〜８番ピンの印字デ
ータをＣＰＵ１００内のレジスタ１０２に読み込み、ス
テップＳ２８で読み込んだ印字データの奇数ビット（１
〜８番の偶数ピン１３６）を４ビットフリップフロップ
回路１２４に転送して、ステップＳ２９ではｅ番地の９
〜１６番ピンの印字データをＣＰＵ１００内のレジスタ
１０２に読み込み、ステップＳ３０では読み込んだ印字
データの偶数ビット（９〜１６番の奇数ピン１３４）を
４ビットフリップフロップ回路１２５に転送して、ステ
ップＳ３１ではｆ番地の１７〜２４番ピンの印字データ
をＣＰＵ１００内のレジスタ１０２に読み込み、ステッ
プＳ３２では読み込んだ印字データの偶数ビット（１７
〜２４番の奇数ピン１３４）を４ビットフリップフロッ
プ回路１２６に転送して奇数ピン１３４より６ドットず
れた偶数ピン１３６のデータ転送が終了する。

【００１２】

【発明が解決しようとする課題】このように、ＲＡＭ１
０４から印字データ保持回路１０８に印字データを転送
する場合に、ＲＡＭ１０４からＣＰＵ１００に印字デー
タを転送した後、ＣＰＵ１００から印字データ保持回路
１０８に転送するという２段階処理が必要であった。そ
のため、プリンタのドット数が多くなると、印字データ
の転送時間が長くなり、プリンタのスループットを低下
させる一因になっている。

【００１３】そこで、マイクロコンピュータシステム中
で高速データ転送を可能にするために、マイコン用周辺
素子のダイレクト・メモリ・アクセス・コントローラ
（ＤＭＡＣ）が開発され、使用されている。このような
デバイスを用いた場合には、多数のレジスタから構成さ
れる内部メモリを持つ専用のデバイス（例えば、８２３
７Ａ）の併設が必要となり、部品点数の増加やコストア
ップとなる欠点があった。

【００１４】また、専用のデバイスを使用しないでゲー
トアレー等でＤＭＡＣを実現するシステムが提案されて
いるが、このようなシステムを実現するためには数千規
模のゲートを必要する。このような方法もコスト及び開
発時間を増大させる欠点があり、実用的でない。

【００１５】そこで、本発明は、ＲＡＭから印字データ
保持回路へのデータ転送を容易化及び迅速化したデータ
転送制御装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】そこで、本発明のデータ
転送制御装置は、転送すべきデータが書き込まれるＲＡ
Ｍ（４）とともに、前記データを前記ＲＡＭから転送す
べき印字データ保持回路（１４）を備えて、前記ＲＡＭ
から印字データ保持回路へのデータ転送を制御するデー
タ転送制御装置であって、前記ＲＡＭに対する前記デー
タの書込み及び読出しを行なうデータ処理手段（ＣＰＵ
２）と、このデータ処理手段から前記ＲＡＭに対するデ
ータ読出信号（リード信号１２）を受け、このデータ読
出し信号に同期して前記印字データ保持回路へのデータ
書込みを指令するデータ転送タイミング信号（データラ
イトクロック２４）を出力するデータ転送制御手段（転
送方式切換回路２０）を備えて、前記ＲＡＭの前記デー
タの読出しと同時に前記印字データ保持回路に前記デー
タを転送させて書込みを行なうものである。

【００１７】

【作用】ＲＡＭには印字データ保持回路に対して転送す
べきデータが格納される。例えば、印字データは各領域
に展開される。そして、データ転送制御は、データ処理
手段からＲＡＭに対してデータ読出し信号に基づいて行
なわれる。即ち、データ転送制御手段は、データ読出し
信号を受け、データ転送タイミング信号を発生する。こ
の結果、ＲＡＭから転送すべきデータの読出しが行なわ
れ、同時にそのデータが印字データ保持回路に転送され
る。したがって、ＲＡＭのデータは印字データ保持回路
に対して直接転送が行なわれ、即ち、ＲＡＭのデータ読
出しと印字データ保持回路へのデータ書込みが同時に進
行し、データ転送処理の迅速化が図られる。

【００１８】

【実施例】以下、本発明を図面に示した実施例を参照し
て詳細に説明する。

【００１９】図１は、本発明のデータ転送制御装置の第
１実施例を示し、シリアルプリンタの内部構成を示して
いる。データ処理手段としてＣＰＵ２が設置されてお
り、このＣＰＵ２は、図示しないホストコンピュータと
連携され、印字データを受ける。ＲＡＭ４は、ＣＰＵ２
が受信した印字データを展開する随時書込み可能なメモ
リであり、ＣＰＵ２とデータバス６を通して印字デー
タ、アドレスバス８を通してアドレスデータが与えられ
る。そして、印字データの書込みはライト（ＷＲ）信号
１０、データの読出しはデータ読出信号であるリード
（ＲＤ）信号１２によって行なわれる。

【００２０】このＲＡＭ４に展開された印字データを保
持するデータ保持手段として印字データ保持回路１４が
設置されている。即ち、ＲＡＭ４に展開された印字デー
タは、印字データ保持回路１４を通して印字回路１６に
出力される。印字回路１６は、ＣＰＵ２が出力する出力
イネーブル信号１８がＨ（高レベル）出力の間、印字デ
ータ保持回路１４に保持されている印字データを印字ヘ
ッド、即ち、ドットプリントヘッドに出力するゲート回
路である。

【００２１】そして、ＲＡＭ４に展開された印字データ
を印字データ保持回路１４に転送するデータ転送制御手
段として転送方式切換回路２０が設置されている。この
転送方式切換回路２０は、アドレスバス８を通してＣＰ
Ｕ２と連携されており、ＣＰＵ２からＲＤ信号１２を受
け、ＲＡＭ４に対してＲＡＭセレクト信号２２を出力す
るとともに、印字データ保持回路１４に対してデータ転
送タイミング信号としてデータライトクロック２４を出
力する。

【００２２】このデータ転送制御では、ＲＡＭ４に展開
されている印字データの番地が転送方式切換回路２０が
出力するＲＡＭセレクト信号２２とアドレスバス８を通
して選択され、ＣＰＵ２のＲＤ信号１２を立ち下げるこ
とにより、ＲＡＭ４上の印字データをＣＰＵ２に読み込
む。このとき、転送方式切換回路２０は、データライト
クロック２４を出力し、ＣＰＵ２に読み込まれている印
字データは印字データ保持回路１４に転送される。した
がって、このデータ転送は、印字データの読出しと書込
みを同一タイミングで行なう。

【００２３】次に、図２及び図３は、本発明のデータ転
送制御装置の第１実施例の具体例を示し、図４は、印字
データのＲＡＭ４への展開をメモリマップとの関係で示
したものである。

【００２４】この具体例のデータ転送制御装置では、２
４ピンドットプリンタの場合に転送方式切換回路２０を
アドレスデコーダで構成し、印字データ保持回路１４を
４ビットフリップフロップ回路からなるシフトレジスタ
で構成したものである。

【００２５】このプリンタでは、転送方式切換回路２０
に二つのアドレスデコーダ２６、２８が設置されてい
る。アドレスデコーダ２６は、図４に示すメモリマップ
において、ＲＡＭ領域〔Ａ〕がアクセス可能であり、ま
た、アドレスデコーダ２８は、そのＲＡＭ領域〔Ｂ〕が
アクセス可能である。また、２入力のＡＮＤゲート３０
は、アドレスデコーダ２６、２８の何れかの出力がＬ
（低レベル）であれば、ＲＡＭセレクト信号２２を出力
し、データ記憶手段のＲＡＭ４を選択する。図４に示す
ように、ＲＡＭ領域〔Ａ〕、〔Ｂ〕を同一内容に設定し
ておくことにより、何れをアクセスしても同一のＲＡＭ
アクセスをすることとなる。また、２入力のＯＲゲート
３２は、アドレスデコーダ２６の出力とＲＤ信号が共に
Ｌの場合、データライトクロック信号２４としてＬ出力
を発生する。したがって、印字データをデータ領域
〔Ａ〕から読むか、データ領域〔Ｂ〕から読むかでデー
タライトクロック信号２４の発生の有無を転送方式切換
回路２０で制御している。

【００２６】印字データ保持回路１４においては、４ビ
ットフリップフロップ回路４１、４２、４３、４４、４
５、４６が設置され、このようなフリップフロップ回路
４１〜４６の縦続構成を以てデータライトクロック２４
のタイミングで前段から次段側のデータシフトを行なう
６段のシフトレジスタを構成している。即ち、フリップ
フロップ回路４１の入力側にはデータバス６の偶数ビッ
トが接続されている。また、フリップフロップ回路４６
の出力は印字ヘッド５０の１、３、５、７番ピンの印字
データ、フリップフロップ回路４５の出力は印字ヘッド
５０の９、１１、１３、１５番ピンの印字データ、フリ
ップフロップ回路４４の出力は印字ヘッド５０の１７、
１９、２１、２３番ピンの印字データである。

【００２７】また、フリップフロップ回路４７、４８、
４９は４ビットのフリップフロップ回路で３段のシフト
レジスタを構成している。フリップフロップ回路４９の
出力は印字ヘッド５０の２、４、６、８番ピンの印字デ
ータ、フリップフロップ回路４８の出力は印字ヘッド５
０の１０、１２、１４、１６番ピンの印字データ、ま
た、フリップフロップ回路４７の出力は印字ヘッド５０
の１８、２０、２２、２４番ピンの印字データであり、
入力にはデータバス６の奇数ビットが接続されている。

【００２８】また、印字回路１６には、印字ヘッド５０
とともに、ヘッドデータ出力ゲート５２、５４が設置さ
れている。ヘッドデータ出力ゲート５２は奇数ピン、ヘ
ッドデータ出力ゲート５４は偶数ピンに対応している。
出力イネーブル信号１８がＨ区間の場合、ヘッドデータ
出力ゲート５２、５４が開かれる。

【００２９】そして、印字ヘッド５０のピン配置は、図
９に示す通りである。このピン配列を以て１２０ＤＰＩ
の場合を説明すると、図４に示す印字データの展開で
は、ＲＡＭ領域〔Ａ〕のＡ番地、Ｂ番地及びＣ番地にビ
ット０〜７に対応し、１〜８、９〜１６、１７〜２４番
ピンの順で縦１列分の印字データが展開され、１８バイ
ト離れたＤ番地、Ｅ番地及びＦ番地には６ドット分ずれ
た印字データが展開される。また、ＲＡＭ領域〔Ｂ〕の
内のａ番地〜ｆ番地にもＲＡＭ領域〔Ａ〕内のＡ番地〜
Ｆ番地と同一構成の印字データの展開を行い、同一の印
字データがアクセス可能なことを示している。

【００３０】次に、データ転送制御動作を説明する。

【００３１】図５は、ＲＡＭ領域〔Ａ〕内のアドレスで
ＲＡＭ４のアクセスを行なって、ＲＡＭ４から印字デー
タ保持回路１４に印字データを転送する１サイクルを示
している。

【００３２】ステップＳ１では、Ａ番地から１〜８番ピ
ンの印字データを読み込むと、アドレスデコーダ２６の
出力がＬとなり、ＲＡＭセレクト信号２２が出力され
て、ＲＡＭ４のＡ番地から印字データが出力される。ま
た、同時にＲＤ信号１２もＬのため、データライトクロ
ック２４が出力されてフリップフロップ回路４１に１〜
７番の奇数ピンのデータが書き込まれるとともに、フリ
ップフロップ回路４７に２〜８番の偶数ピンの印字デー
タが書き込まれる。

【００３３】ステップＳ２では、Ｂ番地から９〜１６番
ピンの印字データを読むと、フリップフロップ回路４１
に９〜１５番の奇数ピンの印字データが書き込まれると
ともに、フリップフロップ回路４７に１０〜１６番の偶
数ピンの印字データが書き込まれるが、同時にフリップ
フロップ回路４１に書き込まれていた印字データがフリ
ップフロップ回路４２、フリップフロップ回路４７に書
き込まれていた印字データがフリップフロップ回路４８
にシフトされる。

【００３４】ステップＳ３では、Ｃ番地から１７〜２４
番ピンの印字データを読み込んだ場合も同様に、Ｃ番地
の印字データがフリップフロップ回路４１、４７に書き
込まれ、Ｂ番地の印字データはフリップフロップ回路４
２、４８にシフトされ、Ａ番地の印字データもフリップ
フロップ回路４３、４９にシフトされる。

【００３５】ステップＳ４では、Ｄ番地より６ドット分
シフトした１〜８番ピンの印字データを読み込むと、フ
リップフロップ回路４１、４７にはＤ番地の印字データ
が書き込まれ、Ｃ番地の印字データはフリップフロップ
回路４２、４８にシフトされ、Ｂ番地の印字データはフ
リップフロップ回路４３、４９にシフトされ、また、Ａ
番地の印字データはフリップフロップ回路４４にシフト
される。

【００３６】ステップＳ５では、Ｅ番地より６ドット分
シフトした９〜１６番ピンの印字データを読み込むと、
フリップフロップ回路４１、４７にはＥ番地の印字デー
タが書き込まれ、Ｄ番地の印字データはフリップフロッ
プ回路４２、４８にシフトされ、Ｃ番地の印字データは
フリップフロップ回路４３、４９にシフトされ、Ｂ番地
の印字データはフリップフロップ回路４４にシフトさ
れ、また、Ａ番地の印字データはフリップフロップ回路
４５にシフトされる。

【００３７】そして、ステップＳ６では、Ｆ番地より６
ドット分シフトした１７〜２４番ピンの印字データを読
み込むと、フリップフロップ回路４１、４７にはＦ番地
の印字データが書き込まれ、Ｅ番地の印字データはフリ
ップフロップ回路４２、４８にシフトされ、Ｄ番地の印
字データはフリップフロップ回路４３、４９にシフトさ
れ、Ｃ番地の印字データはフリップフロップ回路４４に
シフトされ、Ｂ番地のデータはフリップフロップ回路４
５にシフトされ、また、Ａ番地の印字データはフリップ
フロップ回路４６にシフトされる。この場合、ヘッドデ
ータ出力ゲート５２には、印字ヘッド５０の１、３、
５、７、１１、１３、１５、１７、１９、２１、２３番
の奇数ピンの印字データが出力され、また、ヘッドデー
タ出力ゲート５４には、印字ヘッド５０の２、４、６、
８、１０、１２、１４、１６、１８、２０、２２、２４
番の偶数ピンの印字データが出力されている。ここで、
出力イネーブル信号がＨになると、印字ヘッド５０に印
字データが出力される。

【００３８】このような処理から明らかなように、ＲＡ
Ｍ４から印字データ保持回路１４へのデータ転送の１サ
イクルで、印字データの読出しと書込みを同一タイミン
グで行なうことができ、ソフトウェア処理が従来の処理
の１／２に削減でき、ＣＰＵ２の処理時間を短縮するこ
とができる。

【００３９】また、ＲＡＭ領域〔Ｂ〕のアドレスでＲＡ
Ｍ４からアクセスを行なう場合について説明する。アド
レスデコーダ２８の出力がＬとなり、ＲＡＭセレクト信
号２２が出力されて、ＲＡＭ４とのアクセスが可能とな
る。このとき、アドレスデコーダ２６の出力はＨである
ため、ＲＡＭ４からデータバス６に印字データが出力さ
れるが、データライトクロックが発生しないため、フリ
ップフロップ回路４１、４７には印字データが書き込ま
れることはない。

【００４０】このように、転送方式切換回路２０は、Ｒ
ＡＭ４の印字データの書込みと同一タイミングで印字デ
ータ保持回路１４に印字データを転送するか否かを切り
換えることにより、ＲＡＭ４の領域を印字データの展開
以外に使用するも可能である。例えば、印字バッファ、
スタック、モータ制御のためのカウンタ等、印字データ
保持回路１４にデータ転送を行なわずに読み書きを行な
う領域が存在する。転送方式の切換えを必要としない場
合には、印字データの展開領域が他から完全に独立して
いる場合であるが、この場合にはＲＡＭ４を２つのデバ
イスに分割する方法や、アドレス上に分割して管理する
方法が考えられる。前者は部品点数が増し、後者はソフ
ト作成上の制約が増すことになる。

【００４１】次に、図６は、本発明のデータ転送制御装
置の第２実施例を示している。第２実施例では、転送方
式切換回路２０にＣＰＵ２のＩ／Ｏポートを利用し、印
字データ保持回路１４の保持アドレスの切換えに６進カ
ウンタを用いて構成したものである。

【００４２】転送方式切換回路２０は、単一のアドレス
デコーダ５６及び３入力ＯＲゲート５８で構成されてい
る。アドレスデコーダ５６の出力はＲＡＭセレクト信号
２２としてＲＡＭ４及び３入力ＯＲゲート５８に加えら
れる。そして、３入力ＯＲゲート５８には、ＣＰＵ２の
ポート出力である転送方式切換信号６０が加えられてい
る。したがって、３入力ＯＲゲート５８は、転送方式切
換信号６０がＬの場合だけ、ＲＡＭ４から印字データを
読み込むタイミングでデータライトクロック２４を発生
する。

【００４３】また、印字データ保持回路１４には、６組
の４ビットフリップフロップ回路６１、６２・・・６６
が設置されている。フリップフロップ回路６１、６２、
６３にはデータバス６の偶数ビットが接続され、また、
フリップフロップ回路４４、４５、４６にはデータバス
６の奇数ビットが接続されている。また、フリップフロ
ップ回路６１、６２・・・６６にはそれぞれデータライ
トクロックバス７２のビット０〜５が加えられている。

【００４４】また、６進カウンタ６８には、転送方式切
換回路２０の３入力ＯＲゲート５８からデータライトク
ロック２４が加えられ、その立上り変化の度に０からカ
ウントアップを行い、６カウント目で再び０カンウトに
戻る。この６進カウンタ６８の出力側にはデコーダ７０
が設置され、６進カウンタの出力をデコードしてデータ
ライトクロック２４に同期して６ビットのデータライト
クロックバス７２上にフリップフロップ回路６１、６２
・・・６６に対する選択信号を出力する。

【００４５】そして、この実施例のデータ転送制御装置
の構成を以て、図９に示すピン配列の印字ヘッドで１２
０ＤＰＩの場合を説明する。奇数ピン１３４と偶数ピン
１３６との間には６ドット分のずれがあり、このため、
図１０に示した印字データの展開では、ａ〜ｃ番地に展
開された奇数ピンデータと同時に転送しなければならな
いのは、ｄ〜ｆ番地に展開された奇数ピンデータであ
る。この点を踏まえて、転送方式切換信号６０がＬにセ
ットされた場合のデータ転送のタイミングは、図７に示
す通りである。

【００４６】図７を参照してデータ転送動作を説明す
る。ＲＡＭ４のａ番地を読み出すと、データバス６には
ａ番地の印字データが出力される。このとき、ＲＡＭセ
レクト信号２２とＲＤ信号１２がＬ区間の場合、データ
ライトクロック２４がＬとなり、６進カウンタ６８の出
力が“０”であるから、データライトクロックバス７２
はビット０がＬとなる。このビット０がＬからＨに立ち
上がり、即ち、ＲＤ信号１２の立上りで、ａ番地の偶数
ビットデータ（奇数ピンデータ）がフリップフロップ回
路６１に書き込まれる。

【００４７】このとき、６進カウンタ６８は、データラ
イトクロック２４の立上りでカウントアップを行い、そ
の出力は“１”になる。

【００４８】また、ＲＡＭ４のｂ番地を読み出すと、デ
ータライトクロックバス７２のビット１がＬとなる。こ
のビット１がＬからＨへの立上り変化で、ｂ番地の偶数
ビットデータをフリップフロップ回路６２に書き込み、
６進カウンタ６８の出力は“２”に変化する。

【００４９】そして、ｃ番地からｆ番地を順番に印字デ
ータの読み出しをすると、フリップフロップ回路６３に
はｃ番地の偶数ビットデータ、フリップフロップ回路６
４にはｄ番地の奇数ビットデータ、フリップフロップ回
路６５にはｅ番地の奇数ビットデータ、フリップフロッ
プ回路６６にはｆ番地の奇数ビットデータが書き込まれ
る。また、６進カウンタ６８の出力は、“３”、
“４”、“５”にカウントアップを行い、再び“０”に
戻る。

【００５０】このように、第２実施例においても、ＲＡ
Ｍ４から印字データ保持回路１４に印字データを転送す
る場合、ＲＡＭ４の印字データの読出しと同時に印字デ
ータ保持回路１４に印字データの書込みが可能である。

【００５１】そして、ＣＰＵ２のポート出力である転送
方式切換信号６０がＨの場合、３入力ＯＲゲート５８の
出力は常にＨであり、データライトクロック２４が出力
されないため、デコーダ７０の出力はない。また、６進
カウンタ６８もカウントアップもない。したがって、Ｃ
ＰＵ２のポート出力である転送方式切換信号６０を制御
することにより、ＲＡＭ４から印字データ保持回路１４
に対して印字データを直接転送することを禁止すること
も可能である。

【００５２】なお、第１実施例及び第２実施例では、Ｒ
ＡＭに展開された印字データを印字データ保持回路に転
送する場合を例に取って説明したが、扱うデータは印字
データである必要はなく、本発明のデータ転送制御装置
は、ＲＡＭに展開されるデータをデータ保持回路に転送
するもの、例えば、カラーデータ処理、ホストコンピュ
ータとのデータ授受等の各種の制御装置に利用できるも
のであり、プリンタに限定されるものではない。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
ＤＭＡＣのような高速データ転送を可能にするための特
殊な回路やデバイスを必要とすることなく、簡単な回路
構成を以て、ＲＡＭに展開された印字データ等の各種の
データを読み出すと同時に、データ保持回路へのデータ
書込みを実現でき、従来のＣＰＵで一旦レジスタに読み
込んだ後、そのデータを書き込む場合のデータ処理に比
較して１／２の処理でデータ転送制御を実現でき、ＣＰ
Ｕの処理時間を大幅に短縮でき、余裕のあるデータ処理
を行なうことができる。しかも、回路構成は簡単である
から、ＤＭＡＣのような高速データ転送を可能にするた
めの特殊な回路やデバイスを使用した場合に比較し、コ
スト低減は勿論のこと、開発時間の短縮も図ることがで
きる。

【図面の簡単な説明】

【図１】本発明のデータ転送制御装置の第１実施例を示
すブロック図である。

【図２】本発明のデータ転送制御装置の第１実施例の具
体例を示すブロック図である。

【図３】図２に示したデータ転送制御装置に続くブロッ
ク図である。

【図４】ＲＡＭ４に展開された印字データを示す図であ
る。

【図５】図２及び図３に示したデータ転送制御装置のデ
ータ転送動作を示すフローチャートである。

【図６】本発明のデータ転送制御装置の第２実施例を示
すブロック図である。

【図７】図６に示したデータ転送制御装置のデータ転送
動作を示すタイミングチャートである。

【図８】従来のシリアルドットプリンタの構成を示すブ
ロック図である。

【図９】印字ヘッドのピン配置を示す図である。

【図１０】ＲＡＭ１０４に展開された印字データを示す
図である。

【図１１】図８に示した従来のシリアルプリンタにおけ
るＲＡＭから印字データ保持回路に対する印字データの
転送動作を示すフローチャートである。

【符号の説明】

２ＣＰＵ（データ処理手段）４ＲＡＭ１２リード信号（データ読出し信号）１４印字データ保持回路２０転送方式切換回路（データ転送制御手段）２４データライトクロック（データ転送タイミング信
号）

Claims

【特許請求の範囲】

【請求項１】転送すべきデータが書き込まれるＲＡＭ
とともに、前記データを前記ＲＡＭから転送すべき印字
データ保持回路を備えて、前記ＲＡＭから印字データ保
持回路へのデータ転送を制御するデータ転送制御装置で
あって、前記ＲＡＭに対する前記データの書込み及び読出しを行
なうデータ処理手段と、このデータ処理手段から前記ＲＡＭに対するデータ読出
し信号を受け、このデータ読出し信号に同期して前記印
字データ保持回路へのデータ書込みを指令するデータ転
送タイミング信号を出力するデータ転送制御手段と、を備えて、前記ＲＡＭの前記データの読出しと同時に前
記印字データ保持回路に前記データを転送させて書込み
を行なうことを特徴とするデータ転送制御装置。