JP2845009B2 - データ収集装置 - Google Patents
データ収集装置Info
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- JP2845009B2 JP2845009B2 JP4214592A JP4214592A JP2845009B2 JP 2845009 B2 JP2845009 B2 JP 2845009B2 JP 4214592 A JP4214592 A JP 4214592A JP 4214592 A JP4214592 A JP 4214592A JP 2845009 B2 JP2845009 B2 JP 2845009B2
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Description
【０００１】
【産業上の利用分野】本発明は、データ収集装置に係
り、とくにＣＰＵ制御のデジタル機器におけるデータ収
集装置に関する。
り、とくにＣＰＵ制御のデジタル機器におけるデータ収
集装置に関する。
【０００２】
【従来の技術】図４ないし図６に従来例を示す。この図
４の従来例は、複数の装置構成部３１〜３Ｎ（Ｎは正の
整数）と、データバス１００を介して時分割で各装置構
成部３１〜３Ｎから装置内データを収集するデータ収集
手段２０と、データ収集手段２０へ読み出し信号１１を
出力するとともにＣＰＵデータバス１１０を介してデー
タ収集手段２０から装置内データを読み出すＣＰＵ１０
とを備えている。
４の従来例は、複数の装置構成部３１〜３Ｎ（Ｎは正の
整数）と、データバス１００を介して時分割で各装置構
成部３１〜３Ｎから装置内データを収集するデータ収集
手段２０と、データ収集手段２０へ読み出し信号１１を
出力するとともにＣＰＵデータバス１１０を介してデー
タ収集手段２０から装置内データを読み出すＣＰＵ１０
とを備えている。
【０００３】ここで、データ収集手段２０は図５に示さ
れるように、入力タイミング信号２４および書き込みア
ドレス信号２５を出力する書き込み制御手段２３と、書
き込み制御手段２３からの入力タイミング信号２４に基
づいてデータバス１００を介して入力される装置内デー
タを取り込むデータ入力手段２２と、書き込み制御手段
２３からの書き込みアドレス信号２５に基づいて入力デ
ータバス１２０を介してデータ入力手段２２からの装置
内データを書き込むとともにＣＰＵ１０からの読み出し
信号１１に基づいて格納している装置内データをＣＰＵ
データバス１１０に送出するＲＡＭ２１とから構成され
る。
れるように、入力タイミング信号２４および書き込みア
ドレス信号２５を出力する書き込み制御手段２３と、書
き込み制御手段２３からの入力タイミング信号２４に基
づいてデータバス１００を介して入力される装置内デー
タを取り込むデータ入力手段２２と、書き込み制御手段
２３からの書き込みアドレス信号２５に基づいて入力デ
ータバス１２０を介してデータ入力手段２２からの装置
内データを書き込むとともにＣＰＵ１０からの読み出し
信号１１に基づいて格納している装置内データをＣＰＵ
データバス１１０に送出するＲＡＭ２１とから構成され
る。
【０００４】上記従来例の動作について説明する。
【０００５】．各装置構成部３１〜３Ｎは各装置内デ
ータを時分割でデータバス１００に送出する。
ータを時分割でデータバス１００に送出する。
【０００６】．データ入力手段２２は書き込み制御手
段２３からの入力タイミング信号２４に同期してデータ
バス１００上の装置内データを取り込むとともに入力デ
ータバス１２０に送出する。
段２３からの入力タイミング信号２４に同期してデータ
バス１００上の装置内データを取り込むとともに入力デ
ータバス１２０に送出する。
【０００７】．ＲＡＭ２１は書き込み制御手段２３か
らの書き込みアドレス信号２５に基づいて入力データバ
ス１２０上の装置内データを書き込む。
らの書き込みアドレス信号２５に基づいて入力データバ
ス１２０上の装置内データを書き込む。
【０００８】ここでＲＡＭ２１内部には図６に示される
ように第１の装置構成部３１の装置内データ２３０から
順に第２の装置構成部３２の装置内データ２４０，・・
・・・のように、各装置構成部の装置内データは各装置
構成部毎にアドレス単位で書き込まれている。
ように第１の装置構成部３１の装置内データ２３０から
順に第２の装置構成部３２の装置内データ２４０，・・
・・・のように、各装置構成部の装置内データは各装置
構成部毎にアドレス単位で書き込まれている。
【０００９】．読み出し信号１１がＣＰＵ１０からＲ
ＡＭ２１に出力される。
ＡＭ２１に出力される。
【００１０】．ＲＡＭ２１は格納している装置内デー
タをＣＰＵデータバス１１０に送出する。
タをＣＰＵデータバス１１０に送出する。
【００１１】．ＣＰＵ１０はＣＰＵデータバス１１０
上の装置内データを読み出す。
上の装置内データを読み出す。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、各装置構成部の装置内データは各装置
構成部毎にアドレス単位でＲＡＭに格納されているため
に、異なる装置構成部間にまたがる情報あるいは異なる
装置構成部間で相関の強い情報を処理する場合には、Ｒ
ＡＭ上の複数のアドレスに書き込まれている情報をＣＰ
Ｕがランダムに読み出さなければならず、装置構成部が
増加するとＣＰＵが読み出さなければならないＲＡＭ上
のアドレス領域が増加し、ＣＰＵのＲＡＭアクセス回数
とアクセス時間が増加するとともに装置の動作性能が確
保できなくなるという不都合があった。
来例においては、各装置構成部の装置内データは各装置
構成部毎にアドレス単位でＲＡＭに格納されているため
に、異なる装置構成部間にまたがる情報あるいは異なる
装置構成部間で相関の強い情報を処理する場合には、Ｒ
ＡＭ上の複数のアドレスに書き込まれている情報をＣＰ
Ｕがランダムに読み出さなければならず、装置構成部が
増加するとＣＰＵが読み出さなければならないＲＡＭ上
のアドレス領域が増加し、ＣＰＵのＲＡＭアクセス回数
とアクセス時間が増加するとともに装置の動作性能が確
保できなくなるという不都合があった。
【００１３】
【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくにＣＰＵ制御のデジタル機器にお
いて、装置を構成する部分が増加してもＣＰＵが各装置
内データを収集するためにＲＡＭをアクセスする回数お
よびアクセスする時間が増加することはなく、装置の動
作性能を高めることができるデータ収集装置を提供する
ことにある。
不都合を改善し、とくにＣＰＵ制御のデジタル機器にお
いて、装置を構成する部分が増加してもＣＰＵが各装置
内データを収集するためにＲＡＭをアクセスする回数お
よびアクセスする時間が増加することはなく、装置の動
作性能を高めることができるデータ収集装置を提供する
ことにある。
【００１４】
【課題を解決するための手段】そこで、本発明では、複
数の装置構成部と、前記各装置構成部の装置内データを
収集するデータ収集手段と、前記データ収集手段から装
置内データを読み出すＣＰＵとから構成され、各装置構
成部からの装置内データのデータビットを、ビット列の
順序を変えずに各装置構成部のデータ間で入れ替えると
共に、各装置構成部のデータ間でデータビットが入れ替
えられた後に各装置構成部のデータビットの前後関係を
入れ替えてデータ収集手段に出力するスイッチ手段と、
スイッチ手段を制御する切り替え制御手段と、ＣＰＵの
制御に基づいて切り替え制御手段での入れ替え情報の設
定を行う切り替え設定手段とを備えた、という構成を採
っている。これによって前述した目的を達成しようとす
るものである。
数の装置構成部と、前記各装置構成部の装置内データを
収集するデータ収集手段と、前記データ収集手段から装
置内データを読み出すＣＰＵとから構成され、各装置構
成部からの装置内データのデータビットを、ビット列の
順序を変えずに各装置構成部のデータ間で入れ替えると
共に、各装置構成部のデータ間でデータビットが入れ替
えられた後に各装置構成部のデータビットの前後関係を
入れ替えてデータ収集手段に出力するスイッチ手段と、
スイッチ手段を制御する切り替え制御手段と、ＣＰＵの
制御に基づいて切り替え制御手段での入れ替え情報の設
定を行う切り替え設定手段とを備えた、という構成を採
っている。これによって前述した目的を達成しようとす
るものである。
【００１５】
【作用】切り替え設定手段はＣＰＵからの制御信号に基
づいて入れ替え情報の設定を行い、切り替え制御手段へ
出力する。各装置構成部から装置内データが時分割で送
出されると、スイッチ手段は切り替え制御手段の制御に
基づき受信した各装置構成部の装置内データに対しデー
タ間での入れ替えと各データビット列の前後関係の入れ
替えを行う。データ収集手段はスイッチ手段にて空間的
および時間的に入れ替えられた装置内データを取り込み
記憶する。読み出し信号がＣＰＵからデータ収集手段に
出力されると、データ収集手段は記憶している装置内デ
ータをＣＰＵに送出する。
づいて入れ替え情報の設定を行い、切り替え制御手段へ
出力する。各装置構成部から装置内データが時分割で送
出されると、スイッチ手段は切り替え制御手段の制御に
基づき受信した各装置構成部の装置内データに対しデー
タ間での入れ替えと各データビット列の前後関係の入れ
替えを行う。データ収集手段はスイッチ手段にて空間的
および時間的に入れ替えられた装置内データを取り込み
記憶する。読み出し信号がＣＰＵからデータ収集手段に
出力されると、データ収集手段は記憶している装置内デ
ータをＣＰＵに送出する。
【００１６】
【発明の実施例】以下、本発明の一実施例を図１ないし
図３に基づいて説明する。
図３に基づいて説明する。
【００１７】図１の実施例は、複数の装置構成部３１〜
３Ｎ（Ｎは正の整数）と、データバス１００を介して各
装置構成部から集められた装置内データの空間的および
時間的な入れ替えを行うスイッチ手段１と、スイッチ手
段１を制御する切り替え制御手段４と、切り替え制御手
段４での装置内データの入れ替え情報設定を行う切り替
え設定手段５と、スイッチ手段１にて切り替えられた装
置内データを収集するデータ収集手段２０と、切り替え
設定手段５を制御するとともにデータ収集手段２０へ読
み出し信号１１を出力しＣＰＵデータバス１１０を介し
てデータ収集手段２０から装置内データを読み出すＣＰ
Ｕ１０とから構成される。
３Ｎ（Ｎは正の整数）と、データバス１００を介して各
装置構成部から集められた装置内データの空間的および
時間的な入れ替えを行うスイッチ手段１と、スイッチ手
段１を制御する切り替え制御手段４と、切り替え制御手
段４での装置内データの入れ替え情報設定を行う切り替
え設定手段５と、スイッチ手段１にて切り替えられた装
置内データを収集するデータ収集手段２０と、切り替え
設定手段５を制御するとともにデータ収集手段２０へ読
み出し信号１１を出力しＣＰＵデータバス１１０を介し
てデータ収集手段２０から装置内データを読み出すＣＰ
Ｕ１０とから構成される。
【００１８】ここでデータ収集手段２０は、図５に示さ
れている従来例と同様に入力タイミング信号２４および
書き込みアドレス信号２５を出力する書き込み制御手段
２３と、書き込み制御手段２３からの入力タイミング信
号２４に基づいてスイッチ手段１からの装置内データを
取り込むデータ入力手段２２と、書き込み制御手段２３
からの書き込みアドレス信号２５に基づいて入力データ
バス１２０を介してデータ入力手段２２からの装置内デ
ータを記憶するとともにＣＰＵ１０からの読み出し信号
１１に基づいて記憶している装置内データをＣＰＵデー
タバス１１０に送出するＲＡＭ２１とから構成される。
れている従来例と同様に入力タイミング信号２４および
書き込みアドレス信号２５を出力する書き込み制御手段
２３と、書き込み制御手段２３からの入力タイミング信
号２４に基づいてスイッチ手段１からの装置内データを
取り込むデータ入力手段２２と、書き込み制御手段２３
からの書き込みアドレス信号２５に基づいて入力データ
バス１２０を介してデータ入力手段２２からの装置内デ
ータを記憶するとともにＣＰＵ１０からの読み出し信号
１１に基づいて記憶している装置内データをＣＰＵデー
タバス１１０に送出するＲＡＭ２１とから構成される。
【００１９】さらにスイッチ手段１は、切り替え制御手
段４からの制御信号に基づいてデータバス１００上の装
置内データを空間的に入れ替える空間スイッチ手段２
と、空間スイッチ手段２からの装置内データを時間的に
入れ替える時間スイッチ手段３とから構成される。
段４からの制御信号に基づいてデータバス１００上の装
置内データを空間的に入れ替える空間スイッチ手段２
と、空間スイッチ手段２からの装置内データを時間的に
入れ替える時間スイッチ手段３とから構成される。
【００２０】次に本実施例の動作について説明する。こ
こでは一例として３個の装置構成部を有する場合につい
て説明する。また、図３に示されるように第１の装置構
成部の装置内データを「１，２，３，４」、第２の装置
構成部３２の装置内データを「Ａ，Ｂ，Ｃ，Ｄ」、第３
の装置構成部３３の装置内データは「α，β，γ，δ」
とし、さらにＣＰＵ１０での処理１に必要なデータは
「４，γ，Ａ，Ｂ」、処理ｍに必要なデータは「１，
３，β，Ｄ」、処理ｎに必要なデータは「２，α，δ，
Ｃ」であるとする。
こでは一例として３個の装置構成部を有する場合につい
て説明する。また、図３に示されるように第１の装置構
成部の装置内データを「１，２，３，４」、第２の装置
構成部３２の装置内データを「Ａ，Ｂ，Ｃ，Ｄ」、第３
の装置構成部３３の装置内データは「α，β，γ，δ」
とし、さらにＣＰＵ１０での処理１に必要なデータは
「４，γ，Ａ，Ｂ」、処理ｍに必要なデータは「１，
３，β，Ｄ」、処理ｎに必要なデータは「２，α，δ，
Ｃ」であるとする。
【００２１】．ＣＰＵ１０は切り替え設定手段５に制
御信号を出力する。
御信号を出力する。
【００２２】．切り替え設定手段５はＣＰＵ１０から
の制御信号に基づいて入れ替え情報設定を行い、切り替
え制御手段４へ出力する。
の制御信号に基づいて入れ替え情報設定を行い、切り替
え制御手段４へ出力する。
【００２３】．第１の装置構成部３１から装置内デー
タとして「１，２，３，４」が、第２の装置構成部３２
から装置内データとして「Ａ，Ｂ，Ｃ，Ｄ」が、第３の
装置構成部３３から装置内データとして「α，β，γ，
δ」が時分割でデータバス１００に送出される。
タとして「１，２，３，４」が、第２の装置構成部３２
から装置内データとして「Ａ，Ｂ，Ｃ，Ｄ」が、第３の
装置構成部３３から装置内データとして「α，β，γ，
δ」が時分割でデータバス１００に送出される。
【００２４】．空間スイッチ手段２は、切り替え制御
手段４の制御に基づき各装置構成部のデータ間で入れ替
えを行う。
手段４の制御に基づき各装置構成部のデータ間で入れ替
えを行う。
【００２５】ここでは図２のデータ１５０に示されるよ
うに「Ａ，Ｂ，γ，４」、「１，β，３，Ｄ」、「α，
２，Ｃ，δ」のように入れ替えられる。すなわち、装置
内データの各データの順序をそのままにして、一方の装
置内データのデータを他方の装置内データのデータと入
れ替える。
うに「Ａ，Ｂ，γ，４」、「１，β，３，Ｄ」、「α，
２，Ｃ，δ」のように入れ替えられる。すなわち、装置
内データの各データの順序をそのままにして、一方の装
置内データのデータを他方の装置内データのデータと入
れ替える。
【００２６】．時間スイッチ手段３は、切り替え制御
手段４の制御に基づき各データビット列の前後関係を入
れ替える。
手段４の制御に基づき各データビット列の前後関係を入
れ替える。
【００２７】ここでは図２のデータ１６０に示されるよ
うに「４，γ，Ａ，Ｂ」、「１，３，β，Ｄ」、「２，
α，δ，Ｃ」のように入れ替えられる。
うに「４，γ，Ａ，Ｂ」、「１，３，β，Ｄ」、「２，
α，δ，Ｃ」のように入れ替えられる。
【００２８】．データ入力手段２２は書き込み制御手
段２３からの入力タイミング信号２４に同期して時間ス
イッチ手段３からの切り替えられた装置内データを取り
込むとともに入力データバス１２０に送出する。
段２３からの入力タイミング信号２４に同期して時間ス
イッチ手段３からの切り替えられた装置内データを取り
込むとともに入力データバス１２０に送出する。
【００２９】．ＲＡＭ２１は書き込み制御手段２３か
らの書き込みアドレス信号２５に基づいて入力データバ
ス１２０上の装置内データを記憶する。
らの書き込みアドレス信号２５に基づいて入力データバ
ス１２０上の装置内データを記憶する。
【００３０】ここでは、ＲＡＭ２１内部にはＣＰＵ１０
の各処理毎にアドレス単位で書き込まれている。例えば
図３に示されるように処理１で必要なデータ「４，γ，
Ａ，Ｂ」はアドレス１から、処理ｍで必要なデータ
「１，３，β，Ｄ」はアドレスｍから、処理ｎで必要な
データ「２，α，δ，Ｃ」はアドレスｎから書き込まれ
ている。
の各処理毎にアドレス単位で書き込まれている。例えば
図３に示されるように処理１で必要なデータ「４，γ，
Ａ，Ｂ」はアドレス１から、処理ｍで必要なデータ
「１，３，β，Ｄ」はアドレスｍから、処理ｎで必要な
データ「２，α，δ，Ｃ」はアドレスｎから書き込まれ
ている。
【００３１】．読み出し信号１１がＣＰＵ１０からＲ
ＡＭ２１に出力される。この読み出し信号１１によって
ＣＰＵ１０は、必要とする装置内データが格納されてい
るＲＡＭ２１内での先頭アドレスを指定する。例えば、
ＣＰＵ１０が処理ｍを行いたい場合には先頭アドレスｍ
が指定される。
ＡＭ２１に出力される。この読み出し信号１１によって
ＣＰＵ１０は、必要とする装置内データが格納されてい
るＲＡＭ２１内での先頭アドレスを指定する。例えば、
ＣＰＵ１０が処理ｍを行いたい場合には先頭アドレスｍ
が指定される。
【００３２】．ＲＡＭ２１は読み出し信号１１に基づ
いて、指定されたアドレスから装置内データを読み出
し、ＣＰＵデータバス１１０に送出する。例えば、読み
出し信号１１で先頭アドレスｍが指定されているとデー
タ「１，３，β，Ｄ」が送出される。ＣＰＵ１０は、Ｃ
ＰＵデータバス１１０上の装置内データを読み出す。
いて、指定されたアドレスから装置内データを読み出
し、ＣＰＵデータバス１１０に送出する。例えば、読み
出し信号１１で先頭アドレスｍが指定されているとデー
タ「１，３，β，Ｄ」が送出される。ＣＰＵ１０は、Ｃ
ＰＵデータバス１１０上の装置内データを読み出す。
【００３３】このようにして、スイッチ手段１における
入れ替えにより装置内データをＣＰＵ１０の処理に適合
するように配置変換し、ＣＰＵ１０の各処理毎にアドレ
ス単位でＲＡＭ２１内に記憶しているために、ＣＰＵ１
０は１度で必要なデータを得ることができ、ＲＡＭ２１
へのアクセス回数およびアクセス時間を減少させること
ができる。
入れ替えにより装置内データをＣＰＵ１０の処理に適合
するように配置変換し、ＣＰＵ１０の各処理毎にアドレ
ス単位でＲＡＭ２１内に記憶しているために、ＣＰＵ１
０は１度で必要なデータを得ることができ、ＲＡＭ２１
へのアクセス回数およびアクセス時間を減少させること
ができる。
【００３４】
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、スイッチ手段が、切り替え設定手
段の設定に応じて、装置内データのデータビットを各装
置構成部のデータ間で入れ替え、さらに各装置構成部の
データビットの前後関係を入れ替えて前記データ収集手
段に出力するため、収集手段に記憶される装置内データ
の配置をＣＰＵの処理に適合するように変換することが
でき、これがため、装置を構成する部分が増加してもＣ
ＰＵからＲＡＭへのアクセス回数およびアクセス時間を
減少させることができ、装置の動作性能を高めることが
できるという従来にない優れたデータ収集装置を提供す
ることができる。
ので、これによると、スイッチ手段が、切り替え設定手
段の設定に応じて、装置内データのデータビットを各装
置構成部のデータ間で入れ替え、さらに各装置構成部の
データビットの前後関係を入れ替えて前記データ収集手
段に出力するため、収集手段に記憶される装置内データ
の配置をＣＰＵの処理に適合するように変換することが
でき、これがため、装置を構成する部分が増加してもＣ
ＰＵからＲＡＭへのアクセス回数およびアクセス時間を
減少させることができ、装置の動作性能を高めることが
できるという従来にない優れたデータ収集装置を提供す
ることができる。
【図１】本発明の一実施例を示す構成図である。
【図２】図１におけるスイッチ手段の動作を説明するた
めの説明図である。
めの説明図である。
【図３】図１におけるデータ収集手段に収集されるデー
タフォーマットを説明するための説明図である。
タフォーマットを説明するための説明図である。
【図４】従来例を示す構成図である。
【図５】図４におけるデータ収集手段の詳細図である。
【図６】図４におけるデータ収集手段に収集されるデー
タフォーマットを説明するための説明図である。
タフォーマットを説明するための説明図である。
１ スイッチ手段 ４ 切り替え制御手段 ５ 切り替え設定手段 １０ ＣＰＵ ２０ データ収集手段 ３１〜３Ｎ 装置構成部
Claims (2)
- 【請求項１】 複数の装置構成部と、前記各装置構成部
の装置内データを収集するデータ収集手段と、前記デー
タ収集手段から装置内データを読み出すＣＰＵとから構
成されるデータ収集装置において、前記各装置構成部からの装置内データのデータビット
を、ビット列の順序を変えずに各装置構成部のデータ間
で入れ替えると共に、各装置構成部のデータ間でデータ
ビットが入れ替えられた後に各装置構成部のデータビッ
トの前後関係を入れ替えて前記データ収集手段に出力す
るスイッチ手段と、 前記スイッチ手段を制御する切り替
え制御手段と、前記ＣＰＵの制御に基づいて前記切り替
え制御手段での入れ替え情報の設定を行う切り替え設定
手段とを備えたことを特徴とするデータ収集装置。 - 【請求項２】 複数の装置構成部と、前記各装置構成部
の装置内データを収集するデータ収集手段と、前記デー
タ収集手段から装置内データを読み出すＣＰＵとから構
成されるデータ収集装置において、前記各装置構成部からの装置内データのデータビット
を、ビット列の順序を変えずに各装置構成部のデータ間
で入れ替える空間スイッチ手段と、前記空間スイッチ手
段にて入れ替えられた装置内データのデータビットの前
後関係を入れ替えると共に前記データ収集手段に出力す
る時間スイッチ手段と、 前記スイッチ手段を制御する切
り替え制御手段と、前記ＣＰＵの制御に基づいて前記切
り替え制御手段での入れ替え情報の設定を行う切り替え
設定手段とを備えたことを特徴とするデータ収集装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214592A JP2845009B2 (ja) | 1992-01-31 | 1992-01-31 | データ収集装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214592A JP2845009B2 (ja) | 1992-01-31 | 1992-01-31 | データ収集装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05217001A JPH05217001A (ja) | 1993-08-27 |
| JP2845009B2 true JP2845009B2 (ja) | 1999-01-13 |
Family
ID=12627777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4214592A Expired - Fee Related JP2845009B2 (ja) | 1992-01-31 | 1992-01-31 | データ収集装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845009B2 (ja) |
-
1992
- 1992-01-31 JP JP4214592A patent/JP2845009B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05217001A (ja) | 1993-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980929 |
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