JPS63221045A - 千鳥ヘツド用デ−タ生成回路 - Google Patents
千鳥ヘツド用デ−タ生成回路Info
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- JPS63221045A JPS63221045A JP62054517A JP5451787A JPS63221045A JP S63221045 A JPS63221045 A JP S63221045A JP 62054517 A JP62054517 A JP 62054517A JP 5451787 A JP5451787 A JP 5451787A JP S63221045 A JPS63221045 A JP S63221045A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 36
- 238000003860 storage Methods 0.000 claims abstract description 36
- 230000015654 memory Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 abstract description 2
- 230000014759 maintenance of location Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 20
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
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- 238000005516 engineering process Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Dot-Matrix Printers And Others (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電気信号に可視像にして記録する記録装置に用
いることができる千鳥ヘッド用データ生成回路に関する
ものである。
いることができる千鳥ヘッド用データ生成回路に関する
ものである。
従来の技術
近年、オフィス・オートメーションの普及により電気信
号を可視像に変換する記録装置、いわゆるプリンタの需
要が大きくなり、性能もより高品質の物が要求されてい
る。様々ある記録装置の中で、放電破壊記録装置や電解
記録装置や通電感熱記録装置や通電転写記録装置など電
極針から通電するタイプの記録装置は高速性と記録の保
存性及び経済性について優れている。（例えば「ハード
コピーテクノロジ」 日本技術センター発行昭和５６年
６月）。高解像度を実現するためには、電極針を細くす
る必要があるが、電極針を細くすると強度や耐久性が問
題になり限界があるので、太い電極針を千鳥配列するこ
とにより高解像度の電極ヘッドを構成することを可能と
している。しかし、千鳥ヘッドを用いて印字するために
は印字するデータも千鳥ヘッド用に再構成しなければな
らない。
号を可視像に変換する記録装置、いわゆるプリンタの需
要が大きくなり、性能もより高品質の物が要求されてい
る。様々ある記録装置の中で、放電破壊記録装置や電解
記録装置や通電感熱記録装置や通電転写記録装置など電
極針から通電するタイプの記録装置は高速性と記録の保
存性及び経済性について優れている。（例えば「ハード
コピーテクノロジ」 日本技術センター発行昭和５６年
６月）。高解像度を実現するためには、電極針を細くす
る必要があるが、電極針を細くすると強度や耐久性が問
題になり限界があるので、太い電極針を千鳥配列するこ
とにより高解像度の電極ヘッドを構成することを可能と
している。しかし、千鳥ヘッドを用いて印字するために
は印字するデータも千鳥ヘッド用に再構成しなければな
らない。
データの再構成をソフトウェアで行っていては処理時間
がかかり高速化ができない。これを解決するために従来
から様々な方法が提案されている。
がかかり高速化ができない。これを解決するために従来
から様々な方法が提案されている。
以下、図面を参照しながら、千鳥ヘッド用データ生成回
路の一例について説明する。
路の一例について説明する。
第８図、第９図は従来の千鳥ヘッド用データ生成回路の
ブロック図とタイミング図である。データ変換回路８０
１はシリアル−パラレル変換回路８０２と３段のシフト
レジスタ８０３とからなり、データ変換回路８０１の出
力信号は偶数ビット用電極針８０５に接続された駆動回
路８０４に入力される。８０６はシリアル−パラレル変
換回路８０２に入力されるシリアルに並んだ偶数ビット
入力データ、８０７は偶数ビット用クロックである。同
様にデータ変換回路８０８はシリアル−パラレル変換回
路８０９と３段のシフトレジスタ８１０とからなり、デ
ータ変換回路８０８の出力信号は奇数ビット用電極針８
１２に接続された駆動回路８１１に入力される。８１３
はシリアル−パラレル変換回路８０９に入力されるシリ
アルに並んだ奇数ビット入力データ、８１４は奇数ビッ
ト用クロックで偶数ビット用クロックの３倍の周期のパ
ルスである。上記のようにデータ変換回路８０１とデー
タ変換回路８０８は全く同じ構成であり、電極針の配列
は偶数ビット用電極針がｍ行の位置にあるとき、奇数ビ
ット用電極針がｍ−２行の位置にあり奇数ビットが偶数
ビットに対して２行遅れた配列になっている。 偶数ビ
ット入力データ８０６から入力された偶数ビットデータ
はシリアル−パラレル変換回路８０２でパラレルデータ
に変換され偶数ビット用クロック８０７によってシフト
レジスタ８０３に入力される。１回のデータ入力に対し
て偶数ビット用クロック８０７を３回入力することによ
り、偶数ビットデータは駆動回路８０４へと出力され偶
数ビット用電極針８０５を通して印字される。一方、同
様にパラレルデータに変換された奇数ビットデータはデ
ータ変換回路８０１に入力される偶数ビット用クロック
８０７の３番目の信号と同時に入力される奇数ビット用
クロックによってシフトレジスタ８１０の１段目に入力
され同時に３段目のデータが出力され、奇数ビット用電
極針８１２を通して印字される。従って、偶数ビット用
電極針８０５がｍ行目を印字するときに、奇数ビット用
電極針８１２はｍ−２行目を印字することになる。
ブロック図とタイミング図である。データ変換回路８０
１はシリアル−パラレル変換回路８０２と３段のシフト
レジスタ８０３とからなり、データ変換回路８０１の出
力信号は偶数ビット用電極針８０５に接続された駆動回
路８０４に入力される。８０６はシリアル−パラレル変
換回路８０２に入力されるシリアルに並んだ偶数ビット
入力データ、８０７は偶数ビット用クロックである。同
様にデータ変換回路８０８はシリアル−パラレル変換回
路８０９と３段のシフトレジスタ８１０とからなり、デ
ータ変換回路８０８の出力信号は奇数ビット用電極針８
１２に接続された駆動回路８１１に入力される。８１３
はシリアル−パラレル変換回路８０９に入力されるシリ
アルに並んだ奇数ビット入力データ、８１４は奇数ビッ
ト用クロックで偶数ビット用クロックの３倍の周期のパ
ルスである。上記のようにデータ変換回路８０１とデー
タ変換回路８０８は全く同じ構成であり、電極針の配列
は偶数ビット用電極針がｍ行の位置にあるとき、奇数ビ
ット用電極針がｍ−２行の位置にあり奇数ビットが偶数
ビットに対して２行遅れた配列になっている。 偶数ビ
ット入力データ８０６から入力された偶数ビットデータ
はシリアル−パラレル変換回路８０２でパラレルデータ
に変換され偶数ビット用クロック８０７によってシフト
レジスタ８０３に入力される。１回のデータ入力に対し
て偶数ビット用クロック８０７を３回入力することによ
り、偶数ビットデータは駆動回路８０４へと出力され偶
数ビット用電極針８０５を通して印字される。一方、同
様にパラレルデータに変換された奇数ビットデータはデ
ータ変換回路８０１に入力される偶数ビット用クロック
８０７の３番目の信号と同時に入力される奇数ビット用
クロックによってシフトレジスタ８１０の１段目に入力
され同時に３段目のデータが出力され、奇数ビット用電
極針８１２を通して印字される。従って、偶数ビット用
電極針８０５がｍ行目を印字するときに、奇数ビット用
電極針８１２はｍ−２行目を印字することになる。
発明が解決しようとする問題点
この様な従来の千鳥ヘッド用データ生成回路では、一度
に大量のデータを印字するラインヘッドに対応するため
には非常に大きなシフトレジスタや非常に大きなシリア
ル−パラレル変換回路が必要である。また２種類のクロ
ック信号が必要であることや、パラレル信号をシフトレ
ジスタに入力するためシリアル−パラレル変換回路とシ
フトレジスタとの結線の本数が多（なるという問題があ
った。
に大量のデータを印字するラインヘッドに対応するため
には非常に大きなシフトレジスタや非常に大きなシリア
ル−パラレル変換回路が必要である。また２種類のクロ
ック信号が必要であることや、パラレル信号をシフトレ
ジスタに入力するためシリアル−パラレル変換回路とシ
フトレジスタとの結線の本数が多（なるという問題があ
った。
本発明は、この様な問題点を解決し、より簡単にライン
ヘッドに対応できる千鳥ヘッド用データ生成回路を提供
することを目的としている。
ヘッドに対応できる千鳥ヘッド用データ生成回路を提供
することを目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、アドレス発生回路
とアドレス変換回路と一時記憶回路とアドレス切換回路
とから成り前記アドレス発生回路で発生したアドレスと
前記アドレス変換回路で変換されたアドレスとをアドレ
ス切換回路で切り換えながら前記一時記憶回路からデー
タを読み出すことで千鳥ヘッド用データを生成する回路
である。
とアドレス変換回路と一時記憶回路とアドレス切換回路
とから成り前記アドレス発生回路で発生したアドレスと
前記アドレス変換回路で変換されたアドレスとをアドレ
ス切換回路で切り換えながら前記一時記憶回路からデー
タを読み出すことで千鳥ヘッド用データを生成する回路
である。
作用
本発明は上記した構成により、奇数ビットデータ、或は
偶数ビットデータを一時記憶回路に書き込むときと一時
記憶回路から読み出すときとでアドレスを変えることに
より千鳥ヘッド用データを生成でき、奇数ビットデータ
と偶数ビットデータとのずれはアドレス変換回路で決ま
るのでずれの量の変更が容易な千鳥ヘッド用データ生成
回路を得ることができる。
偶数ビットデータを一時記憶回路に書き込むときと一時
記憶回路から読み出すときとでアドレスを変えることに
より千鳥ヘッド用データを生成でき、奇数ビットデータ
と偶数ビットデータとのずれはアドレス変換回路で決ま
るのでずれの量の変更が容易な千鳥ヘッド用データ生成
回路を得ることができる。
実施例
以下本発明の一実施例について、図面を用いて詳細に説
明する。
明する。
実施例１
第１図（ａｌ、（ｂｌは本発明の千鳥ヘッド用データ生
成回路の一実施例を示すブロック図と回路図、第２図は
そのタイミング図である。以下の説明では簡単のために
偶数ビットデータを奇数ビットデータに対して２行遅ら
せ、１行は２５６ワード、１ワードは１６ビツト、入力
データは１６ビツトの場合について動作を説明をする。
成回路の一実施例を示すブロック図と回路図、第２図は
そのタイミング図である。以下の説明では簡単のために
偶数ビットデータを奇数ビットデータに対して２行遅ら
せ、１行は２５６ワード、１ワードは１６ビツト、入力
データは１６ビツトの場合について動作を説明をする。
第１図（ｂｌに示すようにアドレス発生回路１０１はカ
ウンター、アドレス変換回路１０２はアドレスの１０ビ
ツト目にいれたインバータ、アドレス切換回路１０３は
マルチプレクサ、一時記憶回路１０４はランダムアクセ
スメモリである。アドレス発生回路１０１から出力され
たアドレスはアドレス変換回路１０２に入力されると同
時にアドレス切換回路１０３の入力端子Ａに入力される
。
ウンター、アドレス変換回路１０２はアドレスの１０ビ
ツト目にいれたインバータ、アドレス切換回路１０３は
マルチプレクサ、一時記憶回路１０４はランダムアクセ
スメモリである。アドレス発生回路１０１から出力され
たアドレスはアドレス変換回路１０２に入力されると同
時にアドレス切換回路１０３の入力端子Ａに入力される
。
一方アドレス変換回路１０２で２行前の偶数ビットデー
タが記憶されているアドレスを示すように変換されたア
ドレスがアドレス切換回路１０３の入力端子Ｂに入力さ
れる。アドレス切換回路１０３はクロック１０８がＯの
時入力端子Ａから入力されたアドレスを、ｌの時入力端
子Ｂから入力されたアドレスをそれぞれ出力し、一時記
憶回路１０４はクロック１０８がＯの時入カデータをア
ドレスで指定された位置に読み込み、ｌの時アドレスで
指定された位置のデータを出力するので、アドレス発生
回路１０１で作られたアドレスが０２００ （１６進）
の場合クロックがＯの時には入力データ１０５のうち奇
数ビットデータは奇数ビット出力データ１０６にそのま
ま出力されると同時に偶数ビットデータは一時記憶回路
１０４のアドレス０２００ （１６進）に記憶され、１
の時にはアドレス変換回路１０２で変換されたアドレス
００００ （１６進）で指定される２行前のデータが偶
数ビット出力データ１０７に出力される。
タが記憶されているアドレスを示すように変換されたア
ドレスがアドレス切換回路１０３の入力端子Ｂに入力さ
れる。アドレス切換回路１０３はクロック１０８がＯの
時入力端子Ａから入力されたアドレスを、ｌの時入力端
子Ｂから入力されたアドレスをそれぞれ出力し、一時記
憶回路１０４はクロック１０８がＯの時入カデータをア
ドレスで指定された位置に読み込み、ｌの時アドレスで
指定された位置のデータを出力するので、アドレス発生
回路１０１で作られたアドレスが０２００ （１６進）
の場合クロックがＯの時には入力データ１０５のうち奇
数ビットデータは奇数ビット出力データ１０６にそのま
ま出力されると同時に偶数ビットデータは一時記憶回路
１０４のアドレス０２００ （１６進）に記憶され、１
の時にはアドレス変換回路１０２で変換されたアドレス
００００ （１６進）で指定される２行前のデータが偶
数ビット出力データ１０７に出力される。
本実施例ではクロックが０の時アドレス切換回路１０３
の出力には入力端子Ａのアドレスが出力されると同時に
一時記憶回路１０４に入°カデータ１０５が書き込まれ
、１の時にはアドレス切換回路１０３の出力には入力端
子Ｂのアドレスが出力されると同時に一時記憶回路１０
４から偶数ビットデータが出力されるが、これに限るも
のではなくクロックの１．０は逆でもよく、一時記憶回
路１０４への書き込みや読み出しの順序は逆でもよい。
の出力には入力端子Ａのアドレスが出力されると同時に
一時記憶回路１０４に入°カデータ１０５が書き込まれ
、１の時にはアドレス切換回路１０３の出力には入力端
子Ｂのアドレスが出力されると同時に一時記憶回路１０
４から偶数ビットデータが出力されるが、これに限るも
のではなくクロックの１．０は逆でもよく、一時記憶回
路１０４への書き込みや読み出しの順序は逆でもよい。
また、一時記憶回路１０４に入力データ１０５を書き込
むときにアドレス発生回路１０１のアドレスを用い、読
み出すときにアドレス変換回路１０２で変換されたアド
レスを用いたが、逆に書き込むときにアドレス変換回路
１０２で変換されたアドレスを用い読み出すときにアド
レス発生回路１０１のアドレスを用いてもよい。
むときにアドレス発生回路１０１のアドレスを用い、読
み出すときにアドレス変換回路１０２で変換されたアド
レスを用いたが、逆に書き込むときにアドレス変換回路
１０２で変換されたアドレスを用い読み出すときにアド
レス発生回路１０１のアドレスを用いてもよい。
実施例２
第３図は本発明の他の実施例のブロック図である。第３
図に於て、アドレス発生回路３０１、アドレス変換回路
３０２、アドレス切換回路３０３、一時記憶回路３０４
、入力データ３０６、クロック３１０は実施例１と同じ
である。本実施例では入力データ３０６から直接分岐し
た奇数ビットデータ３０７と一時記憶回路３０４から出
力された偶数ビットデータ３０８はそのまま出力されず
データ切換回路３０５を通してクロック３１０が０の時
には奇数ビットデータ３０７が、１の時には偶数ビット
データ３０８が出力データ３０９として出力される。デ
ータ切換回路３０５を設けることにより出力データのビ
ット数を実施例１の半分にすることができる。
図に於て、アドレス発生回路３０１、アドレス変換回路
３０２、アドレス切換回路３０３、一時記憶回路３０４
、入力データ３０６、クロック３１０は実施例１と同じ
である。本実施例では入力データ３０６から直接分岐し
た奇数ビットデータ３０７と一時記憶回路３０４から出
力された偶数ビットデータ３０８はそのまま出力されず
データ切換回路３０５を通してクロック３１０が０の時
には奇数ビットデータ３０７が、１の時には偶数ビット
データ３０８が出力データ３０９として出力される。デ
ータ切換回路３０５を設けることにより出力データのビ
ット数を実施例１の半分にすることができる。
本実施例においてもクロックの１．０はアドレス切換回
路３０３や一時記憶回路３０４と同期が取れていれば逆
でもよく、一時記憶回路３０４への書き込みや読み出し
の順序も逆でもよい。
路３０３や一時記憶回路３０４と同期が取れていれば逆
でもよく、一時記憶回路３０４への書き込みや読み出し
の順序も逆でもよい。
実施例３
第４図は本発明の他の実施例のブロック図、第５図はそ
のタイミング図である。第４図においてアドレス発生回
路４０１、アドレス変換回路４０２、アドレス切換回路
４０３、一時記憶回路４０４、入力データ４０６、クロ
ック４０９、偶数ビット出力データ４０８の動作は実施
例１と同じである。本実施例では実施例１で奇数ビット
データが出力されていたタイミング、即ちクロック４０
９がＯの時にラッチ回路４０５に奇数ビットデータを、
一時記憶回路４０４に偶数ビットデータをそれぞれ取り
込み、クロック４０９が１の時一時記憶回路４０４から
偶数ビット出力データ４０８に偶数ビットデータが出力
されると同時にラッチ回路４０５から奇数ビットデータ
が奇数ビット出力データ４０７に出力される。ラッチ回
路４０５を設けることにより奇数ビットデータと２行遅
れた偶数ビットデータを同時に出力することができる。
のタイミング図である。第４図においてアドレス発生回
路４０１、アドレス変換回路４０２、アドレス切換回路
４０３、一時記憶回路４０４、入力データ４０６、クロ
ック４０９、偶数ビット出力データ４０８の動作は実施
例１と同じである。本実施例では実施例１で奇数ビット
データが出力されていたタイミング、即ちクロック４０
９がＯの時にラッチ回路４０５に奇数ビットデータを、
一時記憶回路４０４に偶数ビットデータをそれぞれ取り
込み、クロック４０９が１の時一時記憶回路４０４から
偶数ビット出力データ４０８に偶数ビットデータが出力
されると同時にラッチ回路４０５から奇数ビットデータ
が奇数ビット出力データ４０７に出力される。ラッチ回
路４０５を設けることにより奇数ビットデータと２行遅
れた偶数ビットデータを同時に出力することができる。
本実施例においてもクロックの１，０はアドレス切換回
路４０３や一時記憶回路４０４と同期が取れていれば逆
でもよく、一時記憶回路４０４への書き込みや読み出し
の順序も逆でもよい。
路４０３や一時記憶回路４０４と同期が取れていれば逆
でもよく、一時記憶回路４０４への書き込みや読み出し
の順序も逆でもよい。
実施例４
第６図は本発明の他の実施例のブロック図である。第６
図においてアドレス発生回路６０１、アドレス切換回路
６０４、一時記憶回路６０６．６０７は他の実施例と同
様にカウンター、マルチプレクサ、ランダムアクセスメ
モリであり、アドレス変換回路６０２．６０３はリード
オンメモリである。クロック６１１がＯの時には一時記
憶回路６０６．６０７のアドレス発生回路６０１で示さ
れたアドレスにそれぞれ入力データ６０８の奇数ビット
データ、偶数ビットデータが記憶され、１′の時には一
時記憶回路６０６．６０７のアドレス変換回路６０２．
６０３で変換されたアドレスの奇数ビットデータ、偶数
ビットデータがそれぞれ奇数ビット出力データ６０９、
偶数ビット出力データ６１０に出力される。本実施例の
ように、アドレス変換回路、一時記憶回路をそれぞれ奇
数ビットデータ用、偶数ビットデータ用に設けることに
より、第７図に示すようなデータが入力される順番と出
力される順番が異なる場合や、アドレスの変換が複雑な
場合にも対応できる。
図においてアドレス発生回路６０１、アドレス切換回路
６０４、一時記憶回路６０６．６０７は他の実施例と同
様にカウンター、マルチプレクサ、ランダムアクセスメ
モリであり、アドレス変換回路６０２．６０３はリード
オンメモリである。クロック６１１がＯの時には一時記
憶回路６０６．６０７のアドレス発生回路６０１で示さ
れたアドレスにそれぞれ入力データ６０８の奇数ビット
データ、偶数ビットデータが記憶され、１′の時には一
時記憶回路６０６．６０７のアドレス変換回路６０２．
６０３で変換されたアドレスの奇数ビットデータ、偶数
ビットデータがそれぞれ奇数ビット出力データ６０９、
偶数ビット出力データ６１０に出力される。本実施例の
ように、アドレス変換回路、一時記憶回路をそれぞれ奇
数ビットデータ用、偶数ビットデータ用に設けることに
より、第７図に示すようなデータが入力される順番と出
力される順番が異なる場合や、アドレスの変換が複雑な
場合にも対応できる。
発明の効果
以上の説明から明らかなように、本発明の上記問題を解
決するため、少なくともアドレス発生回路とアドレス変
換回路と一時記憶回路とアドレス切換回路とから成り前
記アドレス発生回路で発生したアドレスと前記アドレス
変換回路で変換されたアドレスとをアドレス切換回路で
切り換えながら前記一時記憶回路からデータを読み出す
ことにより、データの入力時と出力時と一時記憶回路の
アドレスを変えることで千鳥ヘッド用データを再構成す
ることができる回路構成が簡単で、自由度のある千鳥ヘ
ッド用データ生成回路を得ることができる。
決するため、少なくともアドレス発生回路とアドレス変
換回路と一時記憶回路とアドレス切換回路とから成り前
記アドレス発生回路で発生したアドレスと前記アドレス
変換回路で変換されたアドレスとをアドレス切換回路で
切り換えながら前記一時記憶回路からデータを読み出す
ことにより、データの入力時と出力時と一時記憶回路の
アドレスを変えることで千鳥ヘッド用データを再構成す
ることができる回路構成が簡単で、自由度のある千鳥ヘ
ッド用データ生成回路を得ることができる。
第１図（ａ）は本発明の一実施例のブロック図、第１図
（ｂｌは本発明の一実施例の回路図、第２図は本発明の
一実施例のタイミング図、第３図は本発明の他の一実施
例のブロック図、第４図、第５図は本発明の他の一実施
例のブロック図とタイミング図、第６図、第７図は本発
明の他の一実施例のブロック図と印字順を示す説明図、
第８図、第９図は従来の千鳥ヘッド用データ生成回路の
ブロック図とタイミング図である。 １０１．３０１．４０１．６０１・・・・・・アドレス
発生回路、１０２．３０２．４０２．６０２．６０３・
・・・・・アドレス変換回路、１０３．３０３．４０３
．６０４．６０５・・・・・・アドレス切換回路、１０
４．３０４．４０４．６０６．６０７・・・・・・一時
記憶回路、１０５．３０６．４０６．６０８・・・・・
・入力データ、１０８．３１０．４０９．６１１・・・
・・・クロック、１０６．４０７．６０９・・・・・・
奇数ビット出力データ、１０７．４０８．６１０・・・
・・・偶数ビット出力データ、３０５・・・・・・デー
タ切換回路、４０５・・・・・・ラッチ回路、８０１．
８０８・・・・・・データ変換回路、８０３．８１０・
・・・・・シフトレジスタ、８０２．８０９・・・・・
・シリアル−パラレル変換回路、８０４．８１１・・・
・・・駆動回路、８０７・・：・・・偶数ビット用クロ
ック、８１４・・・・・・奇数ビット用クロック。 代理人の氏名 弁理士 中尾敏男 はか１名区 恢 ４Σ 浮 − 第 ２ 図 第５図 第７図
（ｂｌは本発明の一実施例の回路図、第２図は本発明の
一実施例のタイミング図、第３図は本発明の他の一実施
例のブロック図、第４図、第５図は本発明の他の一実施
例のブロック図とタイミング図、第６図、第７図は本発
明の他の一実施例のブロック図と印字順を示す説明図、
第８図、第９図は従来の千鳥ヘッド用データ生成回路の
ブロック図とタイミング図である。 １０１．３０１．４０１．６０１・・・・・・アドレス
発生回路、１０２．３０２．４０２．６０２．６０３・
・・・・・アドレス変換回路、１０３．３０３．４０３
．６０４．６０５・・・・・・アドレス切換回路、１０
４．３０４．４０４．６０６．６０７・・・・・・一時
記憶回路、１０５．３０６．４０６．６０８・・・・・
・入力データ、１０８．３１０．４０９．６１１・・・
・・・クロック、１０６．４０７．６０９・・・・・・
奇数ビット出力データ、１０７．４０８．６１０・・・
・・・偶数ビット出力データ、３０５・・・・・・デー
タ切換回路、４０５・・・・・・ラッチ回路、８０１．
８０８・・・・・・データ変換回路、８０３．８１０・
・・・・・シフトレジスタ、８０２．８０９・・・・・
・シリアル−パラレル変換回路、８０４．８１１・・・
・・・駆動回路、８０７・・：・・・偶数ビット用クロ
ック、８１４・・・・・・奇数ビット用クロック。 代理人の氏名 弁理士 中尾敏男 はか１名区 恢 ４Σ 浮 − 第 ２ 図 第５図 第７図
Claims (6)
- （１）少なくともアドレス発生回路とアドレス変換回路
と一時記憶回路とアドレス切換回路とから成り前記アド
レス発生回路で発生したアドレスと前記アドレス変換回
路で変換されたアドレスとをアドレス切換回路で切り換
えながら前記一時記憶回路からデータを読み出すことを
特徴とする千鳥ヘッド用データ生成回路。 - （２）一時記憶回路が奇数ビットデータ用一時記憶回路
あるいは偶数ビットデータ用一時記憶回路であることを
特徴とする特許請求の範囲第（１）項記載の千鳥ヘッド
用データ生成回路。 - （３）データ切換回路を有することを特徴とする特許請
求の範囲第（１）項記載の千鳥ヘッド用データ生成回路
。 - （４）一時記憶回路が奇数ビットデータ用一時記憶回路
と偶数ビットデータ用一時記憶回路とから成ることを特
徴とする特許請求の範囲第（１）項記載の千鳥ヘッド用
データ生成回路。 - （５）アドレス変換回路がリードオンリーメモリーであ
ることを特徴とする特許請求の範囲第（１）項記載の千
鳥ヘッド用データ生成回路。 - （６）一時記憶回路がランダムアクセスメモリーである
ことを特徴とする特許請求の範囲第（１）項記載の千鳥
ヘッド用データ生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054517A JPS63221045A (ja) | 1987-03-10 | 1987-03-10 | 千鳥ヘツド用デ−タ生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054517A JPS63221045A (ja) | 1987-03-10 | 1987-03-10 | 千鳥ヘツド用デ−タ生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63221045A true JPS63221045A (ja) | 1988-09-14 |
Family
ID=12972840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62054517A Pending JPS63221045A (ja) | 1987-03-10 | 1987-03-10 | 千鳥ヘツド用デ−タ生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63221045A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02279359A (ja) * | 1989-04-21 | 1990-11-15 | Hitachi Koki Co Ltd | ドット印刷装置の制御装置 |
| US6086272A (en) * | 1996-03-26 | 2000-07-11 | Seiko Epson Corporation | Printing apparatus and control method therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831592A (ja) * | 1981-08-18 | 1983-02-24 | Nec Corp | 埋め込み構造半導体レ−ザ |
-
1987
- 1987-03-10 JP JP62054517A patent/JPS63221045A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831592A (ja) * | 1981-08-18 | 1983-02-24 | Nec Corp | 埋め込み構造半導体レ−ザ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02279359A (ja) * | 1989-04-21 | 1990-11-15 | Hitachi Koki Co Ltd | ドット印刷装置の制御装置 |
| US6086272A (en) * | 1996-03-26 | 2000-07-11 | Seiko Epson Corporation | Printing apparatus and control method therefor |
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