JPS5831592A - 埋め込み構造半導体レ−ザ - Google Patents
埋め込み構造半導体レ−ザInfo
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- JPS5831592A JPS5831592A JP12905681A JP12905681A JPS5831592A JP S5831592 A JPS5831592 A JP S5831592A JP 12905681 A JP12905681 A JP 12905681A JP 12905681 A JP12905681 A JP 12905681A JP S5831592 A JPS5831592 A JP S5831592A
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- Japan
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- layer
- current
- buried
- semiconductor laser
- conductivity type
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
- H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching
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- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、埋め込み構造半導体レーザの改良に関する〇
第１図に従来における１ｎＧａＡａＰ／１ｎＰ埋め込み
構造半導体レーザを示すＯ第２図に電流−光出力特性の
一例を示す。この様なレーザにおいて會よ。
構造半導体レーザを示すＯ第２図に電流−光出力特性の
一例を示す。この様なレーザにおいて會よ。
活性層２に流れる電流Ｉｅに比べて、リーク電流ＬＬを
小さくすることが低しきい筐及び高効率を実現する上で
型費となって込る０活性１ｉｉｉの両脇を流れるリーク
電流ＩＬは上側クラッド層（Ｐ−１ｎ）’）４、埋メ込
み層（ｎ−１ｎ）’）？、＠流ブＧＩ７り層（ｐ−Ｉｎ
Ｐ）６． 下側クラッド）＠（ｎ−１ｎＰ）２からな
るｐｎｐｎ構造によって極めて小さく出来るｏしかしｐ
ｕｐａ ｍ造がターンオンすると過大なリーク電流ｌＬ
が訛れるためｐｎｐｎ構造のターンオン電圧を高くする
ことが必要である。このターンオン電圧を高くすること
は各層のキャリア績度を適尚にすることにより容易でお
るｏしかじ纂１図の１Ｇに示す様なゲート電流が流れる
とサイリスタ作用により、ターンオン電圧が極端に低下
する。この様なゲート電流Ｉｏを無くすことは活性層３
と電流ブロック層６の上の境界とを合わせて電流通路を
なくすことによって可能である。しかし実際にゲート電
流１ｏの電流通路のない構造を再現性良く製作すること
は製造技術上はとんど不可能であるＯ すなわち、実際の半導体レーザでは、ゲート電６１１Ｇ
が多かれ少なかれ流れるため半導体レーザの注入電Ｒｔ
−増すにつれゲート電流１ｏが増大し、ｐｎｐｎ構造の
ターンオン電圧が低下する。そして半導体レーザに加わ
る印加電圧がターンオン電圧になりたときｐｎｐｎ構造
がターンオンして過大なリーク電流Ｉ１．が流れるため
、第２図に示す様に光出力が激減する。そのため第２図
に示す様な素子で蝶最高出力が３０”０で約２０ｍＷ、
ｉ度と低かった◎又高温になるほど小さい注入電流でタ
ーンオンするため高温の出力が特に低下する。この様に
従来の埋め込み構造半導体レーザではｐｎｐｎ構造にゲ
ート電流１ｏが流れるとターンオン電圧が低下して低い
注入電流でターンオンするため最高出力が低く、ｖｆに
高温での出力が低下するという欠点を有していた０ 本発明の目的は、ゲート電流１ａが流れてもｐｆｉｐｎ
構造のターンオン電圧が低下せず＊尚出力が高くかつ高
温でも高出力の埋め込み構造中導体レーザを提供する拳
にある。
小さくすることが低しきい筐及び高効率を実現する上で
型費となって込る０活性１ｉｉｉの両脇を流れるリーク
電流ＩＬは上側クラッド層（Ｐ−１ｎ）’）４、埋メ込
み層（ｎ−１ｎ）’）？、＠流ブＧＩ７り層（ｐ−Ｉｎ
Ｐ）６． 下側クラッド）＠（ｎ−１ｎＰ）２からな
るｐｎｐｎ構造によって極めて小さく出来るｏしかしｐ
ｕｐａ ｍ造がターンオンすると過大なリーク電流ｌＬ
が訛れるためｐｎｐｎ構造のターンオン電圧を高くする
ことが必要である。このターンオン電圧を高くすること
は各層のキャリア績度を適尚にすることにより容易でお
るｏしかじ纂１図の１Ｇに示す様なゲート電流が流れる
とサイリスタ作用により、ターンオン電圧が極端に低下
する。この様なゲート電流Ｉｏを無くすことは活性層３
と電流ブロック層６の上の境界とを合わせて電流通路を
なくすことによって可能である。しかし実際にゲート電
流１ｏの電流通路のない構造を再現性良く製作すること
は製造技術上はとんど不可能であるＯ すなわち、実際の半導体レーザでは、ゲート電６１１Ｇ
が多かれ少なかれ流れるため半導体レーザの注入電Ｒｔ
−増すにつれゲート電流１ｏが増大し、ｐｎｐｎ構造の
ターンオン電圧が低下する。そして半導体レーザに加わ
る印加電圧がターンオン電圧になりたときｐｎｐｎ構造
がターンオンして過大なリーク電流Ｉ１．が流れるため
、第２図に示す様に光出力が激減する。そのため第２図
に示す様な素子で蝶最高出力が３０”０で約２０ｍＷ、
ｉ度と低かった◎又高温になるほど小さい注入電流でタ
ーンオンするため高温の出力が特に低下する。この様に
従来の埋め込み構造半導体レーザではｐｎｐｎ構造にゲ
ート電流１ｏが流れるとターンオン電圧が低下して低い
注入電流でターンオンするため最高出力が低く、ｖｆに
高温での出力が低下するという欠点を有していた０ 本発明の目的は、ゲート電流１ａが流れてもｐｆｉｐｎ
構造のターンオン電圧が低下せず＊尚出力が高くかつ高
温でも高出力の埋め込み構造中導体レーザを提供する拳
にある。
本発明によれば、第１導電型の半導体基板と。
この半導体基板の上に形成された第１導電型の下側クラ
ッド層と、この下側り２ツド鳩の上に形成され九ストラ
イプ状の活性層と、この活性層上に形成されかつ第１導
電型と反対の第２導電型を有するストライプ状の上側ク
ラッド層と、活性層の両側に形成されかつ電流ブロック
層の禁制帝暢に比し小さな禁制帯幅を有する第１の牛導
俸層と。
ッド層と、この下側り２ツド鳩の上に形成され九ストラ
イプ状の活性層と、この活性層上に形成されかつ第１導
電型と反対の第２導電型を有するストライプ状の上側ク
ラッド層と、活性層の両側に形成されかつ電流ブロック
層の禁制帝暢に比し小さな禁制帯幅を有する第１の牛導
俸層と。
この第１０半導体層の上でかつ活性層の両側に形成され
九第２導電型の電流ブロック層と、この電流プロクク層
上でかつ上側クラッド層の両側に形成された第１導電屋
の埋め込み層を具備したことを特徴とする埋め込み構造
半導体レーザが潜られる。
九第２導電型の電流ブロック層と、この電流プロクク層
上でかつ上側クラッド層の両側に形成された第１導電屋
の埋め込み層を具備したことを特徴とする埋め込み構造
半導体レーザが潜られる。
以下図面を参照して本発明の詳細な説明する。
第３図は、本発明の一実施例のＩｎＧａＡｓＰ／ｌｎＰ
埋め込み構造中導体レーザの断面図である０図中。
埋め込み構造中導体レーザの断面図である０図中。
３０ｉｊｎ−ＩＢｐ基板、３１は下側クラッド層（ｎ−
１ｎＰ、厚さ〜５４ｍ）、３２は活性層（ノンドープ１
ｎＧａＡｓＰ、厚さ〜０．２ ｐｍ 、１〜１．３μｍ
）、３３は上側クラッド層（ｐ−Ｉｎｐ、厚さ〜２．５
＃ｌｎ）、 ３４ｔｔ＋ヤｙプ層（ｐ−１ｎＧａＡ＠
Ｐ、λ〜１．３μｍ、厚さ〜０．７ｐｍ）、３５はＩｎ
ＧａＡｓＰ層 （ｎまたはｐ型。
１ｎＰ、厚さ〜５４ｍ）、３２は活性層（ノンドープ１
ｎＧａＡｓＰ、厚さ〜０．２ ｐｍ 、１〜１．３μｍ
）、３３は上側クラッド層（ｐ−Ｉｎｐ、厚さ〜２．５
＃ｌｎ）、 ３４ｔｔ＋ヤｙプ層（ｐ−１ｎＧａＡ＠
Ｐ、λ〜１．３μｍ、厚さ〜０．７ｐｍ）、３５はＩｎ
ＧａＡｓＰ層 （ｎまたはｐ型。
厚さ〜０．５μｍ、λ〜１２５声ｍ）ｈａｓは電流ブロ
ック層（ｐ−１ｎｐ、厚さ〜０．５ａｍ）、３７は埋め
込み層（ｎ−ＩｎＰ、厚さ〜２μｍ）３８はｎ−ＩｎＧ
ａＡｓＰ層（厚さ〜ｌＪ１ｍ）、３９はＺｎ拡散層、４
ｏは８ｉ０゜膜、４１はｐ電極ｂ４２Ｆｉｎ電極である
。本実施例においてＬ１上側クラッド層３３．埋め込み
層３７、電流ブロック層３６％ＩｎＧａＡｉＰ層３５゜
下側クラッド層３１からなるｐｎｐｎ構造でもれ電ｆＩ
ＬＩＬを阻止している。従来のｐｎｐｎ構造と異な９、
本実施例のｐｎｐｎ構造ではＩｎＧａＡ＠Ｐ層３５があ
るのが特徴である。ＩｎＧａＡｓ）’層３５があるため
上記ｐｎｐｎ構造の１部分であるｎｐｎ ） ９ ｙジ
メタ４３の利得を非常に小さくすることが出来る０Ｉｎ
ＧａＡｉ層３５は１ｔｆＬプａｙり／ｌｉ） （ｐ−Ｉ
ｎＰ）３６よりも狭い禁制帯幅を有する。そのため％１
ｎＵ−ａＡＩＰ層３５がｎ型の場合には、上記ｎｐｎ
トランジスタ４３のエミッタ注入効率が非常に低下する
ため、それにつれｎｐｎ ）ランジスタ４３の利得も非
常に低下する。一方、 ＩｎＧａＡｓＰ層３５がｐ型の
場合には、 ＩｎＧａＡｓＰ層３５と電流ブロック層
３６の間のへテロ＃壁のためベース横送効率が非常に低
下するためそれにつれｎｐｎ ）ランジスタ４３の利得
も非常に低下する０すなわち１ｎＧａＡｉｆ’層３５が
ｎ型およびｐ型いずれの場合にも、ｎｐｎ）ランジスメ
４３の利得は非常に低下する九め１図中のゲート電流Ｉ
Ｑが流れても本実施例のｐｎｐｎ構造のターンオン電圧
は低下しない。従って各１−のキャリア濃度を適当にし
て、ターンオン電圧を３〜４■程直に高くすることによ
夕、＊用的な注入電流領域でｐｎｐｎ構造がターンオン
せずに、ここｔｔＩすれるリーク電ｍ１ｔｔｔｉとんど
零にすることが出来る。この様Ｋｐｎｐｎ構造を流れる
無効電流がほとんど無いため非常に高出力及び鋪温動作
が可能な埋め込み傅造牛導体レーザが得られる。
ック層（ｐ−１ｎｐ、厚さ〜０．５ａｍ）、３７は埋め
込み層（ｎ−ＩｎＰ、厚さ〜２μｍ）３８はｎ−ＩｎＧ
ａＡｓＰ層（厚さ〜ｌＪ１ｍ）、３９はＺｎ拡散層、４
ｏは８ｉ０゜膜、４１はｐ電極ｂ４２Ｆｉｎ電極である
。本実施例においてＬ１上側クラッド層３３．埋め込み
層３７、電流ブロック層３６％ＩｎＧａＡｉＰ層３５゜
下側クラッド層３１からなるｐｎｐｎ構造でもれ電ｆＩ
ＬＩＬを阻止している。従来のｐｎｐｎ構造と異な９、
本実施例のｐｎｐｎ構造ではＩｎＧａＡ＠Ｐ層３５があ
るのが特徴である。ＩｎＧａＡｓ）’層３５があるため
上記ｐｎｐｎ構造の１部分であるｎｐｎ ） ９ ｙジ
メタ４３の利得を非常に小さくすることが出来る０Ｉｎ
ＧａＡｉ層３５は１ｔｆＬプａｙり／ｌｉ） （ｐ−Ｉ
ｎＰ）３６よりも狭い禁制帯幅を有する。そのため％１
ｎＵ−ａＡＩＰ層３５がｎ型の場合には、上記ｎｐｎ
トランジスタ４３のエミッタ注入効率が非常に低下する
ため、それにつれｎｐｎ ）ランジスタ４３の利得も非
常に低下する。一方、 ＩｎＧａＡｓＰ層３５がｐ型の
場合には、 ＩｎＧａＡｓＰ層３５と電流ブロック層
３６の間のへテロ＃壁のためベース横送効率が非常に低
下するためそれにつれｎｐｎ ）ランジスタ４３の利得
も非常に低下する０すなわち１ｎＧａＡｉｆ’層３５が
ｎ型およびｐ型いずれの場合にも、ｎｐｎ）ランジスメ
４３の利得は非常に低下する九め１図中のゲート電流Ｉ
Ｑが流れても本実施例のｐｎｐｎ構造のターンオン電圧
は低下しない。従って各１−のキャリア濃度を適当にし
て、ターンオン電圧を３〜４■程直に高くすることによ
夕、＊用的な注入電流領域でｐｎｐｎ構造がターンオン
せずに、ここｔｔＩすれるリーク電ｍ１ｔｔｔｉとんど
零にすることが出来る。この様Ｋｐｎｐｎ構造を流れる
無効電流がほとんど無いため非常に高出力及び鋪温動作
が可能な埋め込み傅造牛導体レーザが得られる。
本実施例の埋め込み構造半導体レーザの製造法ｔ−１１
ｆｉ＊に述べる。まずｎ−Ｉｎ）’４＃１３Ｇ上に下側
クラッド層３１．活性層３２．上側クラツド層３３キヤ
ツプ層３４ｔ−液相エビタキシャル技術等倉用いて形成
する。次に８ｉ（Ｊ、膜等を２２７としたホトエツチン
グによりキャップ層３４上−クラツド層３３％活性層３
２をスト２イブ化する０この時、第３図の様に下−クラ
ッド層３１で必らずしもエツチングを止める必要はな（
ｎ−１ｎＰｍ［３０ま姉層３５．電處ブロックノー３６
％埋め込み層３７ｎ−１ｎＧａＡｓＰ層３８を形成する
成長の際、キャップ層３５の上に８１０．膜を形成しス
トライプの両側にのみ成Ｉｋを行なわせる０その後Ｓｔ
Ｕ、膜４ＯｋｃＶＤ法及びホトエツチング法を用いて形
成しＺｎ拡１ｆｋｍ３９ｐＩＩ極４１．ｎ電極４２會形
成するＯ 最後に本発明が有する特徴を要約するとリーク電流に極
めて小さな、高出方及び高温動作が可能な埋め込み構造
半導体レーザが得られることである０
ｆｉ＊に述べる。まずｎ−Ｉｎ）’４＃１３Ｇ上に下側
クラッド層３１．活性層３２．上側クラツド層３３キヤ
ツプ層３４ｔ−液相エビタキシャル技術等倉用いて形成
する。次に８ｉ（Ｊ、膜等を２２７としたホトエツチン
グによりキャップ層３４上−クラツド層３３％活性層３
２をスト２イブ化する０この時、第３図の様に下−クラ
ッド層３１で必らずしもエツチングを止める必要はな（
ｎ−１ｎＰｍ［３０ま姉層３５．電處ブロックノー３６
％埋め込み層３７ｎ−１ｎＧａＡｓＰ層３８を形成する
成長の際、キャップ層３５の上に８１０．膜を形成しス
トライプの両側にのみ成Ｉｋを行なわせる０その後Ｓｔ
Ｕ、膜４ＯｋｃＶＤ法及びホトエツチング法を用いて形
成しＺｎ拡１ｆｋｍ３９ｐＩＩ極４１．ｎ電極４２會形
成するＯ 最後に本発明が有する特徴を要約するとリーク電流に極
めて小さな、高出方及び高温動作が可能な埋め込み構造
半導体レーザが得られることである０
第１図は従来の１ｎＧａＡｓＰ／ＩｎＰ埋め込み構造半
導体レーザの断面図である。第２図は従来のＩｎＧａＡ
ｓＰ／ｌｎｌ’埋め込み構造半導体レーザの電流−光出
力Ｉ時性の一例でちる。第３図は本発明の一実施例のｌ
ｎ Ｇ ａ Ａ ｓ Ｐ／ Ｉ ｎ Ｐ埋め込み構造
半導体レーザの断面図である。 図中、ｌ・・・・・・ｎ−１ｎＰ基板、２・・・・・・
下１１Ｊｔｌクラッド層、３・・・・・・活性１−１４
・・・・・・上側クラッドノー、５・・・・・・キャッ
プ層、６・・・・・・電流ブロック；−１７・旧・・埋
め込み層、８−−−−−−ｎ−１ｎＱａＡｓＰ ）Ｊ、
９・・団・Ｚ１１拡散層１１０°−−−−−８ｉＯ冨膜
、１１°°゛・−・ｐ側電極、１２・・・・−ｎ側電極
、３０・・・・・・ｎ−ＩｎＰ基板、３１・・・・・・
下側クラッド層、３２・旧−・活性層％ ３３・・・・
・・上側クラッド層、３４・・・−・・キャップ層、３
５・・・・・・ＩｎＧａＡｓＰ層、３６・・・・・・電
流１１１９層、３７・・・・−・埋め込み層、３８−−
ｎ−１ｎＧａＡｓＰ Ｍｌ、 ３９・・・・・・Ｚ
ｎ拡散層、４ｏ・・・・・・８ｉ０．膜、４１・・・・
・・ｐ［Ｌ ４ｚ・・・・・・ｎ電極、４３・・・・・
・ｌ１ｌｐｎ ）ランジスタである。 第１ 図 ０ １００ ２００電
流 （党Ａ） 第２図 第３図
導体レーザの断面図である。第２図は従来のＩｎＧａＡ
ｓＰ／ｌｎｌ’埋め込み構造半導体レーザの電流−光出
力Ｉ時性の一例でちる。第３図は本発明の一実施例のｌ
ｎ Ｇ ａ Ａ ｓ Ｐ／ Ｉ ｎ Ｐ埋め込み構造
半導体レーザの断面図である。 図中、ｌ・・・・・・ｎ−１ｎＰ基板、２・・・・・・
下１１Ｊｔｌクラッド層、３・・・・・・活性１−１４
・・・・・・上側クラッドノー、５・・・・・・キャッ
プ層、６・・・・・・電流ブロック；−１７・旧・・埋
め込み層、８−−−−−−ｎ−１ｎＱａＡｓＰ ）Ｊ、
９・・団・Ｚ１１拡散層１１０°−−−−−８ｉＯ冨膜
、１１°°゛・−・ｐ側電極、１２・・・・−ｎ側電極
、３０・・・・・・ｎ−ＩｎＰ基板、３１・・・・・・
下側クラッド層、３２・旧−・活性層％ ３３・・・・
・・上側クラッド層、３４・・・−・・キャップ層、３
５・・・・・・ＩｎＧａＡｓＰ層、３６・・・・・・電
流１１１９層、３７・・・・−・埋め込み層、３８−−
ｎ−１ｎＧａＡｓＰ Ｍｌ、 ３９・・・・・・Ｚ
ｎ拡散層、４ｏ・・・・・・８ｉ０．膜、４１・・・・
・・ｐ［Ｌ ４ｚ・・・・・・ｎ電極、４３・・・・・
・ｌ１ｌｐｎ ）ランジスタである。 第１ 図 ０ １００ ２００電
流 （党Ａ） 第２図 第３図
Claims (1)
- 第１導電型の半導体基板と、この半導体基板の上に形成
された第１導電型の下側クラッド層と、この下側クラッ
ド層の上に形成されたストライプ状の活性層と、この活
性層の上に形成されかつ前記第１導電型と反対の第２導
電型を有するストライプ状の上側クラッド層と、前記活
性層の両側に形成され電流ブロック層の禁制帯幅に比し
小さな禁制帯幅を有する第１の半導体層と、この第１の
半導体層の上でかつ前記活性層の両側に形成された第２
導電型の電流ブロックＬ−と、この電流ブロック層の上
でかつ前記上側クラッド層の両側に形成され九第１導電
型の埋め込み層とを具備したことｔ−特徴とする埋め込
み構造半導体レーザ〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12905681A JPS5831592A (ja) | 1981-08-18 | 1981-08-18 | 埋め込み構造半導体レ−ザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12905681A JPS5831592A (ja) | 1981-08-18 | 1981-08-18 | 埋め込み構造半導体レ−ザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831592A true JPS5831592A (ja) | 1983-02-24 |
| JPS6243357B2 JPS6243357B2 (ja) | 1987-09-12 |
Family
ID=14999991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12905681A Granted JPS5831592A (ja) | 1981-08-18 | 1981-08-18 | 埋め込み構造半導体レ−ザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831592A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126885A (ja) * | 1983-12-13 | 1985-07-06 | Matsushita Electric Ind Co Ltd | 半導体発光装置 |
| JPS61182089A (ja) * | 1985-02-07 | 1986-08-14 | 富士ゼロックス株式会社 | 文字処理方法およびその装置 |
| JPS61190993A (ja) * | 1985-02-19 | 1986-08-25 | Sharp Corp | 半導体レ−ザ素子の製造方法 |
| JPS61204994A (ja) * | 1985-03-08 | 1986-09-11 | Fujitsu Ltd | 半導体発光装置 |
| JPS6260285A (ja) * | 1985-09-10 | 1987-03-16 | Sharp Corp | 半導体レ−ザ素子 |
| JPS6276583A (ja) * | 1985-09-12 | 1987-04-08 | Agency Of Ind Science & Technol | 半導体レ−ザ |
| JPS62200783A (ja) * | 1986-02-28 | 1987-09-04 | Hitachi Ltd | 半導体装置 |
| JPS63221045A (ja) * | 1987-03-10 | 1988-09-14 | Matsushita Electric Ind Co Ltd | 千鳥ヘツド用デ−タ生成回路 |
| US6350629B1 (en) | 1998-09-02 | 2002-02-26 | Nec Corporation | Optical semiconductor device having active layer and carrier recombination layer different from each other |
-
1981
- 1981-08-18 JP JP12905681A patent/JPS5831592A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126885A (ja) * | 1983-12-13 | 1985-07-06 | Matsushita Electric Ind Co Ltd | 半導体発光装置 |
| JPS61182089A (ja) * | 1985-02-07 | 1986-08-14 | 富士ゼロックス株式会社 | 文字処理方法およびその装置 |
| JPS61190993A (ja) * | 1985-02-19 | 1986-08-25 | Sharp Corp | 半導体レ−ザ素子の製造方法 |
| JPS61204994A (ja) * | 1985-03-08 | 1986-09-11 | Fujitsu Ltd | 半導体発光装置 |
| JPS6260285A (ja) * | 1985-09-10 | 1987-03-16 | Sharp Corp | 半導体レ−ザ素子 |
| JPS6276583A (ja) * | 1985-09-12 | 1987-04-08 | Agency Of Ind Science & Technol | 半導体レ−ザ |
| JPS62200783A (ja) * | 1986-02-28 | 1987-09-04 | Hitachi Ltd | 半導体装置 |
| JPS63221045A (ja) * | 1987-03-10 | 1988-09-14 | Matsushita Electric Ind Co Ltd | 千鳥ヘツド用デ−タ生成回路 |
| US6350629B1 (en) | 1998-09-02 | 2002-02-26 | Nec Corporation | Optical semiconductor device having active layer and carrier recombination layer different from each other |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6243357B2 (ja) | 1987-09-12 |
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