JPS62200783A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62200783A JPS62200783A JP4177386A JP4177386A JPS62200783A JP S62200783 A JPS62200783 A JP S62200783A JP 4177386 A JP4177386 A JP 4177386A JP 4177386 A JP4177386 A JP 4177386A JP S62200783 A JPS62200783 A JP S62200783A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- ingaasp
- semiconductor
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 230000000903 blocking effect Effects 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 11
- 239000007791 liquid phase Substances 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 240000002329 Inga feuillei Species 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000035936 sexual power Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
ＩｎＧａＡｓＰを用いた接合の特長を活用した半導体装
置に係わり、特に信頼性の高（、Ｌ’ｒＬｌ＜Ａ傷ｙｊ
ｒ＜’ｔｈ ’！ −１モ’ｌ ｌ二ｆｌ’ｌ
ｔ Ｓ 。
置に係わり、特に信頼性の高（、Ｌ’ｒＬｌ＜Ａ傷ｙｊ
ｒ＜’ｔｈ ’！ −１モ’ｌ ｌ二ｆｌ’ｌ
ｔ Ｓ 。
ＩｎＧａＡｓ １層を用いた半導体装置としては、１μ
ｍ帯で発振する長波長半導体レーザがある。すなわち、
長波長半導体レーザの埋込み層に適用した例で、この埋
込層は電流阻止層としての機能を持ち、ＴｎＧａＡｓ
１を用いることにより横モード制御を容易にしたとの報
告が昭和５９年春季応用物理学関係連合講演会講演予稿
集ｉｐ−Ｍ−２（ｐ。
ｍ帯で発振する長波長半導体レーザがある。すなわち、
長波長半導体レーザの埋込み層に適用した例で、この埋
込層は電流阻止層としての機能を持ち、ＴｎＧａＡｓ
１を用いることにより横モード制御を容易にしたとの報
告が昭和５９年春季応用物理学関係連合講演会講演予稿
集ｉｐ−Ｍ−２（ｐ。
１９１）に示されている。しかし、ＩｎＧａＡｓＰ層を
用いた接合については検討されていなかった。
用いた接合については検討されていなかった。
本発明の目的は、ＩｎＧａＡｓＰ層を用いた接合による
ｎｐｎ型またｐｎｐ型構造を活用した半導体装置トラン
ジスタの電流増幅率や１１流阻ＩＥ能を制御するととも
に、充分な信頼性を確保することにある。
ｎｐｎ型またｐｎｐ型構造を活用した半導体装置トラン
ジスタの電流増幅率や１１流阻ＩＥ能を制御するととも
に、充分な信頼性を確保することにある。
上記目的を達成するためには組成や厚み管を最適化すれ
ば良い。本発明においては厚みを１μｍ以下とし、また
、Ｉｎ（ｉａＡｓＰ層の組成がそのエネルギーバンド幅
が１．２ｅＶ未満である時は素子特性が経時的急速に劣
化するのに対して、エネルギーバンド幅が１．２ｅＶか
ら１．４ｅＶになる組成を用いることにより充分な信頼
性が得られることが明らかになった。たとえば、上記本
発明のＩｎＧａＡｓＰ層を用いることにより、ｎｐｎ型
またはｐｎｐ型トランジスタの電流増幅率が低下し、半
導体レーザの埋込み層として用いた場合、埋込み層を通
して流れる漏れ電流を減少させることができ、かつ経時
特性が安定であった。
ば良い。本発明においては厚みを１μｍ以下とし、また
、Ｉｎ（ｉａＡｓＰ層の組成がそのエネルギーバンド幅
が１．２ｅＶ未満である時は素子特性が経時的急速に劣
化するのに対して、エネルギーバンド幅が１．２ｅＶか
ら１．４ｅＶになる組成を用いることにより充分な信頼
性が得られることが明らかになった。たとえば、上記本
発明のＩｎＧａＡｓＰ層を用いることにより、ｎｐｎ型
またはｐｎｐ型トランジスタの電流増幅率が低下し、半
導体レーザの埋込み層として用いた場合、埋込み層を通
して流れる漏れ電流を減少させることができ、かつ経時
特性が安定であった。
ｎｐｎ型またはｐｎｐ型構造の接合を形成する半導体層
もしくは該接合の多層膜の中間層にあたるｐ型またはｎ
型層をＩｎＧａＡｓＰ層で形成することにより、トラン
ジスタ構造を有する該接合の電流増幅率が小さくなり、
漏れ電流が減少する。これは、ＩｎＧａＡｓＰ層の少数
キャリアの寿命がＩｎＰに較べ小さいことによる。また
、このＩｎＧａＡｓＰ層の組成を、そのエネルギーバン
ド幅が１．２ｅＶ から１．４ｅＶ になるようにする
ことにより、エネルギーバンド幅が大きく、かつ組成が
ＩｎＰに近くなるため、接合の結晶学的安定性が向上し
て急速な劣化を防止できると推定される。
もしくは該接合の多層膜の中間層にあたるｐ型またはｎ
型層をＩｎＧａＡｓＰ層で形成することにより、トラン
ジスタ構造を有する該接合の電流増幅率が小さくなり、
漏れ電流が減少する。これは、ＩｎＧａＡｓＰ層の少数
キャリアの寿命がＩｎＰに較べ小さいことによる。また
、このＩｎＧａＡｓＰ層の組成を、そのエネルギーバン
ド幅が１．２ｅＶ から１．４ｅＶ になるようにする
ことにより、エネルギーバンド幅が大きく、かつ組成が
ＩｎＰに近くなるため、接合の結晶学的安定性が向上し
て急速な劣化を防止できると推定される。
なお、上記漏れ電流の減少が、トランジスタや半導体レ
ーザのしきい電流値を低くして、使い易いものにする。
ーザのしきい電流値を低くして、使い易いものにする。
以下１本発明の詳細な説明する。
実施例１
本発明を半導体レーザの埋め込み層に用いた場合の実施
例を第１図を用いて説明する１図１はｎ型ＩｎＰ基板上
に構成した半導体レーザの断面図を表わしている６本実
施例に示した構造は、ｎ型基板上にＩｎＧａＡｓＰ活性
層、ｐ型層ｎＰ層を液相成長法にて形成した後、幅１層
ｍｖｉ度の幅の活性層を残したメサストライプを形成す
る。その後、メサの両側にｐ型層ｎＧｉＡｓＰ層２．ｐ
５ＩｎＰ層３゜ｎ型ＩｎＰＭ４を液相成長法にて形成し
、続いて全面にｐ型層 ｎ Ｐ層、ｐ型層ｎＧａＡｓＰ
層を成長することにより得られる。ここでｐ型１０Ｇａ
ＡｓＰ層２の厚みは平担部で０ 、１〜０ 、５ ｐ
ｍ ＋ Ｐ型ＺｎＰ層３は０．２〜０．５７ｚｍ、ｎ型
層ｎＰ層４は０．３〜０．６μｍ、ｐ型層ｎＰ層５は１
、５−３ ｐ ｍ 。
例を第１図を用いて説明する１図１はｎ型ＩｎＰ基板上
に構成した半導体レーザの断面図を表わしている６本実
施例に示した構造は、ｎ型基板上にＩｎＧａＡｓＰ活性
層、ｐ型層ｎＰ層を液相成長法にて形成した後、幅１層
ｍｖｉ度の幅の活性層を残したメサストライプを形成す
る。その後、メサの両側にｐ型層ｎＧｉＡｓＰ層２．ｐ
５ＩｎＰ層３゜ｎ型ＩｎＰＭ４を液相成長法にて形成し
、続いて全面にｐ型層 ｎ Ｐ層、ｐ型層ｎＧａＡｓＰ
層を成長することにより得られる。ここでｐ型１０Ｇａ
ＡｓＰ層２の厚みは平担部で０ 、１〜０ 、５ ｐ
ｍ ＋ Ｐ型ＺｎＰ層３は０．２〜０．５７ｚｍ、ｎ型
層ｎＰ層４は０．３〜０．６μｍ、ｐ型層ｎＰ層５は１
、５−３ ｐ ｍ 。
Ｐ型層ｎＧａＡｓＰ層６は０．２〜０．４ｐｍである。
本実施例によれば、層４１層３２層２．および基板１に
よってｎｐｎ型構造が構成され、中間層のｐ型層にＩｎ
ＧａＡｓＰ層を有する。これらの層は活性層の領域外に
電流が流れることを阻止する電流阻止層として働く。こ
のように、電流阻止層の一部にＩｎＧａＡｓＰ層を用い
ることにより、より安定に電流を阻止することができる
。これは、ｎｐｎ型トランジスタ構造において、ベース
となる中間層（ｐ型層）内にＩｎＧａＡｓＰ層を導入し
た場合、ＩｎＧａＡｓＰ層の小数キャリアの寿命がＩｎ
Ｐの場合に比べ小さいため、トランジスタの電流増幅率
が小さくなることによる６本発明においては、このＩ
ｎ Ｇ ａ Ａ ｓ Ｐ層２のエネルギーバンド幅を１
．２ｅＶ以上することを特徴としている。このＩｎＧａ
ＡｓＰ層２の組成を変化させ、半導体レーザの信頼性を
試験した結果を第２図に示す、第２図は、強制加速劣化
試験（１００℃、２００ｍＡの動作条件）において室温
でのしきい電流値の変化を動作時間に対して示している
。第２図に中に示すように、エネルギーバンド幅１．１
５ｅＶ、および１．１ａＶの組成のＩｎＧａＡｓＰ層２
を有する素子は短時間で急速にしきい電流値が増加して
いる。これは、埋込み層の劣化による漏れ電流の増加に
よる。この劣化の程度はエネルギーバンド幅の狭い１．
１ ｅＶ の場合。
よってｎｐｎ型構造が構成され、中間層のｐ型層にＩｎ
ＧａＡｓＰ層を有する。これらの層は活性層の領域外に
電流が流れることを阻止する電流阻止層として働く。こ
のように、電流阻止層の一部にＩｎＧａＡｓＰ層を用い
ることにより、より安定に電流を阻止することができる
。これは、ｎｐｎ型トランジスタ構造において、ベース
となる中間層（ｐ型層）内にＩｎＧａＡｓＰ層を導入し
た場合、ＩｎＧａＡｓＰ層の小数キャリアの寿命がＩｎ
Ｐの場合に比べ小さいため、トランジスタの電流増幅率
が小さくなることによる６本発明においては、このＩ
ｎ Ｇ ａ Ａ ｓ Ｐ層２のエネルギーバンド幅を１
．２ｅＶ以上することを特徴としている。このＩｎＧａ
ＡｓＰ層２の組成を変化させ、半導体レーザの信頼性を
試験した結果を第２図に示す、第２図は、強制加速劣化
試験（１００℃、２００ｍＡの動作条件）において室温
でのしきい電流値の変化を動作時間に対して示している
。第２図に中に示すように、エネルギーバンド幅１．１
５ｅＶ、および１．１ａＶの組成のＩｎＧａＡｓＰ層２
を有する素子は短時間で急速にしきい電流値が増加して
いる。これは、埋込み層の劣化による漏れ電流の増加に
よる。この劣化の程度はエネルギーバンド幅の狭い１．
１ ｅＶ の場合。
より顕著である。これに対し、１．２ｅＶのＩｎＧａＡ
ｓＰ層を有する素子の場合、しきい電流値の増加は少な
く、２０時間を経ても安定なｌｊＪ作が得られている６
以上のように、本発明による１、２ａＶ以上のバンド幅
を有するＩｎＧａＡｓＰ ＷＪを持つｎｐｎ型構造を電
流阻止層とすることにより、トランジスタ動作による漏
れ電流が小さく、かつ安定した動作が得られる埋込み型
半導体レーザが実現できる。
ｓＰ層を有する素子の場合、しきい電流値の増加は少な
く、２０時間を経ても安定なｌｊＪ作が得られている６
以上のように、本発明による１、２ａＶ以上のバンド幅
を有するＩｎＧａＡｓＰ ＷＪを持つｎｐｎ型構造を電
流阻止層とすることにより、トランジスタ動作による漏
れ電流が小さく、かつ安定した動作が得られる埋込み型
半導体レーザが実現できる。
なお、本実施例はｎ型ＩｎＰ基板１のＬにＩｎＧａＡｓ
Ｐ層２を用いたが、ＩｎＧａＡｓＰ層は層３と層４の間
、あるいは層４と層５の間に用いても良く。
Ｐ層２を用いたが、ＩｎＧａＡｓＰ層は層３と層４の間
、あるいは層４と層５の間に用いても良く。
また複数の場所に用いても良い。層３と層４の間にＩｎ
ＧａＡｓＰ層を用いる場合、ｐ型、ｎ型のどちらでも良
く、層４と層５の間の場合はｎ型を用いる。
ＧａＡｓＰ層を用いる場合、ｐ型、ｎ型のどちらでも良
く、層４と層５の間の場合はｎ型を用いる。
ｎ型を用いた場合には、層３１層４． ）ＰＪ５により
形成されるｐｎｐ型構造の中間層であるｎ型層中にＩｎ
ＧａＡｓＰ層を有することになる。
形成されるｐｎｐ型構造の中間層であるｎ型層中にＩｎ
ＧａＡｓＰ層を有することになる。
本実施例において、４元埋込み層のエネルギーバンド幅
を変化させ、’ １００℃、２００ｍＡの条件下で２時
間動作させた後に、しきい電流値が初期の値の何倍にな
ったかを示す電流増加率（経時後のしきい電流値／初期
のしきい電流値）と４元埋込み層のエネルギーバンド幅
の関係を第３図に示す、電流増加率が大きい程、半導体
レーザが急速に劣化していることを示し、電流増加率が
１の場合には、素子の劣化が生じていないことを示す。
を変化させ、’ １００℃、２００ｍＡの条件下で２時
間動作させた後に、しきい電流値が初期の値の何倍にな
ったかを示す電流増加率（経時後のしきい電流値／初期
のしきい電流値）と４元埋込み層のエネルギーバンド幅
の関係を第３図に示す、電流増加率が大きい程、半導体
レーザが急速に劣化していることを示し、電流増加率が
１の場合には、素子の劣化が生じていないことを示す。
第３図および第２図かられかるように、エネルギーバン
ド幅が１．２ａＶ未満となると、劣化が生じかつ、その
エネルギーバンド幅が狭い程劣化の程度は大きい。これ
に対して１本発明に示したように、エネルギーバンド幅
を１．２ａＶ以上にした場合、劣化はほとんど生じない
。なおエネルギーバンド幅が１．４ａＶ以上のＩｎＧａ
Ａｓ Ｍ！を形成することはできず、この上限の１．４
θＶまで電流増加率は１であった。
ド幅が１．２ａＶ未満となると、劣化が生じかつ、その
エネルギーバンド幅が狭い程劣化の程度は大きい。これ
に対して１本発明に示したように、エネルギーバンド幅
を１．２ａＶ以上にした場合、劣化はほとんど生じない
。なおエネルギーバンド幅が１．４ａＶ以上のＩｎＧａ
Ａｓ Ｍ！を形成することはできず、この上限の１．４
θＶまで電流増加率は１であった。
実施例２
第４図に本発明を用いたｎ’ｐｎ型トランジスタの一実
施例を示す、ｎ型層ｎＰ基＠２１の上にベースとなるＰ
−ＩｎＧａＡｓＰ （Ｅｇ＞ １ 、２ ｓ Ｖ）
２２ 。
施例を示す、ｎ型層ｎＰ基＠２１の上にベースとなるＰ
−ＩｎＧａＡｓＰ （Ｅｇ＞ １ 、２ ｓ Ｖ）
２２ 。
コレクタとなるｎ−ＩｎＰＪ１２３を成長し、各層に電
極２４を設けることにより、ペテロ接合バイポーラトラ
ンジスタが形成できる。ここで１本発明により、ベース
となるｐ −ＩｎＧａＡｓＰ層２２の厚みは０．１〜０
．３μｍ、また、その組成は本発明によりエネルギーバ
ンド幅１．２ａＶ以上とした。
極２４を設けることにより、ペテロ接合バイポーラトラ
ンジスタが形成できる。ここで１本発明により、ベース
となるｐ −ＩｎＧａＡｓＰ層２２の厚みは０．１〜０
．３μｍ、また、その組成は本発明によりエネルギーバ
ンド幅１．２ａＶ以上とした。
本実施例に示したトランジスタは、実施例１に示した半
導体レーダの埋込み領域を用いて、構成することができ
、半導体レーザと同一基板上に形成することができろ。
導体レーダの埋込み領域を用いて、構成することができ
、半導体レーザと同一基板上に形成することができろ。
また、ベースのエネルギーバンド幅を１．２ ｅ Ｖ〜
１．４ｅＶにしたことにより。
１．４ｅＶにしたことにより。
実施例１に示した半導体レーザの場合と同様に。
長時間安定な動作を実現できた。
本発明は、第４図に示したｎｐｎ型トランジスタ以外に
、ｐｎｐ型トランジスタに対しても同様に適用できる。
、ｐｎｐ型トランジスタに対しても同様に適用できる。
実施例３
第５図を用いて説明する。
ｐ型ＩｎＰ基板１上にＩｎＧａＡｓＰ活性層およびｎ型
層ｎＰ層を液相成長法にて形成した後、幅１μｍのメサ
ストライプを形成する。
層ｎＰ層を液相成長法にて形成した後、幅１μｍのメサ
ストライプを形成する。
続いてメサの両側にｐ型ＩｎＧａＡｓＰ ２ 、 ｎ型
層ｎＰ層４を液相成長法にて成長した後、全面にｐ型層
ｎＰ層を成長する。ここで各層の膜厚は実施例１と同様
である。
層ｎＰ層４を液相成長法にて成長した後、全面にｐ型層
ｎＰ層を成長する。ここで各層の膜厚は実施例１と同様
である。
この場合においても、実施例１の結果と同様に経時劣化
のない半導体レーザが得られた。
のない半導体レーザが得られた。
実施例４
上記実施例の他、本発明の要旨にもとず〈実施例は多数
であり、それらの主なものについて、基板および半導体
各層を形成する材料を表１に示した。
であり、それらの主なものについて、基板および半導体
各層を形成する材料を表１に示した。
なお、表１で第１層、第２層・・・は基板上に積層して
接合を形成する各半導体層の順序を意味し、例えば、第
１図の場合には第１層は層２、第２層は層３、第３層は
層４、第４層は層５である。
接合を形成する各半導体層の順序を意味し、例えば、第
１図の場合には第１層は層２、第２層は層３、第３層は
層４、第４層は層５である。
なお、上記実施例においては、ＩｎＧａＡｓＰ層２の厚
みを０．１〜０．５μｍとした。この厚みを１μｍ以上
としても同様の効果が得られるが、埋込み成長の容易さ
の点で１μｍ以下の薄い層の方が有利である。
みを０．１〜０．５μｍとした。この厚みを１μｍ以上
としても同様の効果が得られるが、埋込み成長の容易さ
の点で１μｍ以下の薄い層の方が有利である。
また、本発明は、上記実施例以外の半導体装置全般に適
用できる。
用できる。
本発明によれば、しきい電流値が小さく、かつ動作時間
に伴なってこれが変化しない横車−モード半導体レーザ
など、信頼性の高い半導体装置が得られるという効果が
あり、各種電子装置の信頼性の向上が期待される。
に伴なってこれが変化しない横車−モード半導体レーザ
など、信頼性の高い半導体装置が得られるという効果が
あり、各種電子装置の信頼性の向上が期待される。
第１図は本発明の実施例１の埋込み半導体レーザの断面
図、第２図は実施例１に示した素子を動作させた場合の
しきい電流値の時間変化を示す図、第３図は電流増加率
とＩｎＧａＡｓＰのエネルギーバンド幅の関係を示す図
、第４図は実施例２を説明する図、および第５図は実施
例３を説明する図であ机 １．２１・・・基板、２，３．４および５・・・半導体
層２２・・・ベース、２３・・・コレクタ、２４・・・
電極。
図、第２図は実施例１に示した素子を動作させた場合の
しきい電流値の時間変化を示す図、第３図は電流増加率
とＩｎＧａＡｓＰのエネルギーバンド幅の関係を示す図
、第４図は実施例２を説明する図、および第５図は実施
例３を説明する図であ机 １．２１・・・基板、２，３．４および５・・・半導体
層２２・・・ベース、２３・・・コレクタ、２４・・・
電極。
Claims (1)
- 【特許請求の範囲】 １、ｐｎｐ型もしくはｎｐｎ型構造の接合を少なくとも
有する半導体装置において、該接合を形成する半導体層
の全てもしくは一部がＩｎＧａＡｓＰでなる半導体装置
。 ２、ｐｎｐ型またはｎｐｎ型構造の接合を含む電流阻止
層を少なくとも有する半導体レーザ装置において、該接
合を構成する半導体層の全部もしくは一部がＩｎＧａＡ
ｓＰでなる半導体レーザ装置。 ３、上記ｐｎｐ型もしくはｎｐｎ型構造の接合の中間層
であるｎ型もしくはｐ型層を形成する半導体層の全部も
しくは一部が、ＩｎＧａＡｓＰでなる特許請求の範囲第
１項記載の半導体装置。 ４、上記ｐｎｐ型もしくはｎｐｎ型構造の接合の中間層
であるｎ型もしくはｐ型層を形成する半導体層の全部も
しくは一部がＩｎＧａＡｓＰでなる特許請求の範囲第２
項記載の半導体レーザ装置。 ５、上記ＩｎＧａＡｓＰ層のバンド幅が１．２〜１．４
ｅＶである特許請求の範囲第１もしくは３項記載の半導
体レーザ装置。 ６、上記ＩｎＧａＡｓＰ層のバンド幅が１．２〜１．４
ｅＶである特許請求の範囲第２もしくは４項記載の半導
体レーザ装置。 ７、上記接合の上記中間層以外の層の半導体がＩｎＰ、
ＩｎＧａＰもしくはＩｎＡｓＰの少なくとも一つである
特許請求の範囲第３もしくは５項に記載の半導体装置。 ８、上記接合の上記中間層以外の層の半導体がＩｎＰ、
ＩｎＧａＰもしくはＩｎＡｓＰの少なくとも一つである
特許請求の範囲第２もしくは６項に記載の半導体レーザ
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041773A JPH0821751B2 (ja) | 1986-02-28 | 1986-02-28 | 半導体装置 |
| US06/850,685 US4841536A (en) | 1985-04-12 | 1986-04-11 | Semiconductor laser devices |
| US07/325,123 US4905057A (en) | 1985-12-18 | 1989-03-17 | Semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041773A JPH0821751B2 (ja) | 1986-02-28 | 1986-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62200783A true JPS62200783A (ja) | 1987-09-04 |
| JPH0821751B2 JPH0821751B2 (ja) | 1996-03-04 |
Family
ID=12617700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041773A Expired - Lifetime JPH0821751B2 (ja) | 1985-04-12 | 1986-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821751B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665612A (en) * | 1994-08-08 | 1997-09-09 | Electronics And Telecommunications Research Institute | Method for fabricating a planar buried heterostructure laser diode |
| JP2013214648A (ja) * | 2012-04-03 | 2013-10-17 | Sumitomo Electric Device Innovations Inc | 光半導体素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763882A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Manufacture of semiconductor laser |
| JPS5831592A (ja) * | 1981-08-18 | 1983-02-24 | Nec Corp | 埋め込み構造半導体レ−ザ |
-
1986
- 1986-02-28 JP JP61041773A patent/JPH0821751B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763882A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Manufacture of semiconductor laser |
| JPS5831592A (ja) * | 1981-08-18 | 1983-02-24 | Nec Corp | 埋め込み構造半導体レ−ザ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665612A (en) * | 1994-08-08 | 1997-09-09 | Electronics And Telecommunications Research Institute | Method for fabricating a planar buried heterostructure laser diode |
| JP2013214648A (ja) * | 2012-04-03 | 2013-10-17 | Sumitomo Electric Device Innovations Inc | 光半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821751B2 (ja) | 1996-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4905057A (en) | Semiconductor devices | |
| JPS62200783A (ja) | 半導体装置 | |
| JPS61284987A (ja) | 半導体レ−ザ素子 | |
| JPS58142574A (ja) | トランジスタ | |
| US5280182A (en) | Resonant tunneling transistor with barrier layers | |
| US4841536A (en) | Semiconductor laser devices | |
| JPH04309278A (ja) | 半導体レーザ | |
| US4750025A (en) | Depletion stop transistor | |
| JPS59124183A (ja) | 発光半導体装置 | |
| US6518076B2 (en) | Semiconductor laser device and manufacturing method of the same | |
| JP2738040B2 (ja) | 半導体発光装置 | |
| JPH03196573A (ja) | 半導体装置 | |
| JP2666841B2 (ja) | アバランシェ型半導体受光素子の製造方法 | |
| JPH01281785A (ja) | 半導体レーザおよびその製造方法 | |
| JPS63211785A (ja) | 多重量子井戸型光双安定半導体レ−ザ | |
| JPS63169086A (ja) | 埋込型半導体レ−ザの製造方法 | |
| JPS62279688A (ja) | 半導体レ−ザ素子の製造方法 | |
| JPH05299771A (ja) | 半導体レーザダイオード | |
| JPH0430758B2 (ja) | ||
| JPS61161774A (ja) | ダイオ−ド | |
| JPS59148382A (ja) | 注入形レ−ザの製造方法 | |
| JPS62244186A (ja) | 半導体素子 | |
| JPS63220588A (ja) | 半導体レ−ザ | |
| JPS62217690A (ja) | 半導体発光装置及びその製造方法 | |
| JPS6320390B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |