JPH03196573A

JPH03196573A - 半導体装置

Info

Publication number: JPH03196573A
Application number: JP33505989A
Authority: JP
Inventors: Kazuo Nakazato; 和郎中里; Toru Nakamura; 徹中村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-12-26
Filing date: 1989-12-26
Publication date: 1991-08-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は半導体装置に係り、特に電子波動の干渉効果を
利用した半導体装置に関する。

【従来の技術】

従来、電子の位相を外部ポテンシャルにより直接制御し
得る半導体装置として、ニス・ダツク、エム・アール・
メロ−、ニス・パンジョパジャ。アール・ノーレン、エム・パジリ、エム・ミラーアール
・ライフエンバーガー著、フィジカル・レビュー・レタ
ーズ第５５巻、２３４４ページ、１９８５年（Ｓ、Ｄａ
ｔｔａ、　Ｍ、Ｒ，Ｍｅｌｌｏｃｈ、　Ｓ、Ｂａｎｄｙ
ｏｐａｄｈｙａｙ、　Ｒ。Ｎｏｒｅｎ、　Ｍ、Ｖａｚｉｒｉ、　Ｍ、Ｍｉｌｌｅｒ
　ａｎｄ　Ｒ，Ｒｅｉｆｅｎｂｅｒｇｅｒ。Ｐｈｙｓｉｃａｌ　Ｒｅｖｉｅｗ　Ｌｅｔｔｅｒｓ、　
Ｖｏｌｕｍｅ　５５．　ｐ、２３４４＋１９８５）及び
ニス・パンジョパジャ、ニス°ダッタ、エム・アール・
メロー著、スーパーラティシズアンドマイクロストラク
チャーズ、第２巻、５３９ページ、１９８６年（Ｓ、Ｂ
ａｎｄｙｏｐａｄｈｙａｙ、　Ｓ、Ｄａｔｔａａｎｄ　
Ｍ、Ｒ，Ｍｅｌｌｏｃｈ、　５ｕｐｅｒｌａｔｔｉｃｅ
ｓ　ａｎｄ　Ｍｉｃｒｏｓｔｒ−ｕｃｔｕｒｅｓ、　Ｖ
ｏｌ、２．　ｐ、５３９．１９８６）に記載されている
装置が知られている。第２図にその構造を示す。第２図において、ソース１８がら注入された電子はＡｌ
ＧａＡｓ！１３．１５．１７よりなる電位障壁で凹まれ
たＧａＡｓ層１４．１６を通リドレイン１９に到達する
。この時、ゲート電極２０に加えられた電位は上下のＧ
ａＡ！層１４．１６で異なる電位を与える。このため、
上下の経路を通った電子の位相に差が生じ、ドレイン側
で電子波動の干渉が起こる。この干渉による出力電流は
わずかなゲート電位の差で変化するためこの半導体装置
は高速で作動し、低消費電力である。

【発明が解決しようとする課題）上記の電子の位相を制御する半導体装置では、印加され
た電位をいかに有効に位相差に変換するかの効率が重要
である。しかしながら、上記従来技術は、ゲートに加え
らえた電位が上下の経路に分散されるため印加電位を有
効に働かせることができないこと、上層のＧａＡｓ層】
６をエピタキシャル成長により形成する時ＧａＡｓＪ５
１４とＡＩＧａＡｓＷＪ１５の境界で結晶性が悪くなる
こと等の問題があった。更に、上下の経路を通る電子の位相差が電子のエネルギ
ーに依存するため、電子のエネルギーが幅広い分布を持
つと位相差が平均化されて干渉効果が打ち消されてしま
うという問題があった。以下、この点について詳しく述
べる。波数ｋを持つ電子のエネルギーＥはＥ＝ｈ”ｋ”／２ｒｎ−ｑＶ　　　　　　（１）で与え
られる。ここにｈはブランク定数を２πで割った値、ｍ
は電子の質量、ｑは電子電荷量の絶対値、■は電位であ
る。非弾性散乱が無視できるとき、電子のエネルギーは
保存される。このため、電位が変化すれば電子の波数が
変化する。式（１）％式％（２）エネルギーＥを持つ電子の位相は波数を電子経路で積分
することにより与えられる。 φ＝／　　ｋ　ｄｘ　　　　　　　　　　　（３）従っ
て、２つの経路を通ってくる電子の位相差は次により与
えられる。 δφ（Ｅ）”／ｃ　　　ｍＥ＋ｑＶ　　／ｈｄｘ　　（
４）ここにＣは２つ経路から構成される積分ループを意
味する。電子のエネルギーが単一とするならば２つの経
路の位相差に伴い干渉が起こり、ドレインにおける電流
■。は次式のようになる。ＩＤ：Ｉｏｃ　ｏ　ｓ２（δφ（Ｅ）／２）　　　（５
）ＧａＡｓ、　Ｓｉ等の半導体定数を用いるとドレイン
電流はゲート電圧１ｍＶの変化でＯからＩ。まで変化し
高速で低消費電力の機能素子をつくることができる。しかしながら、式（５）は単一のエネルギーの電子に対
して成り立つ式で、電子のエネルギーが分布を持つとド
レイン電流はそれぞれの和で与えられるようになる。ｒ　Ｔｌ＝　Ｉ　ｏｆ　ｃｏｓ”（δφ（Ｅ）／２）ｆ
（Ｅ）　ｄＥ　　（６）ここにｆ　（Ｅ）はエネルギー
Ｅの電子の分布関数である。式（４）に示されるように
位相差δφ（Ｅ）は電子のエネルギーＥに依存するため
、電子のエネルギーに分布があると干渉効果が平均化さ
れ、ドレイン電流の電位■依存性が弱くなる。ソースか
ら注入された電子は熱平衡状態に近く、はぼ−様なエネ
ルギーの電子からなる。このため、電子の波動性による
干渉効果は平均化により著しく弱められ、ゲート電位で
ドレイン電流を制御するのはほとんど不可能である。本発明の目的は、外部電位による電子の位相変調効率を
向上させた半導体装置を提供することにある。

【課題を解決するための手段】

上記目的は、（１）同一の位相を持つ電子を通過させる
ための第１の電子経路と、該電子を分割して通過させる
ための複数の第２の電子経路と、該複数の第２の電子経
路のそれぞれに異なる電位を与える手段と、該第２の電
子経路を通過した電子を重畳させ、干渉させるための第
３の電子経路とを有する半導体装置において、上記第１
の電子経路に電子のエネルギーを特定の値に限定するた
めの手段を設けたことを特徴とする半導体装置、（２）
上記電子のエネルギーを特定の値に限定するための手段
は、２つの電位障壁により挾まれた量子井戸で形成され
ていることを特徴とする請求項１記載の半導体装置、（
３）上記第３の電子経路に電子のエネルギーを特定の値
に限定するための手段をさらに設けたことを特徴とする
請求項１記載の半導体装置により達成される。電子の干渉効果を有効に引き出すため、本発明では電子
のエネルギーを特定の値に限定する手段を内部に形成す
る方法を用いた。電子のエネルギーを制御する方法とし
ては例えば共鳴トンネル現象を利用する。第３図に共鳴
トンネル現象の原理を示す。第３図（Ａ）に示すように
２つの電位障壁ではさまれた領域（以下、量子井戸と呼
ぶ）を形成する。量子井戸の幅ｄが充分狭いと、量子井
戸内に形成される電子束縛状態の固有エネルギーが離散
的になり、その状態数も少なくなる。この量子井戸の固
有エネルギーＥｎはおおよそ次で与えられる。Ｅｎ＝：ｈ”π２ｎ２／（２ｍｄ”）　　　　　　　（
７）ここに、ｎは１以上の整数、ｄは量子井戸の輻であ
る。この量子井戸に外から電子を入射させると、はとんどの
エネルギーで電子は反射されるが、固有エネルギーＥ０
と同一エネルギーの電子に対しては共鳴現象により反射
されず、第３図（Ｂ）に示すように透過率が１に近くま
で大きくなる。

【作用】

上式によるなら、量子井戸の＠ｄを選ぶことにより、所
望のエネルギーを有する電子のみを透過させることがで
きる。このため特定のエネルギーの電子のみを選ぶこと
ができ、前記の平均化による弊害を取り除く事ができ、
ゲート電位による位相変調による干渉効果を最大限に引
き出すことができる。またソース、ドレイン、ゲートの
配置を工夫することにより、各経路の電位差を大きくす
る事ができる。これにより、わずかな入力電位差で出力
電流を大きく変化させることができ、トランジスタの増
幅率を著しく向上させ、高速なデバイスを作る事ができ
る。［実施例］実施例１本発明の第１の例の半導体装置を第１図に示す。ＡｌＧａＡｓ層４．６及びＧａＡｓ層５１５よりなる共
鳴トンネル現象を起こす量子井戸を装置の上部に設け、
ソース１２から出た電子を上から下に流す。特定のエネ
ルギーを持つ電子のみが量子井戸を透過し、２つのゲー
ト電極１０．１１の間のＧａＡｓ層３を通過する時に位
相が変調される。これらは基板側のｎ型ＧａＡｓ層２で
干渉効果を引き起こす。本実施例では半絶縁性ＧａＡｓ
基板１上に、濃度２Ｘ　１０”７ｃｍｆｆ、厚さ５００
ｎＩ！１の高濃度ｎ型不純物Ｓｉを含むｎ型ＧａＡｓ１
２、厚さ５００ｎｍのＧａＡｓ層３、厚さ５ｎｍの　Ａ
ｌｏ、　ａＧａｏ、　Ｊｓの組成のＡｌＧａＡｓ層４．
厚さ２０ｎｍのＧａＡｓ層５、厚さ５ｎｍのＡＩＯ，ａ
Ｇａｏ、　７ＡＳの組成のＡｌＧａＡｓ層６、濃度２Ｘ
ｌＯ′ｓ／ｃ１１）、厚さ５０ｎｍの高濃度ｎ型不純物
Ｓｉを含むｎ型ＧａＡｓＷＪ７を成長させた。凸部島の
大きさは１３ｒ＋ｍＸ１３ｒ＋ｍである。以下、第４図に従い本発明の第１の実施例の製造工程を
詳しく述べる。第４図（Ａ）二手絶縁性ＧａＡｓ基板１上に５分子線エ
ピタキシャル（ＭＢＥ）法により、濃度２　Ｘ　１０”
　”　７０ｍ３、厚さ５００ｎｍの高濃度ｎ型不純物Ｓ
ｉを含むｎ型ＧａＡｓ層２、厚さ５００ｎｍのＧａＡｓ
層３、厚さ５ｎｍのＡｌｏ、　３Ｇａｏ、　７Ａｓの組
成のＡｌＧａＡｓ層４、厚さ２０ｎｍのＧａＡｓ層５、
厚さ５ｒ＋ｍのＡＩＯ，ａＧａｏ、　７Ａｓの組成のＡ
ｌＧａＡｓ層６゜濃度２Ｘ　１０”／ｃｍ’、厚さ５０
ｎｍの高濃度ｎ型不純物Ｓｉを含むｎ型ＧａＡｓ層７を
、成長温度６００℃で、順次エピタキシャル成長させる
。その後全面にホトレジスト３２を塗布し、パターニン
グした後、　Ａ１層３３を直接成膜する。第４図（Ｂ）：ホトレジストを除去してパターニングし
た部分のみＡ１層３３を残す。Ａｌｌをマスクにしてｎ
型ＧａＡｓ層７、ＧａＡｓ層５，３、ＡｌＧａＡｓ層６
．４を５００ｒｖドライエツチングする。この後、Ａｌ
ｌ　３３を除去した後、全面に厚さ５０ｎｍのＳｉＯ□
膜９を形成する。第４図（Ｃ）：凸部より約１μｍ大きなホトレジスト３
４のパターンをリソグラフィ技術により形成した後、全
面にホトレジスト３５を塗布し平坦な表面にする。第４図（Ｄ）：ホトレジスト３５．３４を０２雰囲気中
でスパッタエツチングし、５ｉｎ２膜９の頭を露出する
。この後、ＳｉＯ□膜９をドライエツチングして凸部の表
面のみ除去する。第４図（Ｅ）：ホトレジストを除去した後、全面に＾ｕ
Ｇｅ／Ｎｉ／Ａｕ膜３６を成膜する。この後、通常のりソグラフィ技術を用いてＡｕＧｅ／Ｎ
ｉ／Ａｕ膜３６をパターニングして第１図の構造が得ら
れる。本実施例の半導体装置は、外部電位による電子の位相変
調効率が向上し、高速度性に優れ、低消費電力であり、
多値メモリの可能性を得ることができた。実施例２本発明の第２の例は第５図（Ａ）に示すように平面パタ
ーンでリング状の電子経路２１を形成した半導体装置で
ある。それぞれの経路上にはゲート電極１０．１１が設
けられる。また電子を特定のエネルギーに限定するため
の手段として量子井戸がソース１８．　　ドレイン１９
の双方の電極の下に設けられる。第５図（Ｂ）は同図（
Ａ）のＩビ断面図、第５図（Ｃ）は同図（Ａ）の■■′
断面図である。量子井戸は第５図（Ｃ）に示すＡｌＧａＡｓ層４．６及
びＧａＡｓ層５により構成される。本発明では２つ経路
が電気的に分離されるため、電子の位相を大きく変調す
ることができる。本実施例では半絶縁性ＧａＡｓ基板１上に、濃度２　Ｘ
　１０１８／ｃｍ３．厚さ５００ｎｍの高濃度ｎ型不純
物Ｓｉを含むｎ型層、ＩＡｓ層２、厚さ１１００ｎのＧ
ａＡｓ層２６、厚さ５ｎｍのＡｌｏ、　５Ｇａｏ、　Ｊ
ｓの組成のＡｌＧａＡｓ層２７、厚さ１３ｎｖａのＧａ
Ａｓ層３．厚さ５ｎｒｎのＡｌｏ、　３Ｇａｏ、　？Ａ
Ｓの組成のＡｌＧａＡｓ層４、厚さ　２０ｎｍのＧａＡ
ｓ層５、厚さ５ｎＩｌｌのＡｌｏ、　５Ｇａｏ、　７Ａ
ｓの組成のＡｌＧａＡｓ層６、濃度２Ｘ１０”７０ｍ、
厚さ５０ｎ１１の高濃度ｎ型不純物Ｓｉを含むｎ型Ｇａ
Ａｓ層７を成長させた。電子経路２１の幅は１３ｎｍ、
ゲート電極１０．１１の幅は３００ｎｍである。第９図は、本実施例で作成した半導体装置のドレイン電
流−ゲート電圧の特性図である。ここにεは２つの電子
経路の長さのアンバランス度を表わす量で次式で与えら
れる。Ｅ＝（２つの電子経路の差）／（ゲート電極の長さ） ε＝０、すなわち２つの電子経路の長さが等しいとき、
波形の山と谷の比は、１００以上、ｔ）０．５のとき１
０以上とれることが分かる。さらに第２、第３の山と谷
の比も十分大きく、理想的なスイッチング特性を得るこ
とができた。第８図に、比較のため、第２図に示した従来の半導体装
置のドレイン電流−ゲート電圧の特性図を示す。ｉ＝ｏ
のときの波形の山と谷の比は、約５であり、２つの電子
経路のアンバランスが起こるとこの比は１に近くなりス
イッチング特性は著しく悪くなる。本実施例の半導体装置は、従来のそれより外部電位によ
る電子の位相変調効率を１桁以上向上することができ、
１０倍以上の高速度性、１００倍以上の低消費電力、多
値メモリの可能性を得ることができた。実施例３本発明の第３の例は、第６図に示すように、２つの電子
経路を、エミツタ層２８、Ｐ型ベースＷＪ２９、コレク
タ層３１よりなるＮＰＮトランジスタと、エミツタ層２
８、Ｐ型ベース層３０、コレクタＭ３１よすなるＮＰＮ
）−ランジスタとで形成し、電位による位相変調をＰ型
ベース層２９．３０で行うものである。エミツタ層２８、コレクタＭ３１は、それぞれソース領
域、ドレイン領域を介してソース１８、ドレイン１９の
双方の電極と接続される。本構造は実施例２と同様に作
製した。ただし第５図（Ｃ）に示すＧａＡｓ層３に濃度
Ｉ　Ｘ　１０ｉｓ／ｃｍ３のＮ型層をイオン注入法によ
り形成してエミツタ層２８とコレクタ層３１とし、同じ
くイオン注入法により濃度Ｉ　Ｘ　１０”７ｃｍ３のＰ
型層を形成してＰ型ベース層２９．３０とする、。ＡｌＧａＡｓ層４、ＧａＡｓ層５　、　ＡｌＧａＡｓ！
　６はソース領域、ドレイン領域を形成し、この領域が
電子のエネルギーを特定の値に限定するための領域とな
る。この装置はドレイン電流をドレイン電圧に依存しな
いようにできることが特徴である。実施例４本発明の第４の例は、第７図に示すように、基板に垂直
方向に形成された量子井戸でなく、電子経路２１の一部
に平面パターンによりＡｌＧａＡｓ層３７．３９、Ｇａ
Ａｓ層３８からなる量子井戸を形成したものである。第
５図（Ｃ）に示すＧａＡｓ層３をドライエツチングし、
高精度のリソグラフィー技術を用い、選択的にＧａＡｌ
Ａｓ層３７．３９を溝に成長させることにより形成する
ことができる。なお、以上の実施例ではＧａＡｓ／ＡｌＧａＡｓヘテロ
接合を用いたが、　Ｓｉ／５ｉＧｅへテロ接合や不純物
超格子構造にも適用することができる。［発明の効果］本発明により、外部電位による電子の位相変調効率を１
桁以上向上することができ、スイッチング振幅を１桁小
さくすることができた。このため１０倍高速で消費電力
を１／１００に低くすることができた。

【図面の簡単な説明】

第１図は本発明の第１の実施例の半導体装置の断面図、
第２図は従来の構造の半導体装置の断面図、第３図は共
鳴トンネル効果を説明するための。エネルギー図と電子の透過率と電子エネルギーの関係を
示す図、第４図は第１図に示した半導体装置を製造する
工程図、第５図（Ａ）は本発明の第２の実施例の半導体
装置の平面パターン図、第５図（Ｂ）は同図（Ａ）のＩ
−１’での断面図、第５図（Ｃ）は同図（Ａ）のｎ−ｍ
’での断面図、第６図は本発明の第３の実施例の半導体
装置の平面図、第７図は本発明の第４の実施例の半導体
装置の平面図、第８図は従来の半導体装置のドレイン電
流ゲート電圧特性図、第９図は第１図に示した半導体装
置のドレイン電流ゲート電圧特性図である。１・・・半絶縁性ＧａＡｓ基板２．７−　ｎ型ＧａＡｓ層３．５．１４．１６．２６．３Ｂ−ＧａＡｓ層４．６．
１３．１５．１７．３７．３９−ＡＩＧａＡｓ層９・・
・５ｉｎ２膜１０．１１．２０・・・ゲート電極１２．１８・・・ソース１９・・・ドレイン２１・・・電子経路２８・・・エミッタ暦２９．３０・・・ｐ型ベース層３１・・・コレクタ層３２．３４．３５・・・ホトレジスト３３・・・Ａｌ暦３６−　ＡｕＧｅ／Ｎ　ｉ／Ａｕ膜

Claims

【特許請求の範囲】１、同一の位相を持つ電子を通過させるための第１の電
子経路と、該電子を分割して通過させるための複数の第
２の電子経路と、該複数の第２の電子経路のそれぞれに
異なる電位を与える手段と、該第２の電子経路を通過し
た電子を重畳させ、干渉させるための第３の電子経路と
を有する半導体装置において、上記第１の電子経路に電
子のエネルギーを特定の値に限定するための手段を設け
たことを特徴とする半導体装置。２、上記電子のエネルギーを特定の値に限定するための
手段は、２つの電位障壁により挾まれた量子井戸で形成
されていることを特徴とする請求項１記載の半導体装置
。３、上記第３の電子経路に電子のエネルギーを特定の値
に限定するための手段をさらに設けたことを特徴とする
請求項１記載の半導体装置。