JPH11261156A - 半導体レーザ及びその製造方法 - Google Patents
半導体レーザ及びその製造方法Info
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- JPH11261156A JPH11261156A JP6238998A JP6238998A JPH11261156A JP H11261156 A JPH11261156 A JP H11261156A JP 6238998 A JP6238998 A JP 6238998A JP 6238998 A JP6238998 A JP 6238998A JP H11261156 A JPH11261156 A JP H11261156A
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Abstract
(57)【要約】
【課題】 高温・高出力動作における埋め込み層への漏
れ電流が小さく、且つ、低閾値、高効率動作、高速変調
が可能な半導体レーザ及びその製造方法を提供する。 【解決手段】 第１導電型のクラッド層１２と、クラッ
ド層１２上に形成された活性層１４と、活性層１４上に
形成された第２導電型のクラッド層１６とを有し、少な
くとも活性層１４及びクラッド層１６によりメサストラ
イプが構成されており、メサストライプの両側にＩｎＡ
ｌＡｓ酸化層よりなる埋め込み層２２が形成されてい
る。
れ電流が小さく、且つ、低閾値、高効率動作、高速変調
が可能な半導体レーザ及びその製造方法を提供する。 【解決手段】 第１導電型のクラッド層１２と、クラッ
ド層１２上に形成された活性層１４と、活性層１４上に
形成された第２導電型のクラッド層１６とを有し、少な
くとも活性層１４及びクラッド層１６によりメサストラ
イプが構成されており、メサストライプの両側にＩｎＡ
ｌＡｓ酸化層よりなる埋め込み層２２が形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、光通信、光インタ
コネクションなどに用いられる半導体レーザ及びその製
造方法に関する。
コネクションなどに用いられる半導体レーザ及びその製
造方法に関する。
【０００２】
【従来の技術】発振効率の温度依存性が少なく、高温・
高出力動作が可能で、且つ、高速動作が可能な半導体レ
ーザは、レーザ駆動回路の簡略化、温度制御の不要な動
作環境を実現できるなどの様々な利点があり、光モジュ
ールの製造コストの低減、幅広い分野での応用などの面
からその実現が期待されている。
高出力動作が可能で、且つ、高速動作が可能な半導体レ
ーザは、レーザ駆動回路の簡略化、温度制御の不要な動
作環境を実現できるなどの様々な利点があり、光モジュ
ールの製造コストの低減、幅広い分野での応用などの面
からその実現が期待されている。
【０００３】現在光通信の分野において用いられている
半導体レーザは、活性層をクラッド層で挟んだメサスト
ライプの両側に電流ブロック層を備えた埋め込み構造が
一般的である。優れた温度特性を有する半導体レーザを
実現するためには、活性層自体の温度特性を改善するこ
とのみならず、高温・高出力まで漏れ電流が増加しない
埋め込み層をも実現することが必要である。
半導体レーザは、活性層をクラッド層で挟んだメサスト
ライプの両側に電流ブロック層を備えた埋め込み構造が
一般的である。優れた温度特性を有する半導体レーザを
実現するためには、活性層自体の温度特性を改善するこ
とのみならず、高温・高出力まで漏れ電流が増加しない
埋め込み層をも実現することが必要である。
【０００４】埋め込み構造を有する従来の半導体レーザ
について、図１５を用いて詳細に説明する。図１５
（ａ）は、埋め込み層として、ｐｎｐｎ接合のサイリス
タ構造を有するものである。ｎ形の半導体基板１００上
には、ｎ形のクラッド層１０２と、活性層１０４と、ｐ
形のクラッド層１０６とが形成されている。クラッド層
１０２、活性層１０４、クラッド層１０６は、メサ形状
に加工されており、メサストライプの両脇には、ｐ形の
埋め込み層１０８と、ｎ形の埋め込み層１１０とが形成
されている。クラッド層１０６及び埋め込み層１１０上
には、ｐ+形のコンタクト層１１４が形成されている。
半導体基板の他方の面側にはｎ型電極１１６が、コンタ
クト層１１４上にはｐ型電極１１８が形成されている。
このように、図１５（ａ）に示す半導体レーザでは、コ
ンタクト層１１４から埋め込み層１１０、１０８を介し
て半導体基板１００に至る領域にｐｎｐｎ接合が形成さ
れている。ｐ型電極１１８に高電位を印加する半導体レ
ーザの動作状態では、埋め込み層１０８と埋め込み層１
１０との間の接合が逆バイアスされ、この結果ｐｎ接合
分離が達成される。これにより、ｐ型電極１１８側から
流れ込む電流を埋め込み層１０８、１１０によりブロッ
クし、電流狭窄を実現している。
について、図１５を用いて詳細に説明する。図１５
（ａ）は、埋め込み層として、ｐｎｐｎ接合のサイリス
タ構造を有するものである。ｎ形の半導体基板１００上
には、ｎ形のクラッド層１０２と、活性層１０４と、ｐ
形のクラッド層１０６とが形成されている。クラッド層
１０２、活性層１０４、クラッド層１０６は、メサ形状
に加工されており、メサストライプの両脇には、ｐ形の
埋め込み層１０８と、ｎ形の埋め込み層１１０とが形成
されている。クラッド層１０６及び埋め込み層１１０上
には、ｐ+形のコンタクト層１１４が形成されている。
半導体基板の他方の面側にはｎ型電極１１６が、コンタ
クト層１１４上にはｐ型電極１１８が形成されている。
このように、図１５（ａ）に示す半導体レーザでは、コ
ンタクト層１１４から埋め込み層１１０、１０８を介し
て半導体基板１００に至る領域にｐｎｐｎ接合が形成さ
れている。ｐ型電極１１８に高電位を印加する半導体レ
ーザの動作状態では、埋め込み層１０８と埋め込み層１
１０との間の接合が逆バイアスされ、この結果ｐｎ接合
分離が達成される。これにより、ｐ型電極１１８側から
流れ込む電流を埋め込み層１０８、１１０によりブロッ
クし、電流狭窄を実現している。
【０００５】また、図１５（ｂ）は、埋め込み層として
高抵抗半導体層を有するものである。ｎ形の半導体基板
１００上には、ｎ形のクラッド層１０２と、活性層１０
４と、ｐ形のクラッド層１０６とが形成されている。ク
ラッド層１０２、活性層１０４、クラッド層１０６は、
メサ形状に加工されており、メサストライプの両脇に
は、高抵抗半導体よりなる埋め込み層１１２が形成され
ている。クラッド層１０６及び埋め込み層１１２上に
は、ｐ+形のコンタクト層１１４が形成されている。半
導体基板の他方の面側にはｎ型電極１１６が、コンタク
ト層１１４上にはｐ型電極１１８が形成されている。こ
のように、図１５（ｂ）に示す半導体レーザでは、埋め
込み層に高抵抗半導体層を用いることにより埋め込み層
内に流れる電流をブロックし、電流狭窄を実現してい
る。
高抵抗半導体層を有するものである。ｎ形の半導体基板
１００上には、ｎ形のクラッド層１０２と、活性層１０
４と、ｐ形のクラッド層１０６とが形成されている。ク
ラッド層１０２、活性層１０４、クラッド層１０６は、
メサ形状に加工されており、メサストライプの両脇に
は、高抵抗半導体よりなる埋め込み層１１２が形成され
ている。クラッド層１０６及び埋め込み層１１２上に
は、ｐ+形のコンタクト層１１４が形成されている。半
導体基板の他方の面側にはｎ型電極１１６が、コンタク
ト層１１４上にはｐ型電極１１８が形成されている。こ
のように、図１５（ｂ）に示す半導体レーザでは、埋め
込み層に高抵抗半導体層を用いることにより埋め込み層
内に流れる電流をブロックし、電流狭窄を実現してい
る。
【０００６】
【発明が解決しようとする課題】しかしながら、図１５
（ａ）に示す従来の半導体レーザでは、高出力時にサイ
リスタが導通し、或いは、漏れ電流が増加することがあ
り、高出力時において光出力が飽和しやすかった。ま
た、コンタクト層１１４と埋め込み層１０８との間を埋
め込み層１１０により完全に分離することは困難なた
め、コンタクト層１１４−埋め込み層１０８−半導体基
板１００を介して漏れ電流が流れ、光出力が飽和するこ
ともあった。また、サイリスタ構造のｐｎ接合が寄生容
量として作用するため、高速変調が困難であった。
（ａ）に示す従来の半導体レーザでは、高出力時にサイ
リスタが導通し、或いは、漏れ電流が増加することがあ
り、高出力時において光出力が飽和しやすかった。ま
た、コンタクト層１１４と埋め込み層１０８との間を埋
め込み層１１０により完全に分離することは困難なた
め、コンタクト層１１４−埋め込み層１０８−半導体基
板１００を介して漏れ電流が流れ、光出力が飽和するこ
ともあった。また、サイリスタ構造のｐｎ接合が寄生容
量として作用するため、高速変調が困難であった。
【０００７】また、図１５（ｂ）に示す従来の半導体レ
ーザでは、高抵抗半導体層により電流狭窄はある程度達
成できるものの、高抵抗半導体層は絶縁体ではないため
高抵抗半導体層中のトラップ準位を介した漏れ電流が流
れることがあり、十分な電流狭窄手段ではなかった。本
発明の目的は、高温・高出力動作においても埋め込み層
への漏れ電流が小さく、且つ、低閾値、高効率動作、高
速変調が可能な半導体レーザ及びその製造方法を提供す
ることにある。
ーザでは、高抵抗半導体層により電流狭窄はある程度達
成できるものの、高抵抗半導体層は絶縁体ではないため
高抵抗半導体層中のトラップ準位を介した漏れ電流が流
れることがあり、十分な電流狭窄手段ではなかった。本
発明の目的は、高温・高出力動作においても埋め込み層
への漏れ電流が小さく、且つ、低閾値、高効率動作、高
速変調が可能な半導体レーザ及びその製造方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】上記目的は、第１導電型
の第１のクラッド層と、前記第１のクラッド層上に形成
された活性層と、前記活性層上に形成された第２導電型
の第２のクラッド層とを有し、少なくとも前記活性層及
び前記第２のクラッド層によりメサストライプが構成さ
れており、前記メサストライプの両側にＩｎＡｌＡｓ酸
化層よりなる埋め込み層が形成されていることを特徴と
する半導体レーザによって達成される。埋め込みストラ
イプ型の半導体レーザにおいて、埋め込み層を、絶縁体
であるＩｎＡｌＡｓ酸化層によって構成すれば、サイリ
スタ構造や高抵抗半導体層により埋め込み層を形成する
従来の半導体レーザと比較して、漏れ電流や寄生抵抗を
大幅に低減することができる。これにより、低閾値、高
効率動作、高速変調が可能な半導体レーザを構成するこ
とができる。
の第１のクラッド層と、前記第１のクラッド層上に形成
された活性層と、前記活性層上に形成された第２導電型
の第２のクラッド層とを有し、少なくとも前記活性層及
び前記第２のクラッド層によりメサストライプが構成さ
れており、前記メサストライプの両側にＩｎＡｌＡｓ酸
化層よりなる埋め込み層が形成されていることを特徴と
する半導体レーザによって達成される。埋め込みストラ
イプ型の半導体レーザにおいて、埋め込み層を、絶縁体
であるＩｎＡｌＡｓ酸化層によって構成すれば、サイリ
スタ構造や高抵抗半導体層により埋め込み層を形成する
従来の半導体レーザと比較して、漏れ電流や寄生抵抗を
大幅に低減することができる。これにより、低閾値、高
効率動作、高速変調が可能な半導体レーザを構成するこ
とができる。
【０００９】また、上記の半導体レーザにおいて、前記
埋め込み層上に、第１の半導体層を更に有することが望
ましい。埋め込み層として用いられるＩｎＡｌＡｓ酸化
層をＩｎＡｌＡｓ層を酸化することにより形成する場
合、ＩｎＡｌＡｓ層上に第１の半導体層を形成しておけ
ば、ＩｎＡｌＡｓ層の形成工程からＩｎＡｌＡｓ酸化層
形成工程の間においてＩｎＡｌＡｓ層が大気に曝される
不具合を防止することができる。
埋め込み層上に、第１の半導体層を更に有することが望
ましい。埋め込み層として用いられるＩｎＡｌＡｓ酸化
層をＩｎＡｌＡｓ層を酸化することにより形成する場
合、ＩｎＡｌＡｓ層上に第１の半導体層を形成しておけ
ば、ＩｎＡｌＡｓ層の形成工程からＩｎＡｌＡｓ酸化層
形成工程の間においてＩｎＡｌＡｓ層が大気に曝される
不具合を防止することができる。
【００１０】また、上記の半導体レーザにおいて、前記
メサストライプの側部と前記埋め込み層との間に、第２
の半導体層を更に有することが望ましい。メサストライ
プの側部と埋め込み層との間に第２の半導体層を設けれ
ば、ＩｎＡｌＡｓ酸化層をＩｎＡｌＡｓ層を酸化するこ
とによって形成する場合に、酸化反応に伴う体積変化に
よって活性層に与えるダメージを低減することができ
る。
メサストライプの側部と前記埋め込み層との間に、第２
の半導体層を更に有することが望ましい。メサストライ
プの側部と埋め込み層との間に第２の半導体層を設けれ
ば、ＩｎＡｌＡｓ酸化層をＩｎＡｌＡｓ層を酸化するこ
とによって形成する場合に、酸化反応に伴う体積変化に
よって活性層に与えるダメージを低減することができ
る。
【００１１】また、上記の半導体レーザにおいて、前記
第２のクラッド層上に、前記第２導電型の第３の半導体
層を更に有することが望ましい。第２のクラッド層上に
第３の半導体層を形成すれば、更にその上層に形成され
る電極と、第２のクラッド層との間のコンタクト抵抗を
低減することができる。また、第３の半導体層を設けれ
ば、ｐ形、ｎ形のいずれの基板上にもレーザ素子を形成
することができる。
第２のクラッド層上に、前記第２導電型の第３の半導体
層を更に有することが望ましい。第２のクラッド層上に
第３の半導体層を形成すれば、更にその上層に形成され
る電極と、第２のクラッド層との間のコンタクト抵抗を
低減することができる。また、第３の半導体層を設けれ
ば、ｐ形、ｎ形のいずれの基板上にもレーザ素子を形成
することができる。
【００１２】また、上記の半導体レーザにおいて、前記
メサストライプの両側に、前記埋め込み層に達する溝が
形成されていることが望ましい。埋め込み層に達する溝
を設けておけば、ＩｎＡｌＡｓ酸化層をＩｎＡｌＡｓ層
を酸化することによって形成する場合に、酸化に必要と
される時間を大幅に短縮化することができる。また、上
記目的は、半導体基板上に第１導電型の第１のクラッド
層を形成する第１のクラッド層形成工程と、前記第１の
クラッド層上に活性層を形成する活性層形成工程と、前
記活性層上に第２導電型の第２のクラッド層を形成する
第２のクラッド層形成工程と、少なくとも前記活性層の
底面よりも下の領域に達するまで前記第２のクラッド
層、前記活性層及び前記第１のクラッド層をメサエッチ
ングし、少なくとも前記活性層及び前記第２のクラッド
層よりなるメサストライプを形成するメサストライプ形
成工程と、前記メサストライプの両側に、ＩｎＡｌＡｓ
を埋め込むＩｎＡｌＡｓ層形成工程と、前記ＩｎＡｌＡ
ｓ層を酸化し、ＩｎＡｌＡｓ酸化層よりなる埋め込み層
を形成する埋め込み層形成工程とを有することを特徴と
する半導体レーザの製造方法によっても達成される。こ
のようにして半導体レーザを製造することにより、絶縁
体であるＩｎＡｌＡｓ酸化層によって埋め込み層を構成
すれば、サイリスタ構造や高抵抗半導体層により埋め込
み層を形成する従来の半導体レーザと比較して、漏れ電
流や寄生抵抗を大幅に低減することができる。これによ
り、低閾値、高効率動作、高速変調が可能な半導体レー
ザを構成することができる。
メサストライプの両側に、前記埋め込み層に達する溝が
形成されていることが望ましい。埋め込み層に達する溝
を設けておけば、ＩｎＡｌＡｓ酸化層をＩｎＡｌＡｓ層
を酸化することによって形成する場合に、酸化に必要と
される時間を大幅に短縮化することができる。また、上
記目的は、半導体基板上に第１導電型の第１のクラッド
層を形成する第１のクラッド層形成工程と、前記第１の
クラッド層上に活性層を形成する活性層形成工程と、前
記活性層上に第２導電型の第２のクラッド層を形成する
第２のクラッド層形成工程と、少なくとも前記活性層の
底面よりも下の領域に達するまで前記第２のクラッド
層、前記活性層及び前記第１のクラッド層をメサエッチ
ングし、少なくとも前記活性層及び前記第２のクラッド
層よりなるメサストライプを形成するメサストライプ形
成工程と、前記メサストライプの両側に、ＩｎＡｌＡｓ
を埋め込むＩｎＡｌＡｓ層形成工程と、前記ＩｎＡｌＡ
ｓ層を酸化し、ＩｎＡｌＡｓ酸化層よりなる埋め込み層
を形成する埋め込み層形成工程とを有することを特徴と
する半導体レーザの製造方法によっても達成される。こ
のようにして半導体レーザを製造することにより、絶縁
体であるＩｎＡｌＡｓ酸化層によって埋め込み層を構成
すれば、サイリスタ構造や高抵抗半導体層により埋め込
み層を形成する従来の半導体レーザと比較して、漏れ電
流や寄生抵抗を大幅に低減することができる。これによ
り、低閾値、高効率動作、高速変調が可能な半導体レー
ザを構成することができる。
【００１３】また、上記の半導体レーザの製造方法にお
いて、前記ＩｎＡｌＡｓ層形成工程の後に、第１の半導
体層を形成する第１の半導体層形成工程を更に有するこ
とが望ましい。ＩｎＡｌＡｓ層上に第１の半導体層を形
成しておけば、ＩｎＡｌＡｓ層の形成工程から埋め込み
層形成工程の間においてＩｎＡｌＡｓ層が大気に曝され
る不具合を防止することができる。
いて、前記ＩｎＡｌＡｓ層形成工程の後に、第１の半導
体層を形成する第１の半導体層形成工程を更に有するこ
とが望ましい。ＩｎＡｌＡｓ層上に第１の半導体層を形
成しておけば、ＩｎＡｌＡｓ層の形成工程から埋め込み
層形成工程の間においてＩｎＡｌＡｓ層が大気に曝され
る不具合を防止することができる。
【００１４】また、上記の半導体レーザの製造方法にお
いて、前記メサストライプ形成工程の後、前記ＩｎＡｌ
Ａｓ層形成工程の前に、前記メサストライプの両側に、
第２の半導体層を形成する第２の半導体層形成工程を更
に有することが望ましい。メサストライプの側部と埋め
込み層との間に第２の半導体層を設ければ、埋め込み層
を形成する際の酸化反応に伴う体積変化によって活性層
に与えるダメージを低減することができる。
いて、前記メサストライプ形成工程の後、前記ＩｎＡｌ
Ａｓ層形成工程の前に、前記メサストライプの両側に、
第２の半導体層を形成する第２の半導体層形成工程を更
に有することが望ましい。メサストライプの側部と埋め
込み層との間に第２の半導体層を設ければ、埋め込み層
を形成する際の酸化反応に伴う体積変化によって活性層
に与えるダメージを低減することができる。
【００１５】また、上記の半導体レーザの製造方法にお
いて、前記ＩｎＡｌＡｓ層形成工程の後に、前記第２の
クラッド層上に第２導電型の第３の半導体層を形成する
第３の半導体層形成工程を更に有することが望ましい。
第２のクラッド層上に第３の半導体層を形成すれば、更
にその上層に形成される電極と第２のクラッド層との間
のコンタクト抵抗を低減することができる。また、第３
の半導体層を設ければ、ｐ形、ｎ形のいずれの基板上に
もレーザ素子を形成することができる。
いて、前記ＩｎＡｌＡｓ層形成工程の後に、前記第２の
クラッド層上に第２導電型の第３の半導体層を形成する
第３の半導体層形成工程を更に有することが望ましい。
第２のクラッド層上に第３の半導体層を形成すれば、更
にその上層に形成される電極と第２のクラッド層との間
のコンタクト抵抗を低減することができる。また、第３
の半導体層を設ければ、ｐ形、ｎ形のいずれの基板上に
もレーザ素子を形成することができる。
【００１６】また、上記の半導体レーザの製造方法にお
いて、前記埋め込み層形成工程の前に、前記メサストラ
イプの両側の前記ＩｎＡｌＡｓ層に達する溝を形成する
溝形成工程を更に有し、前記埋め込み層形成工程では、
前記溝内に露出した前記ＩｎＡｌＡｓ層を酸化すること
が望ましい。埋め込み層を形成するための酸化に先立っ
てＩｎＡｌＡｓ層に達する溝を設けておけば、酸化に必
要とされる時間を大幅に短縮化することができる。
いて、前記埋め込み層形成工程の前に、前記メサストラ
イプの両側の前記ＩｎＡｌＡｓ層に達する溝を形成する
溝形成工程を更に有し、前記埋め込み層形成工程では、
前記溝内に露出した前記ＩｎＡｌＡｓ層を酸化すること
が望ましい。埋め込み層を形成するための酸化に先立っ
てＩｎＡｌＡｓ層に達する溝を設けておけば、酸化に必
要とされる時間を大幅に短縮化することができる。
【００１７】また、上記の半導体レーザの製造方法にお
いて、前記溝は、前記半導体基板上に形成された複数の
レーザ素子を分離するための素子分離溝であることが望
ましい。ＩｎＡｌＡｓ層を酸化する際に用いる溝として
は、素子分離溝を利用することもできる。
いて、前記溝は、前記半導体基板上に形成された複数の
レーザ素子を分離するための素子分離溝であることが望
ましい。ＩｎＡｌＡｓ層を酸化する際に用いる溝として
は、素子分離溝を利用することもできる。
【００１８】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体レーザ及びその製造方法について図
１乃至図３を用いて説明する。図１は本実施形態による
半導体レーザの構造を示す概略断面図、図２及び図３は
本実施形態による半導体レーザの製造方法を示す工程断
面図である。
施形態による半導体レーザ及びその製造方法について図
１乃至図３を用いて説明する。図１は本実施形態による
半導体レーザの構造を示す概略断面図、図２及び図３は
本実施形態による半導体レーザの製造方法を示す工程断
面図である。
【００１９】はじめに、本実施形態による半導体レーザ
の構造について図１を用いて説明する。ｐ−ＩｎＰ基板
１０上には、ｐ−ＩｎＰ層よりなるクラッド層１２が形
成されている。クラッド層１２上には、ＩｎＧａＡｓＰ
層よりなる活性層１４が形成されている。活性層１４上
には、ｎ−ＩｎＰ層よりなるクラッド層１６が形成され
ている。クラッド層１２、活性層１４、クラッド層１６
は、メサ型に加工されている。クラッド層１２、活性層
１４、クラッド層１６よりなるメサストライプの両側に
は、ＩｎＡｌＡｓ酸化層よりなる埋め込み層２２が形成
されている。クラッド層１６及び埋め込み層２２上に
は、ｎ型電極２４が形成されている。ｐ−ＩｎＰ基板１
０の他方の面には、ｐ型電極２６が形成されている。こ
うして、ＩｎＧａＡｓＰ／ＩｎＰ系埋め込みダブルへテ
ロ接合型の半導体レーザが構成されている。
の構造について図１を用いて説明する。ｐ−ＩｎＰ基板
１０上には、ｐ−ＩｎＰ層よりなるクラッド層１２が形
成されている。クラッド層１２上には、ＩｎＧａＡｓＰ
層よりなる活性層１４が形成されている。活性層１４上
には、ｎ−ＩｎＰ層よりなるクラッド層１６が形成され
ている。クラッド層１２、活性層１４、クラッド層１６
は、メサ型に加工されている。クラッド層１２、活性層
１４、クラッド層１６よりなるメサストライプの両側に
は、ＩｎＡｌＡｓ酸化層よりなる埋め込み層２２が形成
されている。クラッド層１６及び埋め込み層２２上に
は、ｎ型電極２４が形成されている。ｐ−ＩｎＰ基板１
０の他方の面には、ｐ型電極２６が形成されている。こ
うして、ＩｎＧａＡｓＰ／ＩｎＰ系埋め込みダブルへテ
ロ接合型の半導体レーザが構成されている。
【００２０】ここで、本実施形態による半導体レーザ
は、埋め込み層２２がＩｎＡｌＡｓ酸化層により構成さ
れていることに特徴がある。ＩｎＡｌＡｓは、その組成
を制御することによりＩｎＰ結晶上にエピタキシャル成
長することが可能であり、また、酸化することにより絶
縁膜となる。したがって、下地構造に対する密着性に優
れた高抵抗の埋め込み層として、ＩｎＡｌＡｓを酸化す
ることにより形成したＩｎＡｌＡｓ酸化層を用いれば、
高温・高出力時における漏れ電流の増加がなく、寄生容
量もほとんど発生しない。また、ＩｎＡｌＡｓ酸化層
は、酸化前のＩｎＡｌＡｓ層よりも屈折率が低くなるた
め、レーザストライプ部分への光電界の閉じ込め効果が
強くなる。したがって、このように構成した半導体レー
ザは、半導体レーザの低閾値動作、高効率動作、高速動
作にとって極めて有効である。
は、埋め込み層２２がＩｎＡｌＡｓ酸化層により構成さ
れていることに特徴がある。ＩｎＡｌＡｓは、その組成
を制御することによりＩｎＰ結晶上にエピタキシャル成
長することが可能であり、また、酸化することにより絶
縁膜となる。したがって、下地構造に対する密着性に優
れた高抵抗の埋め込み層として、ＩｎＡｌＡｓを酸化す
ることにより形成したＩｎＡｌＡｓ酸化層を用いれば、
高温・高出力時における漏れ電流の増加がなく、寄生容
量もほとんど発生しない。また、ＩｎＡｌＡｓ酸化層
は、酸化前のＩｎＡｌＡｓ層よりも屈折率が低くなるた
め、レーザストライプ部分への光電界の閉じ込め効果が
強くなる。したがって、このように構成した半導体レー
ザは、半導体レーザの低閾値動作、高効率動作、高速動
作にとって極めて有効である。
【００２１】次に、本実施形態による半導体レーザの製
造方法について図２及び図３を用いて説明する。まず、
ｐ−ＩｎＰ基板１０上に、例えばＭＯＶＰＥ（有機金属
気相成長：Metal Organic Vapor Phase Epitaxy）法に
より、例えばＺｎ（亜鉛）を５×１０17ｃｍ-3の濃度で
ドーピングした膜厚約１μｍのｐ−ＩｎＰ層よりなるク
ラッド層１２と、膜厚約０．２μｍのアンドープＩｎＧ
ａＡｓＰ層よりなる活性層１４と、例えばＳｉ（珪素）
を５×１０17ｃｍ-3の濃度でドーピングした膜厚約１μ
ｍのｎ−ＩｎＰ層よりなるクラッド層１６とを順次成長
する（図２（ａ））。
造方法について図２及び図３を用いて説明する。まず、
ｐ−ＩｎＰ基板１０上に、例えばＭＯＶＰＥ（有機金属
気相成長：Metal Organic Vapor Phase Epitaxy）法に
より、例えばＺｎ（亜鉛）を５×１０17ｃｍ-3の濃度で
ドーピングした膜厚約１μｍのｐ−ＩｎＰ層よりなるク
ラッド層１２と、膜厚約０．２μｍのアンドープＩｎＧ
ａＡｓＰ層よりなる活性層１４と、例えばＳｉ（珪素）
を５×１０17ｃｍ-3の濃度でドーピングした膜厚約１μ
ｍのｎ−ＩｎＰ層よりなるクラッド層１６とを順次成長
する（図２（ａ））。
【００２２】次いで、クラッド層１６上に、例えばＣＶ
Ｄ（化学気相成長：Chemical VaporDeposition）法によ
り、ＳｉＯ2膜よりなる絶縁膜１８を堆積する。続い
て、通常のリソグラフィー技術及びエッチング技術によ
り、絶縁膜１８を、幅約１．５μｍのストライプ形状に
加工する。この後、絶縁膜１８をマスクとして、例えば
エタン系のガスを用いたドライエッチングにより、クラ
ッド層１６、活性層１４、クラッド層１２をメサエッチ
ングし、クラッド層１２、活性層１４、クラッド層１６
よりなるメサストライプを形成する。このエッチング
は、少なくとも活性層１４の底面よりも下部にエッチン
グ面が位置するまで行う（図２（ｂ））。
Ｄ（化学気相成長：Chemical VaporDeposition）法によ
り、ＳｉＯ2膜よりなる絶縁膜１８を堆積する。続い
て、通常のリソグラフィー技術及びエッチング技術によ
り、絶縁膜１８を、幅約１．５μｍのストライプ形状に
加工する。この後、絶縁膜１８をマスクとして、例えば
エタン系のガスを用いたドライエッチングにより、クラ
ッド層１６、活性層１４、クラッド層１２をメサエッチ
ングし、クラッド層１２、活性層１４、クラッド層１６
よりなるメサストライプを形成する。このエッチング
は、少なくとも活性層１４の底面よりも下部にエッチン
グ面が位置するまで行う（図２（ｂ））。
【００２３】次いで、絶縁膜１８をマスクとして、メサ
ストライプの両脇にアンドープのＩｎＡｌＡｓ層２０を
選択成長し、メサストライプの両脇を埋め込む（図２
（ｃ））。なお、ＩｎＡｌＡｓ層２０は、下地のＩｎＰ
層に格子整合する組成とすることが望ましい。格子整合
しない条件で膜厚の厚いＩｎＡｌＡｓ層を成長すると膜
中にクラックが入る虞があるからである。また、ＩｎＡ
ｌＡｓ層２０は、少なくとも活性層１４の上面より高く
まで埋め込む。
ストライプの両脇にアンドープのＩｎＡｌＡｓ層２０を
選択成長し、メサストライプの両脇を埋め込む（図２
（ｃ））。なお、ＩｎＡｌＡｓ層２０は、下地のＩｎＰ
層に格子整合する組成とすることが望ましい。格子整合
しない条件で膜厚の厚いＩｎＡｌＡｓ層を成長すると膜
中にクラックが入る虞があるからである。また、ＩｎＡ
ｌＡｓ層２０は、少なくとも活性層１４の上面より高く
まで埋め込む。
【００２４】続いて、例えば約４００℃の高温水蒸気雰
囲気中に基板を曝し、ＩｎＡｌＡｓ層２０を選択的に酸
化する。こうして、メサストライプの両側に、ＩｎＡｌ
Ａｓ酸化層よりなる埋め込み層２２を形成する（図３
（ａ））。なお、ＩｎＡｌＡｓの酸化物は、主として組
成成分中のＡｌが酸化されることにより形成されるもの
と考えられており、こうして形成された酸化物は、Ａｌ
の酸化物であるアルミナに近い絶縁膜となる。
囲気中に基板を曝し、ＩｎＡｌＡｓ層２０を選択的に酸
化する。こうして、メサストライプの両側に、ＩｎＡｌ
Ａｓ酸化層よりなる埋め込み層２２を形成する（図３
（ａ））。なお、ＩｎＡｌＡｓの酸化物は、主として組
成成分中のＡｌが酸化されることにより形成されるもの
と考えられており、こうして形成された酸化物は、Ａｌ
の酸化物であるアルミナに近い絶縁膜となる。
【００２５】この後、絶縁膜１８を除去し、クラッド層
１６及び埋め込み層２２上に、例えばＡｕ／ＡｕＧｅよ
りなるｎ型電極２４を、ＩｎＰ基板の他方の面に、例え
ばＡｕ／Ｐｔ／Ｔｉよりなるｐ型電極２６を形成する。
こうして、ＩｎＧａＡｓＰ／ＩｎＰ系埋め込みダブルへ
テロ接合型の半導体レーザを形成する（図３（ｂ））。
１６及び埋め込み層２２上に、例えばＡｕ／ＡｕＧｅよ
りなるｎ型電極２４を、ＩｎＰ基板の他方の面に、例え
ばＡｕ／Ｐｔ／Ｔｉよりなるｐ型電極２６を形成する。
こうして、ＩｎＧａＡｓＰ／ＩｎＰ系埋め込みダブルへ
テロ接合型の半導体レーザを形成する（図３（ｂ））。
【００２６】このように、本実施形態によれば、ＩｎＡ
ｌＡｓの酸化物よりなる埋め込み層２２を有する半導体
レーザを構成するので、埋め込み層２２に起因する漏れ
電流を大幅に低減することができる。また、埋め込み層
２２の膜厚は十分に厚いので、埋め込み層２２による寄
生容量の増加はほとんどない。また、ＩｎＡｌＡｓ酸化
層は、酸化していないＩｎＡｌＡｓ層よりも屈折率が低
いため、レーザストライプ部分への光電界の閉じ込め効
果が強くなる。したがって、このように構成した半導体
レーザは、半導体レーザの低閾値動作、高効率動作、高
速動作にとって極めて有効である。
ｌＡｓの酸化物よりなる埋め込み層２２を有する半導体
レーザを構成するので、埋め込み層２２に起因する漏れ
電流を大幅に低減することができる。また、埋め込み層
２２の膜厚は十分に厚いので、埋め込み層２２による寄
生容量の増加はほとんどない。また、ＩｎＡｌＡｓ酸化
層は、酸化していないＩｎＡｌＡｓ層よりも屈折率が低
いため、レーザストライプ部分への光電界の閉じ込め効
果が強くなる。したがって、このように構成した半導体
レーザは、半導体レーザの低閾値動作、高効率動作、高
速動作にとって極めて有効である。
【００２７】［第２実施形態］本発明の第２実施形態に
よる半導体レーザ及びその製造方法について図４乃至図
６を用いて説明する。なお、第１実施形態による半導体
レーザ及びその製造方法と同一の構成要素には同一の符
号を付し、説明を省略或いは簡略にする。図４は本実施
形態による半導体レーザの構造を示す概略断面図、図５
及び図６は本実施形態による半導体レーザの製造方法を
示す工程断面図である。
よる半導体レーザ及びその製造方法について図４乃至図
６を用いて説明する。なお、第１実施形態による半導体
レーザ及びその製造方法と同一の構成要素には同一の符
号を付し、説明を省略或いは簡略にする。図４は本実施
形態による半導体レーザの構造を示す概略断面図、図５
及び図６は本実施形態による半導体レーザの製造方法を
示す工程断面図である。
【００２８】第１実施形態による半導体レーザの製造方
法では、ＩｎＡｌＡｓ層２０を形成した後の酸化工程や
電極形成工程に移行する際に、ＩｎＡｌＡｓ層２０が大
気に曝されることとなる。このため、後工程の製造プロ
セスに支障をきたすことも想定される。例えば、ＩｎＡ
ｌＡｓ層２０の表面が酸化され、その上層に電極を形成
することが困難となったり、ＩｎＡｌＡｓ層２０の表面
が酸による処理でエッチングされる虞がある。
法では、ＩｎＡｌＡｓ層２０を形成した後の酸化工程や
電極形成工程に移行する際に、ＩｎＡｌＡｓ層２０が大
気に曝されることとなる。このため、後工程の製造プロ
セスに支障をきたすことも想定される。例えば、ＩｎＡ
ｌＡｓ層２０の表面が酸化され、その上層に電極を形成
することが困難となったり、ＩｎＡｌＡｓ層２０の表面
が酸による処理でエッチングされる虞がある。
【００２９】そこで、本実施形態では、ＩｎＡｌＡｓ層
２０形成後にＩｎＡｌＡｓ層２０が大気に曝されること
のない半導体レーザの構造及び製造方法について説明す
る。はじめに、本実施形態による半導体レーザの構造に
ついて図４を用いて説明する。本実施形態による半導体
レーザは、基本的な構造は図１に示す第１実施形態によ
る半導体レーザと同様であるが、ＩｎＡｌＡｓ層２０上
にキャップ層２８が形成されていることに特徴がある。
このようにキャップ層２８を設けることにより、ＩｎＡ
ｌＡｓ層２０が大気に曝される不都合を回避することが
できる。
２０形成後にＩｎＡｌＡｓ層２０が大気に曝されること
のない半導体レーザの構造及び製造方法について説明す
る。はじめに、本実施形態による半導体レーザの構造に
ついて図４を用いて説明する。本実施形態による半導体
レーザは、基本的な構造は図１に示す第１実施形態によ
る半導体レーザと同様であるが、ＩｎＡｌＡｓ層２０上
にキャップ層２８が形成されていることに特徴がある。
このようにキャップ層２８を設けることにより、ＩｎＡ
ｌＡｓ層２０が大気に曝される不都合を回避することが
できる。
【００３０】次に、本実施形態による半導体レーザの製
造方法について図５及び図６を用いて説明する。まず、
図２（ａ）乃至図２（ｃ）に示す第１実施形態による半
導体レーザの製造方法と同様にして、メサストライプの
両脇にアンドープのＩｎＡｌＡｓ層２０を選択成長し、
メサストライプの両脇を埋め込む（図５（ａ））。
造方法について図５及び図６を用いて説明する。まず、
図２（ａ）乃至図２（ｃ）に示す第１実施形態による半
導体レーザの製造方法と同様にして、メサストライプの
両脇にアンドープのＩｎＡｌＡｓ層２０を選択成長し、
メサストライプの両脇を埋め込む（図５（ａ））。
【００３１】次いで、絶縁膜１８をマスクとして、Ｉｎ
ＡｌＡｓ層２０上に、例えばＺｎを５×１０17ｃｍ-3の
濃度でドーピングした膜厚約０．２μｍのｐ−ＩｎＰ層
よりなるキャップ層２８を形成する（図５（ｂ））。こ
の際、ｐ−ＩｎＰ層の成長はＩｎＡｌＡｓ層２０の成長
に続いて同一装置内で行うことができるので、ＩｎＡｌ
Ａｓ層２０が大気に曝されることはない。
ＡｌＡｓ層２０上に、例えばＺｎを５×１０17ｃｍ-3の
濃度でドーピングした膜厚約０．２μｍのｐ−ＩｎＰ層
よりなるキャップ層２８を形成する（図５（ｂ））。こ
の際、ｐ−ＩｎＰ層の成長はＩｎＡｌＡｓ層２０の成長
に続いて同一装置内で行うことができるので、ＩｎＡｌ
Ａｓ層２０が大気に曝されることはない。
【００３２】なお、キャップ層２８を構成する半導体層
の導電型は、ＩｎＰ基板１０と同一導電型のｐ−ＩｎＰ
層であってもよいし、ｎ−ＩｎＰ層であってもよい。続
いて、ＩｎＡｌＡｓ層２０を酸化して埋め込み層２２を
形成する。この際、ＩｎＡｌＡｓ層２０上にはｐ−Ｉｎ
Ｐ層よりなるキャップ層２８が形成されているので、基
板をそのまま酸化したのではＩｎＡｌＡｓ層２０を酸化
することはできない。そこで、本実施形態による半導体
レーザの製造方法では、以下に示す方法によりＩｎＡｌ
Ａｓ層２０を酸化する。
の導電型は、ＩｎＰ基板１０と同一導電型のｐ−ＩｎＰ
層であってもよいし、ｎ−ＩｎＰ層であってもよい。続
いて、ＩｎＡｌＡｓ層２０を酸化して埋め込み層２２を
形成する。この際、ＩｎＡｌＡｓ層２０上にはｐ−Ｉｎ
Ｐ層よりなるキャップ層２８が形成されているので、基
板をそのまま酸化したのではＩｎＡｌＡｓ層２０を酸化
することはできない。そこで、本実施形態による半導体
レーザの製造方法では、以下に示す方法によりＩｎＡｌ
Ａｓ層２０を酸化する。
【００３３】通常、半導体レーザは、図６（ａ）に示す
ように一枚のウェーハ７０上に複数のレーザ素子７２を
形成した後にウェーハ７０を切断し、各半導体レーザ毎
に分離することが行われる。この際、メサストライプの
中間位置には、半導体レーザのレーザ素子間７２を分離
するための素子分離溝７４が形成される。そこで、本実
施形態では、このような素子分離溝を利用してＩｎＡｌ
Ａｓ層２０の酸化を行う。すなわち、例えば３００μｍ
ピッチで並べられたメサストライプの中間位置に、レー
ザ素子７２の素子間分離溝を兼ねてＩｎＡｌＡｓ層２０
よりも深い位置まで達する素子分離溝７４を形成した後
（図６（ｂ））、第１実施形態による半導体レーザの製
造方法と同様にして素子分離溝７４内に露出したＩｎＡ
ｌＡｓ層２０を酸化し、ＩｎＡｌＡｓ酸化層よりなる埋
め込み層２２を形成する（図６（ｃ））。
ように一枚のウェーハ７０上に複数のレーザ素子７２を
形成した後にウェーハ７０を切断し、各半導体レーザ毎
に分離することが行われる。この際、メサストライプの
中間位置には、半導体レーザのレーザ素子間７２を分離
するための素子分離溝７４が形成される。そこで、本実
施形態では、このような素子分離溝を利用してＩｎＡｌ
Ａｓ層２０の酸化を行う。すなわち、例えば３００μｍ
ピッチで並べられたメサストライプの中間位置に、レー
ザ素子７２の素子間分離溝を兼ねてＩｎＡｌＡｓ層２０
よりも深い位置まで達する素子分離溝７４を形成した後
（図６（ｂ））、第１実施形態による半導体レーザの製
造方法と同様にして素子分離溝７４内に露出したＩｎＡ
ｌＡｓ層２０を酸化し、ＩｎＡｌＡｓ酸化層よりなる埋
め込み層２２を形成する（図６（ｃ））。
【００３４】この後、例えば図３（ｂ）に示す第１実施
形態による半導体レーザの製造方法と同様にして、ｎ型
電極２４及びｐ型電極２６を形成し、ＩｎＧａＡｓＰ／
ＩｎＰ系埋め込みダブルへテロ接合型の半導体レーザを
完成する（図５（ｃ））。このように、本実施形態によ
れば、製造過程においてＩｎＡｌＡｓ層２０を大気に曝
すことがないので、ＩｎＡｌＡｓ層２０が大気に曝され
ることによる悪影響を防止することができる。
形態による半導体レーザの製造方法と同様にして、ｎ型
電極２４及びｐ型電極２６を形成し、ＩｎＧａＡｓＰ／
ＩｎＰ系埋め込みダブルへテロ接合型の半導体レーザを
完成する（図５（ｃ））。このように、本実施形態によ
れば、製造過程においてＩｎＡｌＡｓ層２０を大気に曝
すことがないので、ＩｎＡｌＡｓ層２０が大気に曝され
ることによる悪影響を防止することができる。
【００３５】［第３実施形態］本発明の第３実施形態に
よる半導体レーザ及びその製造方法について図７及び図
８を用いて説明する。なお、第１又は第２実施形態によ
る半導体レーザ及びその製造方法と同一の構成要素には
同一の符号を付し、説明を省略或いは簡略にする。
よる半導体レーザ及びその製造方法について図７及び図
８を用いて説明する。なお、第１又は第２実施形態によ
る半導体レーザ及びその製造方法と同一の構成要素には
同一の符号を付し、説明を省略或いは簡略にする。
【００３６】図７は本実施形態による半導体レーザの構
造を示す概略断面図、図８は本実施形態による半導体レ
ーザの製造方法を示す工程断面図である。はじめに、本
実施形態による半導体レーザの構造について図７を用い
て説明する。本実施形態による半導体レーザは、基本的
な構造は図１に示す第１実施形態による半導体レーザと
同じであるが、埋め込み層２２とメサストライプとの間
に、ストレスを緩和するための半導体層３０が設けられ
ていることに特徴がある。
造を示す概略断面図、図８は本実施形態による半導体レ
ーザの製造方法を示す工程断面図である。はじめに、本
実施形態による半導体レーザの構造について図７を用い
て説明する。本実施形態による半導体レーザは、基本的
な構造は図１に示す第１実施形態による半導体レーザと
同じであるが、埋め込み層２２とメサストライプとの間
に、ストレスを緩和するための半導体層３０が設けられ
ていることに特徴がある。
【００３７】すなわち、図７に示すように、クラッド層
１２、活性層１４、クラッド層１６よりなるメサストラ
イプの側壁及びメサエッチングにより露出したＩｎＰ基
板１０上には、ｎ−ＩｎＰ層よりなる半導体層３０が形
成されている。第１実施形態による半導体レーザでは、
ＩｎＡｌＡｓ層２０を酸化することによりＩｎＡｌＡｓ
酸化層よりなる埋め込み層を形成するが、酸化反応は通
常体積変化を伴う。このため、メサストライプの側壁部
に直にＩｎＡｌＡｓ層２０を形成すると、ＩｎＡｌＡｓ
酸化層を形成する際の酸化反応においてメサストライプ
と埋め込み層２０との間にストレスが誘起され、このス
トレスにより活性層１４に結晶欠陥が導入されるなどの
不都合をもたらす虞がある。
１２、活性層１４、クラッド層１６よりなるメサストラ
イプの側壁及びメサエッチングにより露出したＩｎＰ基
板１０上には、ｎ−ＩｎＰ層よりなる半導体層３０が形
成されている。第１実施形態による半導体レーザでは、
ＩｎＡｌＡｓ層２０を酸化することによりＩｎＡｌＡｓ
酸化層よりなる埋め込み層を形成するが、酸化反応は通
常体積変化を伴う。このため、メサストライプの側壁部
に直にＩｎＡｌＡｓ層２０を形成すると、ＩｎＡｌＡｓ
酸化層を形成する際の酸化反応においてメサストライプ
と埋め込み層２０との間にストレスが誘起され、このス
トレスにより活性層１４に結晶欠陥が導入されるなどの
不都合をもたらす虞がある。
【００３８】そこで、本実施形態による半導体レーザで
は、メサストライプの側壁に半導体層３０を形成し、メ
サストライプと埋め込み層２０との間のストレスを緩和
している。なお、半導体層３０を設けることにより、半
導体層３０を介した漏れ電流が生じることも想定される
が、半導体層３０の膜厚を十分に薄くすることにより
（例えば０．１μｍ程度）、漏れ電流を小さくすること
ができる。また、半導体層３０としては、ＩｎＰ基板１
０と逆導電型の半導体層、或いは、不純物をドープして
いない高抵抗の半導体層を適用することができる。
は、メサストライプの側壁に半導体層３０を形成し、メ
サストライプと埋め込み層２０との間のストレスを緩和
している。なお、半導体層３０を設けることにより、半
導体層３０を介した漏れ電流が生じることも想定される
が、半導体層３０の膜厚を十分に薄くすることにより
（例えば０．１μｍ程度）、漏れ電流を小さくすること
ができる。また、半導体層３０としては、ＩｎＰ基板１
０と逆導電型の半導体層、或いは、不純物をドープして
いない高抵抗の半導体層を適用することができる。
【００３９】次に、本実施形態による半導体レーザの製
造方法について図８を用いて説明する。まず、図２
（ａ）及び図２（ｂ）に示す第１実施形態による半導体
レーザの製造方法と同様にして、ＩｎＰ基板１０上に形
成したクラッド層１６、活性層１４、クラッド層１２を
メサエッチングする（図８（ａ））。
造方法について図８を用いて説明する。まず、図２
（ａ）及び図２（ｂ）に示す第１実施形態による半導体
レーザの製造方法と同様にして、ＩｎＰ基板１０上に形
成したクラッド層１６、活性層１４、クラッド層１２を
メサエッチングする（図８（ａ））。
【００４０】次いで、メサストライプの側壁及びメサエ
ッチングにより露出したＩｎＰ基板１０上に、例えばＳ
ｉを５×１０17ｃｍ-3の濃度でドーピングした膜厚約
０．１μｍのｎ−ＩｎＰ層よりなる半導体層３０を形成
する（図８（ｂ））。続いて、図２（ｃ）乃至図３
（ｂ）に示す第１実施形態による半導体レーザの製造方
法と同様にして、ＩｎＡｌＡｓ酸化層よりなる埋め込み
層２０、ｎ型電極２２、ｐ型電極２４等を形成し、半導
体レーザを完成する（図８（ｃ））。
ッチングにより露出したＩｎＰ基板１０上に、例えばＳ
ｉを５×１０17ｃｍ-3の濃度でドーピングした膜厚約
０．１μｍのｎ−ＩｎＰ層よりなる半導体層３０を形成
する（図８（ｂ））。続いて、図２（ｃ）乃至図３
（ｂ）に示す第１実施形態による半導体レーザの製造方
法と同様にして、ＩｎＡｌＡｓ酸化層よりなる埋め込み
層２０、ｎ型電極２２、ｐ型電極２４等を形成し、半導
体レーザを完成する（図８（ｃ））。
【００４１】このように、本実施形態によれば、メサス
トライプと埋め込み層２２との間に、ストレスを緩和す
るための半導体層を挿入するので、ＩｎＡｌＡｓ層２０
を酸化する過程において活性層１４に結晶欠陥が導入さ
れるなどの不都合を防止することができる。なお、図４
に示す第２実施形態による半導体レーザと同様に、図７
に示す本実施形態による半導体レーザの埋め込み層２０
上に、キャップ層２８を設けてもよい（図９）。
トライプと埋め込み層２２との間に、ストレスを緩和す
るための半導体層を挿入するので、ＩｎＡｌＡｓ層２０
を酸化する過程において活性層１４に結晶欠陥が導入さ
れるなどの不都合を防止することができる。なお、図４
に示す第２実施形態による半導体レーザと同様に、図７
に示す本実施形態による半導体レーザの埋め込み層２０
上に、キャップ層２８を設けてもよい（図９）。
【００４２】［第４実施形態］本発明の第４実施形態に
よる半導体レーザ及びその製造方法について図１０乃至
図１２を用いて説明する。なお、第１乃至第３実施形態
による半導体レーザ及びその製造方法と同一の構成要素
には同一の符号を付し、説明を省略或いは簡略にする。
よる半導体レーザ及びその製造方法について図１０乃至
図１２を用いて説明する。なお、第１乃至第３実施形態
による半導体レーザ及びその製造方法と同一の構成要素
には同一の符号を付し、説明を省略或いは簡略にする。
【００４３】図１０は本実施形態による半導体レーザの
構造を示す概略断面図、図１１及び図１２は本実施形態
による半導体レーザの製造方法を示す工程断面図であ
る。はじめに、本実施形態による半導体レーザの構造に
ついて図１０を用いて説明する。ｎ−ＩｎＰ基板４０上
には、ｎ−ＩｎＰ層よりなるクラッド層４２が形成され
ている。クラッド層４２上には、ＩｎＧａＡｓＰ層より
なる活性層４４が形成されている。活性層４４上には、
ｐ−ＩｎＰ層よりなるクラッド層４６が形成されてい
る。クラッド層４２、活性層４４、クラッド層４６は、
メサ型に加工されている。クラッド層４２、活性層４
４、クラッド層４６よりなるメサストライプの側壁及び
メサエッチングにより露出したＩｎＰ基板４０上には、
ｐ−ＩｎＰ層よりなる半導体層５０が形成されている。
半導体層５０上には、ＩｎＡｌＡｓ酸化層よりなる埋め
込み層５８が形成されている。埋め込み層５８上には、
ｎ−ＩｎＰ層よりなるキャップ層５４が形成されてい
る。クラッド層４６及びキャップ層５４上には、ｐ−Ｉ
ｎＰ層よりなるコンタクト層５６が形成されている。コ
ンタクト層５６上には、ｐ型電極６０が形成されてい
る。ｎ−ＩｎＰ基板４０の他方の面には、ｎ型電極６２
が形成されている。こうして、ＩｎＧａＡｓＰ／ＩｎＰ
系埋め込みダブルへテロ接合型の半導体レーザが構成さ
れている。
構造を示す概略断面図、図１１及び図１２は本実施形態
による半導体レーザの製造方法を示す工程断面図であ
る。はじめに、本実施形態による半導体レーザの構造に
ついて図１０を用いて説明する。ｎ−ＩｎＰ基板４０上
には、ｎ−ＩｎＰ層よりなるクラッド層４２が形成され
ている。クラッド層４２上には、ＩｎＧａＡｓＰ層より
なる活性層４４が形成されている。活性層４４上には、
ｐ−ＩｎＰ層よりなるクラッド層４６が形成されてい
る。クラッド層４２、活性層４４、クラッド層４６は、
メサ型に加工されている。クラッド層４２、活性層４
４、クラッド層４６よりなるメサストライプの側壁及び
メサエッチングにより露出したＩｎＰ基板４０上には、
ｐ−ＩｎＰ層よりなる半導体層５０が形成されている。
半導体層５０上には、ＩｎＡｌＡｓ酸化層よりなる埋め
込み層５８が形成されている。埋め込み層５８上には、
ｎ−ＩｎＰ層よりなるキャップ層５４が形成されてい
る。クラッド層４６及びキャップ層５４上には、ｐ−Ｉ
ｎＰ層よりなるコンタクト層５６が形成されている。コ
ンタクト層５６上には、ｐ型電極６０が形成されてい
る。ｎ−ＩｎＰ基板４０の他方の面には、ｎ型電極６２
が形成されている。こうして、ＩｎＧａＡｓＰ／ＩｎＰ
系埋め込みダブルへテロ接合型の半導体レーザが構成さ
れている。
【００４４】このように、本実施形態による半導体レー
ザは、クラッド層４６とｐ型電極５８との間に、コンタ
クト層５６が設けられていることに特徴がある。第１及
び第２実施形態による半導体レーザでは、ｐ−ＩｎＰ基
板上に形成する場合について示したが、ｎ−ＩｎＰ基板
４０を用いて半導体レーザを構成する場合には、第１実
施形態による半導体レーザのように、クラッド層４６上
に直にｐ型電極６０を形成することは困難である。
ザは、クラッド層４６とｐ型電極５８との間に、コンタ
クト層５６が設けられていることに特徴がある。第１及
び第２実施形態による半導体レーザでは、ｐ−ＩｎＰ基
板上に形成する場合について示したが、ｎ−ＩｎＰ基板
４０を用いて半導体レーザを構成する場合には、第１実
施形態による半導体レーザのように、クラッド層４６上
に直にｐ型電極６０を形成することは困難である。
【００４５】すなわち、ｎ−ＩｎＰ基板４０を用いる場
合、活性層４４の上部に位置するクラッド層４６はｐ形
のＩｎＰ層により構成することとなるが、通常のクラッ
ド層４６の濃度である５〜１０×１０17ｃｍ-3の不純物
濃度では、上部に形成するｐ型電極６０との間に良好な
オーミックコンタクトを形成することが困難だからであ
る。
合、活性層４４の上部に位置するクラッド層４６はｐ形
のＩｎＰ層により構成することとなるが、通常のクラッ
ド層４６の濃度である５〜１０×１０17ｃｍ-3の不純物
濃度では、上部に形成するｐ型電極６０との間に良好な
オーミックコンタクトを形成することが困難だからであ
る。
【００４６】そこで、本実施形態による半導体レーザで
は、クラッド層４６とｐ型電極５８との間にコンタクト
層５６を設け、クラッド層４６とｐ型電極６０との間に
良好なオーミックコンタクトを形成している。なお、コ
ンタクト層５６を設けることによりｐ型電極６０の接触
面積を増加することもできるので、ｎ−ＩｎＰ基板４０
を用いることができることのみならず、クラッド層４６
とｐ型電極６０との間のコンタクト抵抗を低減する効果
も得ることができる。
は、クラッド層４６とｐ型電極５８との間にコンタクト
層５６を設け、クラッド層４６とｐ型電極６０との間に
良好なオーミックコンタクトを形成している。なお、コ
ンタクト層５６を設けることによりｐ型電極６０の接触
面積を増加することもできるので、ｎ−ＩｎＰ基板４０
を用いることができることのみならず、クラッド層４６
とｐ型電極６０との間のコンタクト抵抗を低減する効果
も得ることができる。
【００４７】次に、本実施形態による半導体レーザの製
造方法について図１１及び図１２を用いて説明する。ま
ず、ｎ−ＩｎＰ基板４０上に、例えばＭＯＶＰＥ法によ
り、例えばＳｉを５×１０17ｃｍ-3の濃度でドーピング
した膜厚約１μｍのｎ−ＩｎＰ層よりなるクラッド層４
２と、膜厚約０．２μｍのアンドープＩｎＧａＡｓＰ層
よりなる活性層４４と、例えばＺｎを５×１０17ｃｍ-3
の濃度でドーピングした膜厚約１μｍのｐ−ＩｎＰ層よ
りなるクラッド層４６とを順次成長する（図１１
（ａ））。
造方法について図１１及び図１２を用いて説明する。ま
ず、ｎ−ＩｎＰ基板４０上に、例えばＭＯＶＰＥ法によ
り、例えばＳｉを５×１０17ｃｍ-3の濃度でドーピング
した膜厚約１μｍのｎ−ＩｎＰ層よりなるクラッド層４
２と、膜厚約０．２μｍのアンドープＩｎＧａＡｓＰ層
よりなる活性層４４と、例えばＺｎを５×１０17ｃｍ-3
の濃度でドーピングした膜厚約１μｍのｐ−ＩｎＰ層よ
りなるクラッド層４６とを順次成長する（図１１
（ａ））。
【００４８】次いで、クラッド層４６上に、例えばＣＶ
Ｄ法により、例えばＳｉＯ2膜よりなる絶縁膜４８を堆
積する。続いて、通常のリソグラフィー技術及びエッチ
ング技術により、絶縁膜４８を、幅約１．５μｍのスト
ライプ形状に加工する。この後、絶縁膜４８をマスクと
して、例えばエタン系のガスを用いたドライエッチング
によりクラッド層４６、活性層４４、クラッド層４２を
メサエッチングする（図１１（ｂ））。このエッチング
は、少なくとも活性層４４の底面よりも下部にエッチン
グ面が位置するまで行う。
Ｄ法により、例えばＳｉＯ2膜よりなる絶縁膜４８を堆
積する。続いて、通常のリソグラフィー技術及びエッチ
ング技術により、絶縁膜４８を、幅約１．５μｍのスト
ライプ形状に加工する。この後、絶縁膜４８をマスクと
して、例えばエタン系のガスを用いたドライエッチング
によりクラッド層４６、活性層４４、クラッド層４２を
メサエッチングする（図１１（ｂ））。このエッチング
は、少なくとも活性層４４の底面よりも下部にエッチン
グ面が位置するまで行う。
【００４９】次いで、絶縁膜４８をマスクとして、メサ
ストライプの側壁及びメサエッチングにより露出したｎ
−ＩｎＰ基板４０上に、例えばＺｎを５×１０17ｃｍ-3
の濃度でドーピングした膜厚約０．１μｍのｐ−ＩｎＰ
層よりなる半導体層５０を選択的に成長する。続いて、
絶縁膜４８をマスクとして、半導体層５０により覆われ
たメサストライプの両脇にアンドープのＩｎＡｌＡｓ層
５２を選択的に成長する。
ストライプの側壁及びメサエッチングにより露出したｎ
−ＩｎＰ基板４０上に、例えばＺｎを５×１０17ｃｍ-3
の濃度でドーピングした膜厚約０．１μｍのｐ−ＩｎＰ
層よりなる半導体層５０を選択的に成長する。続いて、
絶縁膜４８をマスクとして、半導体層５０により覆われ
たメサストライプの両脇にアンドープのＩｎＡｌＡｓ層
５２を選択的に成長する。
【００５０】この後、絶縁膜４８をマスクとして、Ｉｎ
ＡｌＡｓ層５２上に、例えばＳｉを５×１０17ｃｍ-3の
濃度でドーピングした膜厚約０．２μｍのｎ−ＩｎＰ層
よりなるキャップ層５４を選択的に成長する（図１１
（ｃ））。次いで、絶縁膜４８を除去し、クラッド層４
６及びキャップ層５４上に、例えばＺｎを１×１０19ｃ
ｍ-3の濃度でドーピングした膜厚約０．５μｍのｐ−Ｉ
ｎＰ層よりなるコンタクト層５６を形成する（図１２
（ａ））。
ＡｌＡｓ層５２上に、例えばＳｉを５×１０17ｃｍ-3の
濃度でドーピングした膜厚約０．２μｍのｎ−ＩｎＰ層
よりなるキャップ層５４を選択的に成長する（図１１
（ｃ））。次いで、絶縁膜４８を除去し、クラッド層４
６及びキャップ層５４上に、例えばＺｎを１×１０19ｃ
ｍ-3の濃度でドーピングした膜厚約０．５μｍのｐ−Ｉ
ｎＰ層よりなるコンタクト層５６を形成する（図１２
（ａ））。
【００５１】続いて、例えば図６に示す第２実施形態に
よる半導体レーザの製造方法と同様にして、コンタクト
層５６、キャップ層５４を貫き、ＩｎＡｌＡｓ層５２に
達する素子間分離溝７４を介してＩｎＡｌＡｓ層５２を
選択的に酸化し、ＩｎＡｌＡｓ酸化層よりなる埋め込み
層５８を形成する（図１２（ｂ））。この後、絶縁膜４
８を除去し、コンタクト層５６上に、例えばＡｕ／Ｐｔ
／Ｔｉよりなるｐ型電極６０を、ＩｎＰ基板４０の他方
の面に、例えばＡｕ／ＡｕＧｅよりなるｎ型電極６２を
形成する。
よる半導体レーザの製造方法と同様にして、コンタクト
層５６、キャップ層５４を貫き、ＩｎＡｌＡｓ層５２に
達する素子間分離溝７４を介してＩｎＡｌＡｓ層５２を
選択的に酸化し、ＩｎＡｌＡｓ酸化層よりなる埋め込み
層５８を形成する（図１２（ｂ））。この後、絶縁膜４
８を除去し、コンタクト層５６上に、例えばＡｕ／Ｐｔ
／Ｔｉよりなるｐ型電極６０を、ＩｎＰ基板４０の他方
の面に、例えばＡｕ／ＡｕＧｅよりなるｎ型電極６２を
形成する。
【００５２】こうして、ＩｎＧａＡｓＰ／ＩｎＰ系埋め
込みダブルへテロ接合型の半導体レーザを完成する（図
１２（ｃ））。このように、本実施形態では、クラッド
層４６上にコンタクト層５６を設けるので、クラッド層
４６とｐ型電極６０との間のコンタクト抵抗を低減する
ことができる。また、ｎ−ＩｎＰ基板を用いて半導体レ
ーザを構成することもできる。
込みダブルへテロ接合型の半導体レーザを完成する（図
１２（ｃ））。このように、本実施形態では、クラッド
層４６上にコンタクト層５６を設けるので、クラッド層
４６とｐ型電極６０との間のコンタクト抵抗を低減する
ことができる。また、ｎ−ＩｎＰ基板を用いて半導体レ
ーザを構成することもできる。
【００５３】なお、上記実施形態では、ｎ−ＩｎＰ基板
４０を用いる場合について示したが、ｐ−ＩｎＰ基板を
用いる場合に、クラッド層とｎ型電極との間にコンタク
ト層を設けてもよい。このようにすれば、クラッド層１
６とｎ型電極２４との間のコンタクト抵抗を低減するこ
とができる。 ［第５実施形態］本発明の第５実施形態による半導体レ
ーザ及びその製造方法について図１３及び図１４を用い
て説明する。なお、第１乃至第４実施形態による半導体
レーザ及びその製造方法と同一の構成要素には同一の符
号を付し、説明を省略或いは簡略にする。
４０を用いる場合について示したが、ｐ−ＩｎＰ基板を
用いる場合に、クラッド層とｎ型電極との間にコンタク
ト層を設けてもよい。このようにすれば、クラッド層１
６とｎ型電極２４との間のコンタクト抵抗を低減するこ
とができる。 ［第５実施形態］本発明の第５実施形態による半導体レ
ーザ及びその製造方法について図１３及び図１４を用い
て説明する。なお、第１乃至第４実施形態による半導体
レーザ及びその製造方法と同一の構成要素には同一の符
号を付し、説明を省略或いは簡略にする。
【００５４】図１３は本実施形態による半導体レーザの
構造を示す概略断面図、図１４は本実施形態による半導
体レーザの製造方法を示す工程断面図である。第２及び
第４実施形態による半導体レーザ及びその製造方法で
は、レーザ素子を分離する素子間分離溝７４を介してＩ
ｎＡｌＡｓ層２０、５２を酸化し、埋め込み層２２、５
８を形成することを示した。しかしながら、レーザ素子
を分離する素子間分離溝７４を介してすべての領域のＩ
ｎＡｌＡｓ層２０を酸化するのには長時間を要すること
から、ＩｎＡｌＡｓ層２０、５２の酸化を短時間に行う
ことができる方法が要請される。本実施形態では、Ｉｎ
ＡｌＡｓ層２０、５２の酸化時間を短くしうる半導体レ
ーザ及びその製造方法を提供する。
構造を示す概略断面図、図１４は本実施形態による半導
体レーザの製造方法を示す工程断面図である。第２及び
第４実施形態による半導体レーザ及びその製造方法で
は、レーザ素子を分離する素子間分離溝７４を介してＩ
ｎＡｌＡｓ層２０、５２を酸化し、埋め込み層２２、５
８を形成することを示した。しかしながら、レーザ素子
を分離する素子間分離溝７４を介してすべての領域のＩ
ｎＡｌＡｓ層２０を酸化するのには長時間を要すること
から、ＩｎＡｌＡｓ層２０、５２の酸化を短時間に行う
ことができる方法が要請される。本実施形態では、Ｉｎ
ＡｌＡｓ層２０、５２の酸化時間を短くしうる半導体レ
ーザ及びその製造方法を提供する。
【００５５】はじめに、本実施形態による半導体レーザ
の構造について図１３を用いて説明する。図１４に示す
ように、本実施形態による半導体レーザは、メサストラ
イプの両側に、ＩｎＡｌＡｓ酸化層よりなる埋め込み層
５８の断面を露出する溝６４が形成されていることに特
徴がある。このようにメサストライプの近傍に溝６４を
形成することにより、ＩｎＡｌＡｓ層５２を極めて短時
間で酸化することができる。
の構造について図１３を用いて説明する。図１４に示す
ように、本実施形態による半導体レーザは、メサストラ
イプの両側に、ＩｎＡｌＡｓ酸化層よりなる埋め込み層
５８の断面を露出する溝６４が形成されていることに特
徴がある。このようにメサストライプの近傍に溝６４を
形成することにより、ＩｎＡｌＡｓ層５２を極めて短時
間で酸化することができる。
【００５６】次に、本実施形態による半導体レーザの製
造方法について図１４を用いて説明する。まず、図１１
（ａ）乃至図１２（ａ）に示す第４実施形態による半導
体レーザの製造方法と同様にして、コンタクト層５６ま
でを形成する。次いで、メサストライプの両側に、Ｉｎ
ＡｌＡｓ層５２よりも深い位置まで達する溝６４を形成
する（図１４（ａ））。溝６４は、例えばＢｒ系のエッ
チャントを用いたウェットエッチングにより形成するこ
とができる。
造方法について図１４を用いて説明する。まず、図１１
（ａ）乃至図１２（ａ）に示す第４実施形態による半導
体レーザの製造方法と同様にして、コンタクト層５６ま
でを形成する。次いで、メサストライプの両側に、Ｉｎ
ＡｌＡｓ層５２よりも深い位置まで達する溝６４を形成
する（図１４（ａ））。溝６４は、例えばＢｒ系のエッ
チャントを用いたウェットエッチングにより形成するこ
とができる。
【００５７】続いて、例えば約４００℃の高温水蒸気雰
囲気中に基板を曝し、ＩｎＡｌＡｓ層５２を選択的に酸
化する（図１４（ｂ））。こうして、メサストライプの
両側に、ＩｎＡｌＡｓ酸化層よりなる埋め込み層５８を
形成する。ＩｎＡｌＡｓ層５２の酸化は、少なくともメ
サストライプの近傍のＩｎＡｌＡｓ層５２がすべて酸化
される間で行う必要があるが、本実施形態による半導体
レーザの製造方法ように、メサストライプの近傍に溝６
４を設ければ、ＩｎＡｌＡｓ層５２の酸化時間を極めて
短くすることができる。
囲気中に基板を曝し、ＩｎＡｌＡｓ層５２を選択的に酸
化する（図１４（ｂ））。こうして、メサストライプの
両側に、ＩｎＡｌＡｓ酸化層よりなる埋め込み層５８を
形成する。ＩｎＡｌＡｓ層５２の酸化は、少なくともメ
サストライプの近傍のＩｎＡｌＡｓ層５２がすべて酸化
される間で行う必要があるが、本実施形態による半導体
レーザの製造方法ように、メサストライプの近傍に溝６
４を設ければ、ＩｎＡｌＡｓ層５２の酸化時間を極めて
短くすることができる。
【００５８】この後、絶縁膜４８を除去し、コンタクト
層５６上に、例えばＡｕ／Ｐｔ／Ｔｉよりなるｐ型電極
６０を、ＩｎＰ基板４０の他方の面に、例えばＡｕ／Ａ
ｕＧｅよりなるｎ型電極６２を形成する。こうして、Ｉ
ｎＧａＡｓＰ／ＩｎＰ系埋め込みダブルへテロ接合型の
半導体レーザを完成する（図１４（ｃ））。
層５６上に、例えばＡｕ／Ｐｔ／Ｔｉよりなるｐ型電極
６０を、ＩｎＰ基板４０の他方の面に、例えばＡｕ／Ａ
ｕＧｅよりなるｎ型電極６２を形成する。こうして、Ｉ
ｎＧａＡｓＰ／ＩｎＰ系埋め込みダブルへテロ接合型の
半導体レーザを完成する（図１４（ｃ））。
【００５９】このように、本実施形態では、メサストラ
イプの近傍に溝６４を形成し、この溝を介してＩｎＡｌ
Ａｓ層５２を酸化するので、極めて短時間でＩｎＡｌＡ
ｓ酸化層よりなる埋め込み層５８を形成することができ
る。なお、上記実施形態では、第４実施形態による半導
体レーザの製造方法に本実施形態による酸化方法を適用
した場合を示したが、第１乃至第３実施形態による半導
体レーザの製造方法にも同様に適用することができる。
イプの近傍に溝６４を形成し、この溝を介してＩｎＡｌ
Ａｓ層５２を酸化するので、極めて短時間でＩｎＡｌＡ
ｓ酸化層よりなる埋め込み層５８を形成することができ
る。なお、上記実施形態では、第４実施形態による半導
体レーザの製造方法に本実施形態による酸化方法を適用
した場合を示したが、第１乃至第３実施形態による半導
体レーザの製造方法にも同様に適用することができる。
【００６０】
【発明の効果】以上の通り、本発明によれば、第１導電
型の第１のクラッド層と、第１のクラッド層上に形成さ
れた活性層と、活性層上に形成された第２導電型の第２
のクラッド層とを有し、少なくとも活性層及び第２のク
ラッド層によりメサストライプが構成されており、メサ
ストライプの両側にＩｎＡｌＡｓ酸化層よりなる埋め込
み層が形成されていることを特徴とする半導体レーザを
構成するので、サイリスタ構造や高抵抗半導体層により
埋め込み層を形成する従来の半導体レーザと比較して、
漏れ電流や寄生抵抗を大幅に低減することができる。こ
れにより、低閾値、高効率動作、高速変調が可能な半導
体レーザを構成することができる。
型の第１のクラッド層と、第１のクラッド層上に形成さ
れた活性層と、活性層上に形成された第２導電型の第２
のクラッド層とを有し、少なくとも活性層及び第２のク
ラッド層によりメサストライプが構成されており、メサ
ストライプの両側にＩｎＡｌＡｓ酸化層よりなる埋め込
み層が形成されていることを特徴とする半導体レーザを
構成するので、サイリスタ構造や高抵抗半導体層により
埋め込み層を形成する従来の半導体レーザと比較して、
漏れ電流や寄生抵抗を大幅に低減することができる。こ
れにより、低閾値、高効率動作、高速変調が可能な半導
体レーザを構成することができる。
【００６１】また、半導体基板上に第１導電型の第１の
クラッド層を形成する第１のクラッド層形成工程と、第
１のクラッド層上に活性層を形成する活性層形成工程
と、活性層上に第２導電型の第２のクラッド層を形成す
る第２のクラッド層形成工程と、少なくとも活性層の底
面よりも下の領域に達するまで第２のクラッド層、活性
層及び第１のクラッド層をメサエッチングし、少なくと
も活性層及び第２のクラッド層よりなるメサストライプ
を形成するメサストライプ形成工程と、メサストライプ
の両側に、ＩｎＡｌＡｓを埋め込むＩｎＡｌＡｓ層形成
工程と、ＩｎＡｌＡｓ層を酸化し、ＩｎＡｌＡｓ酸化層
よりなる埋め込み層を形成する埋め込み層形成工程とに
より半導体レーザを製造するので、サイリスタ構造や高
抵抗半導体層により埋め込み層を形成する従来の半導体
レーザと比較して、漏れ電流や寄生抵抗を大幅に低減す
ることができる。これにより、低閾値、高効率動作、高
速変調が可能な半導体レーザを製造することができる。
クラッド層を形成する第１のクラッド層形成工程と、第
１のクラッド層上に活性層を形成する活性層形成工程
と、活性層上に第２導電型の第２のクラッド層を形成す
る第２のクラッド層形成工程と、少なくとも活性層の底
面よりも下の領域に達するまで第２のクラッド層、活性
層及び第１のクラッド層をメサエッチングし、少なくと
も活性層及び第２のクラッド層よりなるメサストライプ
を形成するメサストライプ形成工程と、メサストライプ
の両側に、ＩｎＡｌＡｓを埋め込むＩｎＡｌＡｓ層形成
工程と、ＩｎＡｌＡｓ層を酸化し、ＩｎＡｌＡｓ酸化層
よりなる埋め込み層を形成する埋め込み層形成工程とに
より半導体レーザを製造するので、サイリスタ構造や高
抵抗半導体層により埋め込み層を形成する従来の半導体
レーザと比較して、漏れ電流や寄生抵抗を大幅に低減す
ることができる。これにより、低閾値、高効率動作、高
速変調が可能な半導体レーザを製造することができる。
【図１】本発明の第１実施形態による半導体レーザの構
造を示す概略断面図である。
造を示す概略断面図である。
【図２】本発明の第１実施形態による半導体レーザの製
造方法を示す工程断面図（その１）である。
造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体レーザの製
造方法を示す工程断面図（その２）である。
造方法を示す工程断面図（その２）である。
【図４】本発明の第２実施形態による半導体レーザの構
造を示す概略断面図である。
造を示す概略断面図である。
【図５】本発明の第２実施形態による半導体レーザの製
造方法を示す工程断面図（その１）である。
造方法を示す工程断面図（その１）である。
【図６】本発明の第２実施形態による半導体レーザの製
造方法を示す工程断面図（その２）である。
造方法を示す工程断面図（その２）である。
【図７】本発明の第３実施形態による半導体レーザの構
造を示す概略断面図である。
造を示す概略断面図である。
【図８】本発明の第３実施形態による半導体レーザの製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図９】第３実施形態の変形例による半導体レーザの構
造を示す概略断面図である。
造を示す概略断面図である。
【図１０】本発明の第４実施形態による半導体レーザの
構造を示す概略断面図である。
構造を示す概略断面図である。
【図１１】本発明の第４実施形態による半導体レーザの
製造方法を示す工程断面図（その１）である。
製造方法を示す工程断面図（その１）である。
【図１２】本発明の第４実施形態による半導体レーザの
製造方法を示す工程断面図（その２）である。
製造方法を示す工程断面図（その２）である。
【図１３】本発明の第５実施形態による半導体レーザの
構造を示す概略断面図である。
構造を示す概略断面図である。
【図１４】本発明の第５実施形態による半導体レーザの
製造方法を示す工程断面図である。
製造方法を示す工程断面図である。
【図１５】従来の半導体レーザの構造を示す概略断面図
である。
である。
１０…ｐ−ＩｎＰ基板 １２…クラッド層 １４…活性層 １６…クラッド層 １８…絶縁膜 ２０…ＩｎＡｌＡｓ層 ２２…埋め込み層 ２４…ｐ型電極 ２６…ｎ型電極 ２８…キャップ層 ３０…半導体層 ４０…ｎ−ＩｎＰ基板 ４２…クラッド層 ４４…活性層 ４６…クラッド層 ４８…絶縁膜 ５０…半導体層 ５２…ＩｎＡｌＡｓ層 ５４…キャップ層 ５６…コンタクト層 ５８…埋め込み層 ６０…ｎ型電極 ６２…ｐ型電極 ６４…溝 ７０…ウェーハ ７２…レーザ素子 ７４…素子分離溝 １００…半導体基板 １０２…クラッド層 １０４…活性層 １０６…クラッド層 １０８…埋め込み層 １１０…埋め込み層 １１２…埋め込み層 １１４…コンタクト層 １１６…ｎ形電極 １１８…ｐ形電極
Claims (11)
- 【請求項１】 第１導電型の第１のクラッド層と、前記
第１のクラッド層上に形成された活性層と、前記活性層
上に形成された第２導電型の第２のクラッド層とを有
し、少なくとも前記活性層及び前記第２のクラッド層に
よりメサストライプが構成されており、前記メサストラ
イプの両側にＩｎＡｌＡｓ酸化層よりなる埋め込み層が
形成されていることを特徴とする半導体レーザ。 - 【請求項２】 請求項１記載の半導体レーザにおいて、 前記埋め込み層上に、第１の半導体層を更に有すること
を特徴とする半導体レーザ。 - 【請求項３】 請求項１又は２に記載の半導体レーザに
おいて、 前記メサストライプの側部と前記埋め込み層との間に、
第２の半導体層を更に有することを特徴とする半導体レ
ーザ。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体レーザにおいて、 前記第２のクラッド層上に、前記第２導電型の第３の半
導体層を更に有することを特徴とする半導体レーザ。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体レーザにおいて、 前記メサストライプの両側に、前記埋め込み層に達する
溝が形成されていることを特徴とする半導体レーザ。 - 【請求項６】 半導体基板上に第１導電型の第１のクラ
ッド層を形成する第１のクラッド層形成工程と、 前記第１のクラッド層上に活性層を形成する活性層形成
工程と、 前記活性層上に第２導電型の第２のクラッド層を形成す
る第２のクラッド層形成工程と、 少なくとも前記活性層の底面よりも下の領域に達するま
で前記第２のクラッド層、前記活性層及び前記第１のク
ラッド層をメサエッチングし、少なくとも前記活性層及
び前記第２のクラッド層よりなるメサストライプを形成
するメサストライプ形成工程と、 前記メサストライプの両側に、ＩｎＡｌＡｓを埋め込む
ＩｎＡｌＡｓ層形成工程と、 前記ＩｎＡｌＡｓ層を酸化し、ＩｎＡｌＡｓ酸化層より
なる埋め込み層を形成する埋め込み層形成工程とを有す
ることを特徴とする半導体レーザの製造方法。 - 【請求項７】 請求項６記載の半導体レーザの製造方法
において、 前記ＩｎＡｌＡｓ層形成工程の後に、第１の半導体層を
形成する第１の半導体層形成工程を更に有することを特
徴とする半導体レーザの製造方法。 - 【請求項８】 請求項６又は７記載の半導体レーザの製
造方法において、 前記メサストライプ形成工程の後、前記ＩｎＡｌＡｓ層
形成工程の前に、前記メサストライプの両側に、第２の
半導体層を形成する第２の半導体層形成工程を更に有す
ることを特徴とする半導体レーザの製造方法。 - 【請求項９】 請求項６乃至８のいずれか１項に記載の
半導体レーザの製造方法において、 前記ＩｎＡｌＡｓ層形成工程の後に、前記第２のクラッ
ド層上に第２導電型の第３の半導体層を形成する第３の
半導体層形成工程を更に有することを特徴とする半導体
レーザの製造方法。 - 【請求項１０】 請求項６乃至１０のいずれか１項に記
載の半導体レーザの製造方法において、 前記埋め込み層形成工程の前に、前記メサストライプの
両側の前記ＩｎＡｌＡｓ層に達する溝を形成する溝形成
工程を更に有し、 前記埋め込み層形成工程では、前記溝内に露出した前記
ＩｎＡｌＡｓ層を酸化することを特徴とする半導体レー
ザの製造方法。 - 【請求項１１】 請求項１０記載の半導体レーザの製造
方法において、 前記溝は、前記半導体基板上に形成された複数のレーザ
素子を分離するための素子分離溝であることを特徴とす
る半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6238998A JPH11261156A (ja) | 1998-03-13 | 1998-03-13 | 半導体レーザ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6238998A JPH11261156A (ja) | 1998-03-13 | 1998-03-13 | 半導体レーザ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261156A true JPH11261156A (ja) | 1999-09-24 |
Family
ID=13198736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6238998A Withdrawn JPH11261156A (ja) | 1998-03-13 | 1998-03-13 | 半導体レーザ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1022827A2 (en) * | 1999-01-21 | 2000-07-26 | Nec Corporation | Semiconductor laser device and fabrication method |
-
1998
- 1998-03-13 JP JP6238998A patent/JPH11261156A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1022827A2 (en) * | 1999-01-21 | 2000-07-26 | Nec Corporation | Semiconductor laser device and fabrication method |
| EP1022827A3 (en) * | 1999-01-21 | 2000-11-22 | Nec Corporation | Semiconductor laser device and fabrication method |
| US6323507B1 (en) | 1999-01-21 | 2001-11-27 | Nec Corporation | Semiconductor photonic element, method of fabricating the same, and semiconductor photonic device equipped therewith |
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