JPS63120487A - 光電子集積回路 - Google Patents
光電子集積回路Info
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- JPS63120487A JPS63120487A JP26693386A JP26693386A JPS63120487A JP S63120487 A JPS63120487 A JP S63120487A JP 26693386 A JP26693386 A JP 26693386A JP 26693386 A JP26693386 A JP 26693386A JP S63120487 A JPS63120487 A JP S63120487A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
２ｔ、−７
本発明は、半導体レーザや発光ダイオードなどの発光素
子とトランジスタなどの電気素子とを同一の基板上に集
積化した光電子集積回路に関する。
子とトランジスタなどの電気素子とを同一の基板上に集
積化した光電子集積回路に関する。
従来の技術
半導体レーザや発光ダイオードなどの発光素子とトラン
ジスタなどの電気素子とを同一の基板上に集積化した光
電子集積回路は光フアイバー通信や光情報処理などの光
源として高性能、高信頼。
ジスタなどの電気素子とを同一の基板上に集積化した光
電子集積回路は光フアイバー通信や光情報処理などの光
源として高性能、高信頼。
低価格が期待されている。光電子集積回路に関しては種
々の提案が行なわれている。たとえばアプライド・フィ
ツクス・レターズの１９１頁〜１９３頁、４５巻、１９
８４年にあるように埋込ヘテロ接合（旦Ｈ）レーザとテ
ロ接合バイポーラ・トランジスタ（ＨＢＴ）とを集積化
した例がある。この光電子集積回路においては、ＨＢＴ
が３個集積化されており、ＢＨレーザを駆動するための
差動スイッチを構成しており、ＢＨレーザに近接して駆
動用のＨＢＴがあるので高速動作が可能であるという特
長がある。文献にあるように、ｎ型ＩｎＰ基板上に形成
したｐ型ＩｎＰ埋込層がＢＨレーザの３ ｆ− 電流ブロック層とＨＢＴの素子間分離層の役割を果たし
ており、製作が容易外構成になっている。
々の提案が行なわれている。たとえばアプライド・フィ
ツクス・レターズの１９１頁〜１９３頁、４５巻、１９
８４年にあるように埋込ヘテロ接合（旦Ｈ）レーザとテ
ロ接合バイポーラ・トランジスタ（ＨＢＴ）とを集積化
した例がある。この光電子集積回路においては、ＨＢＴ
が３個集積化されており、ＢＨレーザを駆動するための
差動スイッチを構成しており、ＢＨレーザに近接して駆
動用のＨＢＴがあるので高速動作が可能であるという特
長がある。文献にあるように、ｎ型ＩｎＰ基板上に形成
したｐ型ＩｎＰ埋込層がＢＨレーザの３ ｆ− 電流ブロック層とＨＢＴの素子間分離層の役割を果たし
ており、製作が容易外構成になっている。
発、明が解決しようと−する問題点
ト述の従来の光電子集積回路において動作速度をＩＧＨ
ｚ以上に高速化しようと偉る場合、ｐ型ＩｎＰ狸込層が
ＨＢＴのコｌ／クタ層とＢＨレーザのｎ型ＩｎＰ（カソ
ード）層と接合を形成しているため、これ等の接合の容
量が大きく障害となっていた。
ｚ以上に高速化しようと偉る場合、ｐ型ＩｎＰ狸込層が
ＨＢＴのコｌ／クタ層とＢＨレーザのｎ型ＩｎＰ（カソ
ード）層と接合を形成しているため、これ等の接合の容
量が大きく障害となっていた。
１だ、基板に半絶縁性基板を用いでＨＢＴの素子間分離
とし、て半絶縁性基板に到達するような分離溝を形成し
、絶縁物で埋めれば上述の接合容量の影響をなくするこ
とが可能であるが、ＢＨレーザのカソード層の電極の引
き出しが困難となる。
とし、て半絶縁性基板に到達するような分離溝を形成し
、絶縁物で埋めれば上述の接合容量の影響をなくするこ
とが可能であるが、ＢＨレーザのカソード層の電極の引
き出しが困難となる。
問題点を解決するだめの手段
本発明は上述のような従来の光電子集積回路における問
題点を解決するだめになさ１＋、たもので半絶縁性基板
上に−・方導電型の第１クラッド層および活性層を有し
、さらに前記活性層に電流注入を行うストライブ状の他
方導電型の第２クラッド層および前記活性層の上に一方
導電型のコレクタ層を有し、前記第２クラッド層と前記
７１７２２層との間に絶縁物が埋め込１れているという
構成を有するものである。
題点を解決するだめになさ１＋、たもので半絶縁性基板
上に−・方導電型の第１クラッド層および活性層を有し
、さらに前記活性層に電流注入を行うストライブ状の他
方導電型の第２クラッド層および前記活性層の上に一方
導電型のコレクタ層を有し、前記第２クラッド層と前記
７１７２２層との間に絶縁物が埋め込１れているという
構成を有するものである。
作 用
本発明は−Ｌ述のような構成によりレーザのカソード電
極をコレクタ層の表面から取り出１ことができ、しかも
アノード電極とカソード電極とをほぼ同じ高さに形成す
ることができるので表面も平坦にすることが可能である
。さらに、半絶縁性基板に到達するような分離溝を形成
して絶縁物を埋め込むとＨＢＴの素イ間分離を行なうと
とができるので従来のような分離層を必要としないので
、分離層の接合容量がなくなり動作速度の高速化を図る
ことができる。
極をコレクタ層の表面から取り出１ことができ、しかも
アノード電極とカソード電極とをほぼ同じ高さに形成す
ることができるので表面も平坦にすることが可能である
。さらに、半絶縁性基板に到達するような分離溝を形成
して絶縁物を埋め込むとＨＢＴの素イ間分離を行なうと
とができるので従来のような分離層を必要としないので
、分離層の接合容量がなくなり動作速度の高速化を図る
ことができる。
実施例
以下、本発明をＩｎＰ 系の光電子集積回路に応用した
場合の一実施例について、その製造工程に従って説明す
る。半絶縁性ＩｎＰ 基板１の表面にｎ型Ｉｎ、Ｐ第１
クラッド層２（′／Ｔ、とえは厚さ２ｐｍ。
場合の一実施例について、その製造工程に従って説明す
る。半絶縁性ＩｎＰ 基板１の表面にｎ型Ｉｎ、Ｐ第１
クラッド層２（′／Ｔ、とえは厚さ２ｐｍ。
キャリア密度Ｉ Ｘ １０１８ｃｍ−３） 、 ＩｎＧ
ａＡｓＰ活性層３６ハー／ （たとえば厚さ０．１５μｍ、バンドギャップ波長λｇ
＝１．３μｍ）ｌ ｐ型ＩｎＰ第２クラッド層４（たと
えば厚さ１μｍ、ギヤリア密度５×１０１７Ｃ，−５）
およびｐ型Ｉ ｎＧａＡ ｓ Ｐギャップ層６（たとえ
ば厚さ０．５μｍ、ギヤリア密度２ Ｘ １ ｏ１８ｉ
Ｊ、−５，バンドギャップ波長λｑ−１，１μｍ）を順
次たとえば液相エピタキシャル（ＬＰＥ）法により形成
する。さらにその表面にレーザのストライブに対流して
たとえばプラズマによる化学的偲相堆積（Ｐ−ＣＶＤ）
法によりＳｉ３Ｎ４第１ストライプマスク６を選択形成
すると第１図に示すようになる。次に、Ｓｉ３Ｎ４第１
ストライブマスク６をエツチングのマスクとして、たと
えばＨ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ−１：１：５の混合
液でｐ型Ｉｎ、ＧａＡｓＰギャップ層５を選択的にエツ
チングし、さらにたとえばＨＣｌ：Ｈ３ＰＯ４−１＝２
の混合液でｐ型ＩｎＰ 第２クラッド層４を選択的に
エツチングする。その後、たとえばＦＩＦ：ＨＱ＝１：
１０の混合液でＳｉ３Ｎ４第１ストライブマスク６を除
去したのち、ＩｎＧａＡｓＰ活性層３の表面にたとえば
ＬＰＥ 法によりｎ型ＩｎＰコレクタＮ７（たとえば
厚さ２ ／Ｊ ｍ 、キャリア密度５ Ｘ １０”ｃｍ
、−３） 。
ａＡｓＰ活性層３６ハー／ （たとえば厚さ０．１５μｍ、バンドギャップ波長λｇ
＝１．３μｍ）ｌ ｐ型ＩｎＰ第２クラッド層４（たと
えば厚さ１μｍ、ギヤリア密度５×１０１７Ｃ，−５）
およびｐ型Ｉ ｎＧａＡ ｓ Ｐギャップ層６（たとえ
ば厚さ０．５μｍ、ギヤリア密度２ Ｘ １ ｏ１８ｉ
Ｊ、−５，バンドギャップ波長λｑ−１，１μｍ）を順
次たとえば液相エピタキシャル（ＬＰＥ）法により形成
する。さらにその表面にレーザのストライブに対流して
たとえばプラズマによる化学的偲相堆積（Ｐ−ＣＶＤ）
法によりＳｉ３Ｎ４第１ストライプマスク６を選択形成
すると第１図に示すようになる。次に、Ｓｉ３Ｎ４第１
ストライブマスク６をエツチングのマスクとして、たと
えばＨ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ−１：１：５の混合
液でｐ型Ｉｎ、ＧａＡｓＰギャップ層５を選択的にエツ
チングし、さらにたとえばＨＣｌ：Ｈ３ＰＯ４−１＝２
の混合液でｐ型ＩｎＰ 第２クラッド層４を選択的に
エツチングする。その後、たとえばＦＩＦ：ＨＱ＝１：
１０の混合液でＳｉ３Ｎ４第１ストライブマスク６を除
去したのち、ＩｎＧａＡｓＰ活性層３の表面にたとえば
ＬＰＥ 法によりｎ型ＩｎＰコレクタＮ７（たとえば
厚さ２ ／Ｊ ｍ 、キャリア密度５ Ｘ １０”ｃｍ
、−３） 。
ｐ型ＩｎＧａＡｓＰベース層８（たとえば厚さ０．４ｐ
ｍ。
ｍ。
キャリア密度Ｉ Ｘ １０１８ｃｍ−、バンドギャップ
波長λｇ＝１．１μｍ）、ｎ型Ｉｎ、Ｐ エミッタ層
９（たとえば厚さ０．４μｍ、キャリア密度５×１０１
７ｃ、−３）およびｎ型ＩｎＧａＡｓＰエミッタコンタ
クト層１０（たとえば厚さ０．２μｍ、キャリア密度２
Ｘ １０’ ”Ｃｍ−３，バンドギャップ波長λ９＝
１．３μｍ）を順次形成すると第２図に示すようにスト
ライプ状のｐ型ＩｎＰ第２クラッド層４およびｐ型Ｉｎ
ＧａＡｓＰギャップ層６がｎ型ＩｎＰコレクタ層７の内
部に埋め込捷れ、し７かも表面が平坦となる。次にたと
えばＳｉ３Ｎ４膜をマスクとしてたとえばＨ２ＳＯ４：
Ｈ２Ｏ２：Ｈ２Ｏ−１：１：５の混合液でｎ型ＩｎＧａ
ＡｓＰエミッタコンタクト層１ｏを選択的にエツチング
ｌ〜、さらにたとえばＨＣｌ：Ｈ３ＰＯ４−１：２ の
混合液でｎ型ＩｎＰエミッタ層９を選択的にエツチング
する。次にたとえばＳｉ３Ｎ４膜を堆積したのちこれを
マスクとシテタトエハＨ２Ｓ○４：Ｈ２Ｏ２：Ｈ２Ｏ−
１＝１：５の混合液でｐ型ＩｎＧａＡｓＰベース層８を
選択的にエッ７ベー／゛ チングする。さらに、ＨＢＴの素子間分離を行なうだめ
のエツチングのマスクとなるＳｉ３Ｎ４下敷膜１１とＴ
ｉ分離エツチングマスク１２を形成し、リアクティブ・
イオンエツチング（ＲＩＥ）法により、Ｃｌ１４ガスを
用いてＴｉ分離エツチングマスク１２ 、ＣＦ４ ガス
を用いてＳｉ３Ｎ４下敷膜１１を選択的にエツチングす
ると第３図に示すようになる。次にたとえばＢ ｒ ２
ガスを用いてＲＩＥ法によりｎ型ＩｎＰ コレクタ層
７ 、 ＩｎＧａＡｓＰ 活性層３、ｎ型ＩｎＰ 第
１クラッド層２を半絶縁性ＩｎＰ基板１に到達するまで
エツチングして素子間分離の分離溝を形成する。この後
たとえばＨＦ：Ｈ２０＝１＝１ｏの混合液でＴｉ分離エ
ツチングマスク１２およびＳｉ３Ｎ４下敷膜１１を除去
し、分離溝にたとえばポリイミドを埋め込んでポリイミ
ド第１埋込領域を形成する。次に、レーザのストライプ
となるｐ型ＩｎＧａＡｓＰ キャップ層６のストライ
プに対応する位置に開孔部を有するように、たとえば８
１３Ｎ４の第２ストライプマスク１４を形成すると第４
図に示すようになる。次に、Ｓｉ３Ｎ４第２ストライプ
マスク１４をマスクとしてたとえばＨＣｌ：Ｈ３Ｐｏ４
＝１：２の混合液でｎ型ＩｎＰコレクタ層７を選択的に
エツチングする。このエツチングに際しては、ｐ型Ｉ
ｎＧａＡｓ Ｐキャラプ層６はエツチングのマスクとな
るので、ｐ型Ｉ ｎ Ｇ ａＡｓ Ｐキャップ層５およ
びｐ型ＩｎＰ第２クラッドＲ４はエツチングされない。
波長λｇ＝１．１μｍ）、ｎ型Ｉｎ、Ｐ エミッタ層
９（たとえば厚さ０．４μｍ、キャリア密度５×１０１
７ｃ、−３）およびｎ型ＩｎＧａＡｓＰエミッタコンタ
クト層１０（たとえば厚さ０．２μｍ、キャリア密度２
Ｘ １０’ ”Ｃｍ−３，バンドギャップ波長λ９＝
１．３μｍ）を順次形成すると第２図に示すようにスト
ライプ状のｐ型ＩｎＰ第２クラッド層４およびｐ型Ｉｎ
ＧａＡｓＰギャップ層６がｎ型ＩｎＰコレクタ層７の内
部に埋め込捷れ、し７かも表面が平坦となる。次にたと
えばＳｉ３Ｎ４膜をマスクとしてたとえばＨ２ＳＯ４：
Ｈ２Ｏ２：Ｈ２Ｏ−１：１：５の混合液でｎ型ＩｎＧａ
ＡｓＰエミッタコンタクト層１ｏを選択的にエツチング
ｌ〜、さらにたとえばＨＣｌ：Ｈ３ＰＯ４−１：２ の
混合液でｎ型ＩｎＰエミッタ層９を選択的にエツチング
する。次にたとえばＳｉ３Ｎ４膜を堆積したのちこれを
マスクとシテタトエハＨ２Ｓ○４：Ｈ２Ｏ２：Ｈ２Ｏ−
１＝１：５の混合液でｐ型ＩｎＧａＡｓＰベース層８を
選択的にエッ７ベー／゛ チングする。さらに、ＨＢＴの素子間分離を行なうだめ
のエツチングのマスクとなるＳｉ３Ｎ４下敷膜１１とＴ
ｉ分離エツチングマスク１２を形成し、リアクティブ・
イオンエツチング（ＲＩＥ）法により、Ｃｌ１４ガスを
用いてＴｉ分離エツチングマスク１２ 、ＣＦ４ ガス
を用いてＳｉ３Ｎ４下敷膜１１を選択的にエツチングす
ると第３図に示すようになる。次にたとえばＢ ｒ ２
ガスを用いてＲＩＥ法によりｎ型ＩｎＰ コレクタ層
７ 、 ＩｎＧａＡｓＰ 活性層３、ｎ型ＩｎＰ 第
１クラッド層２を半絶縁性ＩｎＰ基板１に到達するまで
エツチングして素子間分離の分離溝を形成する。この後
たとえばＨＦ：Ｈ２０＝１＝１ｏの混合液でＴｉ分離エ
ツチングマスク１２およびＳｉ３Ｎ４下敷膜１１を除去
し、分離溝にたとえばポリイミドを埋め込んでポリイミ
ド第１埋込領域を形成する。次に、レーザのストライプ
となるｐ型ＩｎＧａＡｓＰ キャップ層６のストライ
プに対応する位置に開孔部を有するように、たとえば８
１３Ｎ４の第２ストライプマスク１４を形成すると第４
図に示すようになる。次に、Ｓｉ３Ｎ４第２ストライプ
マスク１４をマスクとしてたとえばＨＣｌ：Ｈ３Ｐｏ４
＝１：２の混合液でｎ型ＩｎＰコレクタ層７を選択的に
エツチングする。このエツチングに際しては、ｐ型Ｉ
ｎＧａＡｓ Ｐキャラプ層６はエツチングのマスクとな
るので、ｐ型Ｉ ｎ Ｇ ａＡｓ Ｐキャップ層５およ
びｐ型ＩｎＰ第２クラッドＲ４はエツチングされない。
従ってレーザのストライプとなるｐ型Ｉ ｎＧａＡｓ
Ｐキャップ層５とｐ型ＩｎＰ 第２クラッド層４の両側
に溝が形成される。この溝にたとえばポリイミドを埋め
込んでポリイミド第２埋込領域１６を形成し、Ｓｉ３Ｎ
４第２ストライプマスク１４を除去すると第６図に示す
ように々る。
Ｐキャップ層５とｐ型ＩｎＰ 第２クラッド層４の両側
に溝が形成される。この溝にたとえばポリイミドを埋め
込んでポリイミド第２埋込領域１６を形成し、Ｓｉ３Ｎ
４第２ストライプマスク１４を除去すると第６図に示す
ように々る。
次に、表面の保護と電極配線の絶縁を行なうためにたと
えば厚さ３膜μｍ のＳｉ３Ｎ４膜と厚さ４００μｍの
３１０２膜からなるＳｉ３Ｎ４／Ｓｉ○２ パッシベー
ション膜１６を形成し、ｎ型ＩｎＰ コレクタ層７と
ｎ型ＩｎＧａＡｓＰ エミッタコンタクト層１ｏにオ
ーミックコンタクトを形成するためのたとえばＡ ｕ／
Ｓ ｎの電極１７およびｐ型ＩｎＧａＡａＰ キャッ
プ層６とｐ型ＩｎＧａＡｓＰベース層８にオーミック９
ペー／ コンタクトを形成するだめのたとえばＡ ｕ／ Ｚ ｎ
の電極１８を５１３Ｎ４／ＳｉＯ２パッシベーション膜
の開孔部に形成すると第６図に示すようになる。
えば厚さ３膜μｍ のＳｉ３Ｎ４膜と厚さ４００μｍの
３１０２膜からなるＳｉ３Ｎ４／Ｓｉ○２ パッシベー
ション膜１６を形成し、ｎ型ＩｎＰ コレクタ層７と
ｎ型ＩｎＧａＡｓＰ エミッタコンタクト層１ｏにオ
ーミックコンタクトを形成するためのたとえばＡ ｕ／
Ｓ ｎの電極１７およびｐ型ＩｎＧａＡａＰ キャッ
プ層６とｐ型ＩｎＧａＡｓＰベース層８にオーミック９
ペー／ コンタクトを形成するだめのたとえばＡ ｕ／ Ｚ ｎ
の電極１８を５１３Ｎ４／ＳｉＯ２パッシベーション膜
の開孔部に形成すると第６図に示すようになる。
最後にたとえばＣｒ ／Ｐ ｔ ／Ａ ｕの電極配線１
９を形成すると第７図に示すように本発明の光電子集積
回路が完成する。
９を形成すると第７図に示すように本発明の光電子集積
回路が完成する。
なお、上述の実施例ではＩｎＰ 系を例にとって説明
したがＡＩ Ｇａ Ａ ｓ 系など他の光電子集積回
路へも応用可能であることはもちろんである。
したがＡＩ Ｇａ Ａ ｓ 系など他の光電子集積回
路へも応用可能であることはもちろんである。
発明の効果
上述のように本発明によれば、レーザのカソード電極を
素子の表面に形成することができ、カソード電極とアノ
ード電極との段差は上述の実施例の場合０．６μｍと小
さく、素子の表面がほぼ平坦となるため素子の作製が容
易であるという効果がある。また本発明においては、実
施例のように電気素子としてＨＢＴを集積化した場合、
表面の段差は少なく平坦である。さらに、実施例で示し
たように素子間の分離をポリイミドなどの絶縁物で埋め
込まれた溝で行なうことができるので浮遊容１ｏｌ、−
ノ゛ 量が小さく、素子の動作速度を高速化することができる
という効果もあり、工業的価値は高い。
素子の表面に形成することができ、カソード電極とアノ
ード電極との段差は上述の実施例の場合０．６μｍと小
さく、素子の表面がほぼ平坦となるため素子の作製が容
易であるという効果がある。また本発明においては、実
施例のように電気素子としてＨＢＴを集積化した場合、
表面の段差は少なく平坦である。さらに、実施例で示し
たように素子間の分離をポリイミドなどの絶縁物で埋め
込まれた溝で行なうことができるので浮遊容１ｏｌ、−
ノ゛ 量が小さく、素子の動作速度を高速化することができる
という効果もあり、工業的価値は高い。
第１図〜第７図は本発明の一実施例における光電子集積
回路の製作工程を示す断面図である。 １・・・・・・半絶縁性ＩｎＰ基板、２・・・・・・ｎ
型ＩｎＰ 第１クラッド層、３・・・・・・ＩｎＧａＡ
ｓＰ 活性層、４・・・・・・ｐ型ＩｎＰ 第２クラ
ッド層、７・・・・・・ｎ型ＩｎＰコレクタ層、８・・
・・・・ｐ型ＩｎＧａＡｓＰベース層、９・・・・・・
ｎ型ＩｎＰエミッタ層、１３・・・・・・ポリイミド第
１埋込領域、１５・・・・・・ポリイミド第２埋込領域
。
回路の製作工程を示す断面図である。 １・・・・・・半絶縁性ＩｎＰ基板、２・・・・・・ｎ
型ＩｎＰ 第１クラッド層、３・・・・・・ＩｎＧａＡ
ｓＰ 活性層、４・・・・・・ｐ型ＩｎＰ 第２クラ
ッド層、７・・・・・・ｎ型ＩｎＰコレクタ層、８・・
・・・・ｐ型ＩｎＧａＡｓＰベース層、９・・・・・・
ｎ型ＩｎＰエミッタ層、１３・・・・・・ポリイミド第
１埋込領域、１５・・・・・・ポリイミド第２埋込領域
。
Claims (3)
- （１）光絶縁性基板上に一方導電型の第１クラッド層お
よび活性層を有し、さらに前記活性層の上に前記活性層
に電流注入を行うストライプ状の他方導電型の第２クラ
ッド層および前記活性層の上に一方導電型のコレクタ層
を有し、前記第２クラッド層と前記コレクタ層との間に
絶縁物が埋め込まれてなる光電子集積回路。 - （２）コレクタ層の上に設けた他方導電型ベース層と前
記他方導電型ベース層の上に設けたエミッタ層を有する
複数のトランジスタが形成されている特許請求の範囲第
１項記載の光電子集積回路。 - （３）複数のトランジスタが半絶縁性基板に到達する絶
縁物で埋め込まれた溝で互いに分離されている特許請求
の範囲第２項記載の光電子集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26693386A JPS63120487A (ja) | 1986-11-10 | 1986-11-10 | 光電子集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26693386A JPS63120487A (ja) | 1986-11-10 | 1986-11-10 | 光電子集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63120487A true JPS63120487A (ja) | 1988-05-24 |
Family
ID=17437700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26693386A Pending JPS63120487A (ja) | 1986-11-10 | 1986-11-10 | 光電子集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63120487A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244213A (ja) * | 2004-01-30 | 2005-09-08 | Nippon Telegr & Teleph Corp <Ntt> | 光電子集積回路およびその製造方法 |
| JP2021508174A (ja) * | 2017-12-20 | 2021-02-25 | ルミレッズ リミテッド ライアビリティ カンパニー | 埋め込みトランジスタを有するセグメント型ｌｅｄ |
-
1986
- 1986-11-10 JP JP26693386A patent/JPS63120487A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244213A (ja) * | 2004-01-30 | 2005-09-08 | Nippon Telegr & Teleph Corp <Ntt> | 光電子集積回路およびその製造方法 |
| JP2021508174A (ja) * | 2017-12-20 | 2021-02-25 | ルミレッズ リミテッド ライアビリティ カンパニー | 埋め込みトランジスタを有するセグメント型ｌｅｄ |
| US11749790B2 (en) | 2017-12-20 | 2023-09-05 | Lumileds Llc | Segmented LED with embedded transistors |
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